CN105118858B - 纵向隧穿场效应晶体管 - Google Patents
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Abstract
本发明涉及半导体技术。本发明提供了一种纵向隧穿场效应晶体管，能够在不增大器件泄漏电流的同时增大器件开态电流，其技术方案可概括为：纵向隧穿场效应晶体管由缓冲层设置在半导体衬底上方，源区、本征区及漏区分别设置于缓冲层上方，外延本征区设置于本征区的上方，一侧与漏区相接触，另一侧外延至一部分源区的上方，栅氧化层设置在源区与外延本征区交叠部分的上方，其上方设置有金属栅，一个侧墙设置在源区的上方，另一个侧墙设置在外延本征区及漏区上方，应力膜覆盖在源区、漏区、金属栅及两个侧墙的上方。本发明的有益效果是，其埋氧层在漏极下方开口，能够在不增大器件泄漏电流的同时增大器件开态电流，适用于隧穿场效应晶体管。
Description
技术领域
本发明涉及半导体技术，特别涉及隧穿场效应晶体管(TFET)。
背景技术
自硅基微电子发明以来，硅基微电子技术以等比例缩小特征尺寸为主要手段，其按照Moore定律发展。随着特征尺寸不断减小，器件短沟道效应等负面影响日益加剧。DIBL(漏至势垒降低效应)、带间隧穿效应使得器件关态泄漏电流不断增大。不仅如此，传统MOSFET器件亚阈值摆幅由于受到KT/q的理论限制而无法随着器件尺寸的缩小而同步减小，因此伴随着器件阈值电压降低，亚阈值泄漏电流也在不断的升高。如今，由此带来的静态功耗问题已经成为小尺寸器件下大家关注的焦点。为了突破常规MOSFET亚阈值摆幅60mV/dec的理论极限，降低器件的静态功耗，同时也降低开关过程中的动态功耗，寻找可替代MOSFET的新型导通机制器件以解决功耗问题，延续Moore定律即成为研究热点之一。隧穿场效应晶体管(TFET)作为一种新型器件利用“带-带”隧穿的量子力学效应来驱动电流流过晶体管，由于其特殊的电流机制，理论上具有超低的亚阈值摆幅以及极低的关态电流，可以实现比CMOS低100倍的超低功耗，是极具潜力取代MOSFET的新型大规模集成器件。
典型的隧穿场效应晶体管结构是一个基于金属-氧化物-半导体栅控的P-I-N管，即横向隧穿场效应晶体管，它通过栅上的偏压控制本征区与源区之间的能带弯曲，达到开关器件的作用，其具体器件结构如图1所示，其结构中包括半导体衬底1、源区2、本征区3、漏区4、栅氧化层5及金属栅6，由于此结构中隧穿区域限定在受栅控的源区2与本征区3界面处，发生隧穿的面积较小，而想要得到相对高的开态电流，则需要极高栅压，这与大规模集成电路的发展趋势相左。因此，如何克服开态电流小的缺点，是隧穿场效应晶体管最重要的研究方向。
为了解决隧穿区域面积过小的问题，研究人员针对性的提出了一种纵向隧穿场效应晶体管器件，其器件结构如图2所示，其结构中包括半导体衬底1、源区2、本征区3、漏区4、栅氧化层5及金属栅6，这种纵向隧穿场效应晶体管，将金属栅6由图1所示基本结构中本征区3上方转移到了源区2上方，使得器件的隧穿机制演化成了横向隧穿和纵向隧穿两种，横向隧穿即发生在源区与本征区之间的隧道击穿，而纵向隧穿发生在源区之内，从源区内部向源区表面隧穿。通过改变栅长来控制发生隧穿区域的面积，可以能有效的提升开态电流的大小；另一方面，能带受栅压影响在靠近表面的区域发生弯曲，由于价带与导带一旦发生重叠，其隧穿距离能立即达到一个很小的值，因此纵向隧穿具有比横向隧穿更低的亚阈值摆幅，而纵向隧穿场效应晶体管也成为了TFET的主流方向。但是纵向隧穿场效应晶体管对开态电流的增强完全依赖于增大栅长，而栅长增大会导致器件尺寸增大，这又会降低集成电路的集成度，与器件尺寸越来越小的发展趋势相悖，因此纵向隧穿场效应晶体管对开态电流的提升仍然受限。
基于横向隧穿场效应晶体管的“Source-Pocket t”隧穿场效应晶体管是另一种较为有效的改进方式，其结构如图3所示，其结构中包括半导体衬底1、源区2、本征区3、漏区4、栅氧化层5、金属栅6及“Pocket”区7，这种结构在源区2与本征区3之间，加入了一个P+重掺杂的“Pocket”区7，由于重掺杂的原因，P+N+结相较于N+I结的耗尽区更窄，隧穿结的电场更大，能带弯曲更加陡峭，导致隧穿距离减小，隧穿几率增大，开态电流得到明显提升。但是，由于“Pocket”区需要全耗尽，这就要求“Pocket”区很薄，而“Pocket”区又需要极高浓度的重反型掺杂，工艺上实现的难度较大。
采用窄禁带材料以减小隧穿距离是提升TFET开态电流的一个重要研究方向。目前，基于横向与纵向的隧穿场效应晶体管的SiGe(锗硅)异质结构器件都已有报道。参见图4，其提出了一种典型的应用SiGe外延层的纵向隧穿场效应晶体管结构，其结构中包括半导体衬底1、源区2、本征区3、漏区4、栅氧化层5、金属栅6、SiGe外延层8及侧墙9，这种器件利用了SiGe的窄禁带特性，由于SiGe中价带能级较Si(硅)材料要低，器件开启时，只需要较低的栅压就能够使价带弯曲到与导带重叠，并发生隧穿，因此采用窄禁带材料能降低器件开启的阈值电压和亚阈值摆幅S，并增大器件的开启电流。但是窄禁带材料同时也不可避免的使得泄漏电流增大，增大器件的静态功耗。
发明内容
本发明的目的是提供一种纵向隧穿场效应晶体管，能够在不增大器件泄漏电流的同时增大器件开态电流。
本发明解决其技术问题，采用的技术方案是，纵向隧穿场效应晶体管，包括半导体衬底、源区、本征区、漏区、栅氧化层及金属栅，其特征在于，还包括缓冲层、外延本征区、应力膜及两个侧墙，所述缓冲层设置在半导体衬底上方，源区、本征区及漏区分别设置于缓冲层上方，且本征区的两侧分别与源区及漏区相接触，源区与本征区的厚度相同且小于漏区的厚度，外延本征区设置于本征区的上方，一侧与漏区相接触，另一侧外延至一部分源区的上方，外延本征区的上表面与漏区的上表面齐平，栅氧化层设置在源区与外延本征区交叠部分的上方，其下表面与外延本征区的上表面相接触，金属栅设置在栅氧化层上方，一个侧墙设置在源区的上方，其一侧与金属栅相接触，另一个侧墙设置在外延本征区及漏区上方，其一侧与金属栅相接触，应力膜覆盖在源区、漏区、金属栅及两个侧墙的上方。
具体的，所述源区、本征区及漏区采用相同的半导体材料。
进一步的，所述源区、本征区及漏区所采用的半导体材料，晶格常数与外延本征区所采用的半导体材料相匹配，所述相匹配是指失配率小于0.5％从而保证隧穿结处界面质量。
具体的，所述外延本征区所采用的半导体材料的禁带宽度小于半导体衬底、源区、本征区及漏区所采用的半导体材料。
再进一步的，所述外延本征区采用晶格结构为纤锌矿或闪锌矿晶格结构的半导体材料。
具体的，所述外延本征区所采用的半导体材料为III-V族化合物材料。
再进一步的，所述外延本征区的厚度大于5nm且小于10nm。
具体的，所述应力膜能够使外延本征区具有沿沟道方向的应力。
再进一步的，所述应力控制外延本征区所采用的半导体材料产生极化电荷形成附加电场以提升器件的开态电流，该应力能够使得极化电荷在隧穿结一侧所造成的电势差小于外延本征区所采用的半导体材料的禁带宽度。
具体的，所述设置在外延本征区及漏区上方的侧墙采用高K材料。
本发明的有益效果是，通过上述纵向隧穿场效应晶体管，可以看出，该器件与现有TFET器件都不同，其采用应力膜为采用压电材料的外延本征区施加应力，使外延本征区两侧产生极化电荷，利用极化电荷形成的自建电场，加剧能带弯曲程度，从而降低隧穿距离，增大隧穿几率，提升器件的开态电流，其中，外延本征区厚度大于5nm可以保证栅压造成的能带弯曲足以使价带与导带交叠，且厚度小于10nm可以保证电子能够从源区隧穿到外延本征区，同时，利用应力膜施加应力，结合侧墙作用，可以实现应力在侧墙下方的外延本征区中迅速衰减，减弱非隧穿区域的压电极化效应，从而减小泄漏电流。
附图说明
图1为现有典型的隧穿场效应晶体管器件剖视图；
图2为现有典型的纵向隧穿场效应晶体管器件剖视图；
图3为现有“Source-Pocket t”隧穿场效应晶体管器件剖视图；
图4为现有具有SiGe外延隧穿层结构的纵向隧穿场效应晶体管器件的剖视图；
图5为本发明的纵向隧穿场效应晶体管的剖视图；
图6为本发明实施例中在半导体衬底上生长缓冲层及固定Ga组分的AlGaSb薄层后器件的剖视图；
图7为本发明实施例中在图6所示器件上刻蚀并注入B离子形成P+源区后器件的剖视图；
图8为本发明实施例中在图7所示器件上生长外延本征区后器件的剖视图；
图9为本发明实施例中在图8所示器件上形成MOS结构并注入Si离子形成N+漏区后器件的剖视图；
图10为本发明实施例中纵向隧穿场效应晶体管利用应力膜产生压电极化效应前后的器件转移特性曲线对比图；
其中，1为半导体衬底，2为源区，3为本征区，4为漏区，5为栅氧化层，6为金属栅，7为“Pocket”区，8为SiGe外延层，9为侧墙，10为缓冲层，11为外延本征区，12为应力膜，13为固定Ga组分的AlGaSb层，14为刻蚀阻挡层，15为HfO2薄层。
具体实施方式
下面结合附图及实施例，详细描述本发明的技术方案。
本发明所述的纵向隧穿场效应晶体管，其器件的剖视图参见图5，其包括半导体衬底1、源区2、本征区3、漏区4、栅氧化层5、金属栅6、缓冲层10、外延本征区11、应力膜12及两个侧墙9，其中，缓冲层10设置在半导体衬底1上方，源区2、本征区3及漏区4分别设置于缓冲层10上方，且本征区3的两侧分别与源区2及漏区4相接触，源区2与本征区3的厚度相同且小于漏区4的厚度，外延本征区11设置于本征区3的上方，一侧与漏区4相接触，另一侧外延至一部分源区2的上方，外延本征区11的上表面与漏区4的上表面齐平，栅氧化层5设置在源区2与外延本征区11交叠部分的上方，其下表面与外延本征区11的上表面相接触，金属栅6设置在栅氧化层5上方，一个侧墙9设置在源区2的上方，其一侧与金属栅6相接触，另一个侧墙9设置在外延本征区11及漏区4上方，其一侧与金属栅6相接触，应力膜12覆盖在源区2、漏区4、金属栅6及两个侧墙9的上方。
实施例
本发明实施例中的纵向隧穿场效应晶体管，其器件的剖视图参见图5，其包括半导体衬底1、源区2、本征区3、漏区4、栅氧化层5、金属栅6、缓冲层10、外延本征区11、应力膜12及两个侧墙9，其中，缓冲层10设置在半导体衬底1上方，源区2、本征区3及漏区4分别设置于缓冲层10上方，且本征区3的两侧分别与源区2及漏区4相接触，源区2与本征区3的厚度相同且小于漏区4的厚度，外延本征区11设置于本征区3的上方，一侧与漏区4相接触，另一侧外延至一部分源区2的上方，外延本征区11的上表面与漏区4的上表面齐平，栅氧化层5设置在源区2与外延本征区11交叠部分的上方，其下表面与外延本征区11的上表面相接触，金属栅6设置在栅氧化层5上方，一个侧墙9设置在源区2的上方，其一侧与金属栅6相接触，另一个侧墙9设置在外延本征区11及漏区4上方，其一侧与金属栅6相接触，该侧墙9使得与本征区3交叠的外延本征区11产生应力衰减，压电极化效应减弱，降低本征区3向外延本征区11隧穿产生漏电的可能性，应力膜12覆盖在源区2、漏区4、金属栅6及两个侧墙9的上方。
本例中，外延本征区11所采用的半导体材料的禁带宽度应小于半导体衬底1、源区2、本征区3及漏区4所采用的半导体材料，且外延本征区11采用晶格结构为纤锌矿或闪锌矿晶格结构的半导体材料，则可以采用的半导体材料为III-V族化合物材料，如InN或InAs等，源区2、本征区3及漏区4可以采用相同的半导体材料，而源区2、本征区3及漏区4所采用的半导体材料，晶格常数与外延本征区11所采用的半导体材料相匹配，该相匹配是指失配率小于0.5％从而保证隧穿结处界面质量，例如与InN相匹配的Si或低Ga组分的InGaN，或与InAs相匹配的低Ga组分的InGaAs化合物材料。
本例中，外延本征区11的厚度优选为大于5nm且小于10nm，其大于5nm可以保证栅压造成的能带弯曲足以使价带与导带交叠，且厚度小于10nm可以保证电子能够从源区2隧穿到外延本征区11。
本例中，应力膜12能够使外延本征区11具有沿沟道方向的应力，例如采用具有应力的氮化硅膜，也可以是其他材料的应力薄膜，该应力控制外延本征区11所采用的半导体材料产生极化电荷形成附加电场以提升器件的开态电流，应力的大小与外延本征区11所采用的半导体材料相关，该应力的大小应控制为能够使得极化电荷(与应力呈正比例关系)在隧穿结一侧所造成的电势差小于外延本征区11所采用的半导体材料的禁带宽度。
另外，设置在外延本征区11及漏区4上方的侧墙9可以采用高K材料，以减小器件的边缘电场，降低横向隧穿产生的泄漏电流。
具体制作方法如下：
本例以半导体衬底1采用GaSb衬底，缓冲层10采用Ga组分渐变的AlGaSb缓冲层，源区2、本征区3、漏区4采用固定Ga组分的AlGaSb源区、本征区及漏区，外延本征区11采用InAs外延本征区，栅氧化层5采用HfO2材料，侧墙9采用HfO2侧墙，应力膜12采用具有应力的氮化硅膜为例。
首先在GaSb衬底上生长一层Ga组分由高到低渐变的AlGaSb缓冲层，并保证表面有一层25nm厚的低Ga组分且Ga组分固定的AlGaSb层13，如图6所示；然后表面选择性淀积一层刻蚀阻挡层14，将源区2对应区域的AlGaSb层刻蚀掉5nm，并进行B离子注入，形成P+源区2，如图7所示；然后选择性将本征区3对应区域的AlGaSb层刻蚀掉5nm，并选择性地在刻蚀过后的部分源区2、以及本征区3之上外延生长一层5nm厚的InAs层，如图8所示；然后在表面淀积一层较薄的HfO2薄层15，并淀积金属栅6形成MOS结构，将漏区4对应区域的氧化层刻蚀掉，进行Si离子注入，形成N+漏区4，如图9所示；然后淀积HfO2侧墙，并在上方淀积一层具有应力的氮化硅膜，得到如图5所示的最终器件结构。.
其电学特性仿真结果如图10所示，通过氮化硅膜外加应力的纵向隧穿场效应晶体管，相比于同结构不施加应力的情况，可以得到更陡峭的亚阈值特性，开态电流得到了明显的提升，并且不影响器件的关态电流，而且器件可以在极低的栅压下工作，大大降低了器件功耗。
Claims (8)
1.纵向隧穿场效应晶体管，包括半导体衬底(1)、源区(2)、本征区(3)、漏区(4)、栅氧化层(5)及金属栅(6)，其特征在于，还包括缓冲层(10)、外延本征区(11)、应力膜(12)及两个侧墙(9)，所述缓冲层(10)设置在半导体衬底(1)上方，源区(2)、本征区(3)及漏区(4)分别设置于缓冲层(10)上方，且本征区(3)的两侧分别与源区(2)及漏区(4)相接触，源区(2)与本征区(3)的厚度相同且小于漏区(4)的厚度，外延本征区(11)设置于本征区(3)的上方，一侧与漏区(4)相接触，另一侧外延至一部分源区(2)的上方，外延本征区(11)的上表面与漏区(4)的上表面齐平，栅氧化层(5)设置在源区(2)与外延本征区(11)交叠部分的上方，其下表面与外延本征区(11)的上表面相接触，金属栅(6)设置在栅氧化层(5)上方，一个侧墙(9)设置在源区(2)的上方，其一侧与金属栅(6)相接触，另一个侧墙(9)设置在外延本征区(11)及漏区(4)上方，其一侧与金属栅(6)相接触，应力膜(12)覆盖在源区(2)、漏区(4)、金属栅(6)及两个侧墙(9)的上方，所述应力膜(12)能够使外延本征区(11)具有沿沟道方向的应力，所述应力控制外延本征区(11)所采用的半导体材料产生极化电荷形成附加电场以提升器件的开态电流，该应力能够使得极化电荷在隧穿结一侧所造成的电势差小于外延本征区(11)所采用的半导体材料的禁带宽度。
2.根据权利要求1所述纵向隧穿场效应晶体管，其特征在于，所述外延本征区(11)所采用的半导体材料的禁带宽度小于半导体衬底(1)、源区(2)、本征区(3)及漏区(4)所采用的半导体材料的禁带宽度。
3.根据权利要求2所述纵向隧穿场效应晶体管，其特征在于，所述外延本征区(11)采用晶格结构为纤锌矿或闪锌矿晶格结构的半导体材料。
4.根据权利要求3所述纵向隧穿场效应晶体管，其特征在于，所述外延本征区(11)所采用的半导体材料为III-V族化合物材料。
5.根据权利要求4所述纵向隧穿场效应晶体管，其特征在于，所述源区(2)、本征区(3)及漏区(4)采用相同的半导体材料。
6.根据权利要求5所述纵向隧穿场效应晶体管，其特征在于，所述源区(2)、本征区(3)及漏区(4)所采用的半导体材料，晶格常数与外延本征区(11)所采用的半导体材料的晶格常数相匹配，所述相匹配是指失配率小于0.5％。
7.根据权利要求1所述纵向隧穿场效应晶体管，其特征在于，所述外延本征区(11)的厚度大于5nm且小于10nm。
8.根据权利要求1或2或3或4或5或6或7所述纵向隧穿场效应晶体管，其特征在于，所述设置在外延本征区(11)及漏区(4)上方的侧墙(9)采用高K材料。
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