CN108780812A - 隧穿场效应晶体管及其制备方法 - Google Patents

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Abstract

一种隧穿场效应晶体管及其制备方法，包括：衬底层(1)；形成于衬底层上表面的矩形半导体条(2)，矩形半导体条沿第一方向依次设置有第一源区(201)、第一沟道区(204)、漏区(203)、第二沟道区(205)及第二源区(202)；覆盖于第一源区的第一部分(2011)和第二源区的第三部分(2021)外表面的第一栅电介质层(301)和第二栅电介质层(302)；覆盖于第一栅电介质层外表面的第一栅区(401)，第一栅区所加电场方向指向第一源区；覆盖于第二栅电介质层外表面的第二栅区(402)，第二栅区所加电场方向指向第二源区。采用双源区的设计，增加了源区载流子的隧穿面积，且栅区所加电场方向与源区载流子的隧穿方向一致，增加了隧穿几率，而隧穿电流与隧穿面积和隧穿几率成正比，因此，隧穿电流较大。

Description

隧穿场效应晶体管及其制备方法 技术领域
本发明涉及半导体技术领域，特别涉及一种隧穿场效应晶体管及其制备方法。
背景技术
随着半导体技术的不断发展，MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)的尺寸按照摩尔定律不断缩小。然而，在室温下受到载流子波尔兹曼分布的限制，MOSFET的亚阈值摆幅SS无法随着器件尺寸的缩小同步减小，始终大于60mV/decade，这使得在小尺寸器件条件下，MOSFET的功耗较大。为了适应半导体高密度、高性能、低成本的发展需求，隧穿场效应晶体管(英文：Tunnel Field Effect Transsistor，简称TFET)应用而生。
隧穿场效应晶体管是栅极控制的P型掺杂-本征掺杂-N型掺杂的二极管(简称p-i-n二极管)，其源区和漏区的掺杂类型相反，这使得隧穿场效应晶体管具有载流子量子隧穿机制，可实现源区载流子与沟道载流子之间的带带隧穿。由于与MOSFET工作机制不同，在室温下隧穿场效应晶体管不受载流子波尔兹曼分布限制，其亚阈值摆幅SS可以小于60mV/decade，因此，在较低的电压下，可具有较小的功耗。
然而，由于隧穿场效应晶体管的隧穿势垒电阻较大，使得隧穿场效应晶体管的隧穿电流较小。
发明内容
为了解决现有技术的问题，本发明实施例提供了一种隧穿场效应晶体管及 其制备方法。所述技术方案如下：
第一方面，提供了一种隧穿场效应晶体管，所述隧穿场效应晶体管包括：
衬底层；
形成于所述衬底层上表面的矩形半导体条，所述矩形半导体条沿第一方向依次设置有第一源区、第一沟道区、漏区、第二沟道区及第二源区，所述第一方向与所述矩形半导体条的长所在的方向平行，所述第一源区设置于所述矩形半导体条的一端，所述第一沟道区靠近所述第一源区，所述漏区设置于所述矩形半导体的中部，所述第二沟道区靠近所述漏区，所述第二源区设置于所述矩形半导体条的另一端，所述第一源区划分为第一部分和第二部分，所述第一部分靠近所述第一沟道区，所述第二源区划分为第三部分和第四部分，所述第三部分靠近所述第二沟道区；
覆盖于所述第一部分外表面的第一栅电介质层；
覆盖于所述第三部分外表面的第二栅电介质层；
覆盖于所述第一栅电介质层的顶端、第一侧面及第二侧面的第一栅区，所述第一侧面和所述第二侧面为所述第一栅电介质层中与所述第一方向和所述第二方向构成的平面彼此平行相对的两个外表面，所述第一栅区所加电场方向指向所述第一源区，所述第二方向与所述矩形半导体的高所在的方向平行；
覆盖于所述第二栅电介质层的顶端、第三侧面及第四侧面第二栅区，所述第三侧面和所述第四侧面为所述第二栅电介质层中与所述第一方向和所述第二方向构成的平面彼此平行相对的两个外表面，所述第二栅区所加电场方向指向所述第二源区。
结合第一方面，在第一方面的第一种可能的实现方式中，所述第一栅区包括：第一栅极、第二栅极及第三栅极；
所述第三栅极覆盖于所述第一栅电介质层的顶端，所述第一栅极沿第二方向覆盖于所述第一栅电介质层的第一侧面及所述第三栅极的第一外表面，所述第二栅极沿所述第二方向覆盖于所述第一栅电介质层的第二侧面及所述第三 栅极的第二外表面，所述第一外表面与所述第二外表面为所述第三栅极中与所述第一方向和所述第二方向构成的平面彼此平行相对的两个外表面；
所述第二栅区包括：第四栅极、第五栅极及第六栅极；
所述第六栅极覆盖于所述第二栅电介质层的顶端，所述第四栅极沿所述第二栅电介质层的第三侧面及所述第六栅极的第三外表面，所述第五栅极沿所述第二方向覆盖于所述第二栅电介质层的第四侧面及所述第六栅极的第四外表面，所述第三表面与所述第四外表面为所述第六栅极中与所述第一方向和所述第二方向构成的平面彼此平行相对的两个外表面。
结合第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，所述隧穿场效应晶体管还包括：覆盖于所述矩形半导体条的指定区域上的外延层，所述指定区域包括从所述矩形半导体条的第一部分至第三部分的区域；
所述外延层包括第一外延层、第二外延层及第三外延层，所述第一外延层覆盖于所述第一部分的外表面，所述第一外延层位于所述第一部分与所述第一栅电介质层之间，所述第二外延层覆盖于所述第三部分的外表面，所述第二外延层位于所述所述第三部分与所述第二栅电介质层之间，所述第三外延层覆盖于所述第一部分与所述第三部分之间的矩形半导体条的外表面；
其中，所述第一外延层与所述第一部分构成第一隧穿结，所述第二外延层与所述第三部分构成第二隧穿结。
结合第一方面的第二种可能的实现方式，在第一方面的第三种可能的实现方式中，所述隧穿场效应晶体管还包括：所述隧穿场效应晶体管还包括：设置于所述第一栅电介质层与所述第三栅极之间的第一隔离层；以及，
设置于所述第二栅电介质层与所述第六栅极之间的第二隔离层。
结合第一方面，在第一方面的第四种可能的实现方式中，所述隧穿场效应晶体管包括N型隧穿场效应晶体管和P型隧穿场效应晶体管。
结合第一方面的第四种可能的实现方式，在第一方面的第五种可能的实现 方式中，当所述隧穿场效应晶体管为N型隧穿场效应晶体管时，所述第一源区和所述第二源区为所述矩形半导体条上的P型重掺杂区，所述漏区为所述矩形半导体条上的N型重掺杂区；
当所述隧穿场效应晶体管为P型隧穿场效应晶体管时，所述第一源区和所述第二源区为所述矩形半导体条上的N型重掺杂区，所述漏区为所述矩形半导体条上的P型重掺杂区。
第二方面，提供了一种隧穿场效应晶体管的制备方法，所述方法包括：
提供一衬底层；
在所述衬底层上形成矩形半导体条；
在所述矩形半导体条上形成第一源区和第二源区，所述第一源区和所述第二源区沿第一方向设置于所述矩形半导体条的两端，所述第一方向与所述矩形半导体条的长所在的方向平行；
在形成有所述第一源区和所述第二源区的矩形半导体条上形成漏区，所述第一源区和所述漏区之间形成第一沟道区，所述第二源区和所述漏区之间形成第二沟道区，所述第一源区包括第一部分和第二部分，所述第一部分靠近所述第一沟道区，所述第二源区包括第三部分和第四部分，所述第三部分靠近所述第二沟道区；
在形成有所述漏区的矩形半导体条的第一部分上依次形成第一栅电介质层和第一栅区，在所述第三部分上依次形成第二栅电介质层和第二栅区。
结合第二方面，在第二方面的第一种可能的实现方式中，所述在所述衬底层上形成矩形半导体条，包括：
在所述衬底层上沉积半导体层；
在所述半导体层上沉积第一硬掩膜层；
在所述第一硬掩膜层上沉积第一光刻胶层；
刻蚀所述第一光刻胶层和所述第一硬掩膜层在所述第一方向上两侧的部 分；
以剩余的第一光刻胶层和第一硬掩膜层为掩膜，将所述半导体层刻蚀至所述衬底层的表面；
移除剩余的第一光刻胶层和第一硬掩膜层，形成所述矩形半导体条。
结合第二方面，在第二方面的第二种可能的实现方式中，所述在所述衬底层上形成矩形半导体条，包括：
在所述衬底层上沉积第一硬掩膜层；
在所述第一硬掩膜层上沉积第一光刻胶层；
刻蚀所述第一光刻胶层在所述第一方向上中间的部分，露出所述第一硬掩膜层在所述第一方向上中间的部分；
将所述第一硬掩膜层在所述第一方向上中间的部分刻蚀至所述衬底层的表面；
以剩余的第一光刻胶层为掩膜，沉积半导体层；
刻蚀沉积在剩余的第一光刻胶层上表面的半导体层及剩余的第一光刻胶层；
在所述衬底层上沉积第二硬掩膜层；
刻蚀所述第二硬掩膜层在所述第一方向上两侧的部分，露出所述第一硬掩膜层在所述第一方向上两侧的部分；
以剩余的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层在所述第一方向上两侧的部分；
移除剩余的第二掩膜层，形成所述矩形半导体条。
结合第二方面，在第二方面的第三种可能的实现方式中，所述在所述矩形半导体条上形成第一源区和第二源区，包括：
沿第二方向在所述矩形半导体条的两侧均依次沉积第三硬掩模层和第二光刻胶层，所述第二方向与所述矩形半导体条的高所在的方向平行；
刻蚀所述第二光刻胶层和所述第三掩膜层在所述第二方向两侧的部分，保 留所述第二光刻胶层和所述第三掩膜层在所述第二方向中间的部分；
以剩余的第二光刻胶层和第三掩膜层为掩膜，将第一类掺杂离子注入到所述矩形半导体条在所述第二方向的两侧部分；
移除剩余的第二光刻胶层和第三掩膜层，形成所述第一源区和所述第二源区。
结合第二方面，在第二方面的第四种可能的实现方式中，所述在形成有所述第一源区和所述第二源区的矩形半导体条上形成漏区，包括：
沿第二方向在形成有所述第一源区和所述第二源区的矩形半导体条的两侧均依次沉积第四硬掩模层和第三光刻胶层，所述第二方向与所述矩形半导体条的高所在的方向平行；
刻蚀所述第三光刻胶层和所述第四硬掩膜层在所述第二方向中间的部分，保留所述第三光刻胶层和所述第四硬掩膜层在所述第二方向两侧的部分；
以剩余的第三光刻胶层和第四硬掩膜层为掩膜，将第二类掺杂离子注入到所述形成有所述第一源区和所述第二源区的矩形半导体条的中部；
移除剩余的第三光刻胶层和第四硬掩膜层，形成所述漏区。
结合第二方面的第一种可能的实现方式至第二方面的第四种可能的实现方式，在第二方面的第五种可能的实现方式中，所述第一硬掩膜层、所述第二硬掩膜层、所述第三硬掩膜层、所述第四硬掩膜层的材料包括氧化硅材料、氮化硅、氮氧化硅中的一种。
结合第二方面，在第二方面的第六种可能的实现方式中，所述在形成有所述漏区的矩形半导体条的第一部分上依次形成第一栅电介质层和第一栅区，在所述第三部分上依次形成第二栅电介质层和第二栅区，包括：
在形成有所述漏区的矩形半导体条上沉积栅电介质层；
在所述栅电介质层上沉积栅极层；
对所述栅电介质层和所述栅极层进行刻蚀，以在所述第一部分上依次形成第一栅电介质层和第一栅区，在所述第三部分上依次形成第二栅电介质层和第 二栅区；
其中，所述第一栅区包括：第一栅极、第二栅极及第三栅极，所述第一栅极沿第二方向覆盖于所述第一栅电介质层的第一侧面，所述第二栅极沿所述第二方向覆盖于所述第一栅电介质层的第二侧面，所述第三栅极覆盖于所述第一栅电介质层的顶端，所述第二方向与所述矩形半导体的高所在的方向平行，所述第一侧面与所述第二侧面为所述第一栅电介质层相对的两个外表面；
所述第二栅区包括：第四栅极、第五栅极及第六栅极，所述第四栅极沿所述第二方向覆盖于所述第二栅电介质层相对第三侧面，所述第栅极覆盖于所述第二栅电介质层的第四侧面，所述第六栅极覆盖于所述第二栅电介质层的顶端，所述第三侧面与所述第四侧面为所述第二栅电介质层相对的两个外表面。结合第二方面的第六种可能的实现方式，在第二方面的第七种可能的实现方式中，所述栅电介质层的材料包括二氧化硅、高K电介质材料中的一种。
结合第二方面的第六种可能的实现方式，在第二方面的第八种可能的实现方式中，所述栅极层材料包括多晶硅、金属中的一种。
结合第二方面的第六种可能的实现方式，在第二方面的第九种可能的实现方式中，所述在形成有所述第一源区和所述第二源区的矩形半导体条上形成漏区之前，所述方法还包括：
在形成有所述第一源区和所述第二源区的矩形半导体条的指定区域上沉积原位掺杂的半导体层，形成外延层，所述指定区域包括从所述矩形半导体条的第一部分至第三部分的区域，所述外延层包括第一外延层、第二外延层及第三外延层，所述第一外延层覆盖于所述第一部分的上表面，所述第一外延层位于所述第一部分与所述第一栅电介质层之间，所述第二外延层覆盖于所述第三部分的上表面，所述第二外延层位于所述所述第三部分与所述第二栅电介质层之间，所述第三外延层覆盖于所述第一部分与所述第三部分之间的矩形半导体条的上表面，所述第一外延层与所述第一部分构成第一隧穿结，所述第二外延层与所述第三部分构成第二隧穿结。
结合第二方面的第九种可能的实现方式，在第二方面的第十种可能的实现方式中，所述方法还包括：
在所述栅电介质层上沉积栅极层之前，在所述栅电介质层的顶端沉积隔离层；
在对所述栅电介质层和所述栅极层进行刻蚀的过程中，对所述隔离层进行刻蚀，以在所述第一栅电介质层与所述第三栅极之间形成第一隔离层，在所述第二栅电介质层与所述第六栅极之间形成第二隔离层。
结合第二方面，在第二方面的第十一种可能的实现方式中，所述衬底层的材料包括硅、锗、绝缘衬底上的硅、绝缘衬底上的锗、III-V族化合物中的一种。
结合第二方面至第二方面的第十一种可能的实现方式，在第二方面的第十二种可能的实现方式中，在形成有所述漏区的矩形半导体条的第一部分上依次形成第一栅电介质层和第一栅区，在所述第三部分上依次形成第二栅电介质层和第二栅区之后，所述方法还包括：
在所述第一栅区和所述第二栅区上沉积边墙。
结合第二方面的第十二种可能的实现方式，在第二方面的第十三种可能的实现方式中，所述边墙的材料包括硅氧化物、氮化硅、高K电介质或者其他绝缘材料中的一种。
结合第二方面的第十三种可能的实现方式，在第二方面的第十四种可能的实现方式中，所述在所述第一栅区和所述第二栅区上沉积边墙之后，还包括：
对沉积所述边墙的衬底层进行接触工艺和后端互联工艺，形成电极连接结构。
结合第二方面，在第二方面的第十五种可能的实现方式中，所述隧穿场效应晶体管包括N型隧穿场效应晶体管和P型隧穿场效应晶体管。
结合第二方面的第十五种可能的实现方式，在第二方面的第十六种可能的实现方式中，当所述隧穿场效应晶体管为N型隧穿场效应晶体管时，所述第一源区和所述第二源区为所述矩形半导体条上的P型重掺杂区，所述漏区为所述 矩形半导体条上的N型重掺杂区；
当所述隧穿场效应晶体管为P型隧穿场效应晶体管时，所述第一源区和所述第二源区为所述矩形半导体条上的N型重掺杂区，所述漏区为所述矩形半导体条上的P型重掺杂区。
本发明实施例提供的技术方案带来的有益效果是：
采用双源区的设计，增加了源区载流子的隧穿面积，且栅区所加电场方向与源区载流子的隧穿方向一致，增加了隧穿几率，而隧穿电流与隧穿面积和隧穿几率成正比，因此，隧穿电流较大。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例示出的一种隧穿场效应晶体管的立体结构示意图；
图2是本发明另一实施例提供的一种隧穿场效应晶体管的剖面图；
图3(A)是本发明另一实施例提供的一种隧穿场效应晶体管的左视图；
图3(B)是本发明另一实施例提供的一种隧穿场效应晶体管的右视图；
图4是本发明另一实施例提供的一种隧穿场效应晶体管的立体结构示意图；
图5是本发明另一实施例提供的一种隧穿场效应晶体管的剖面图；
图6(A)是本发明另一实施例提供的一种隧穿场效应晶体管的左视图；
图6(B)是本发明另一实施例提供的一种隧穿场效应晶体管的右视图；
图7是本发明另一实施例提供的一种隧穿场效应晶体管的立体结构示意图；
图8是本发明另一实施例提供的一种隧穿场效应晶体管的剖面图；
图9(A)是本发明另一实施例提供的一种隧穿场效应晶体管的左视图；
图9(B)是本发明另一实施例提供的一种隧穿场效应晶体管的右视图；
图10是本发明另一个实施例提供的一种隧穿场效应晶体管的制备方法的流程图；
图11是本发明另一个实施例提供的一种隧穿场效应晶体管的制备方法中每个步骤完成时，待制造的隧穿场效应晶体管结构示意图；
图12是本发明另一个实施例提供的一种隧穿场效应晶体管的制备方法的流程图；
图13是本发明另一个实施例提供的一种隧穿场效应晶体管的制备方法中每个步骤完成时，待制造的隧穿场效应晶体管结构示意图；
图14是本发明另一个实施例提供的一种隧穿场效应晶体管的制备方法的流程图；
图15是本发明另一个实施例提供的一种隧穿场效应晶体管的制备方法中每个步骤完成时，待制造的隧穿场效应晶体管结构示意图。
其中，附图标记为：1、衬底层；2、矩形掺杂半导体条；201、第一源区；2011、第一源区的第一部分；2012、第一源区的第二部分；202、第二源区；2021、第二源区的第三部分；2022、第二源区的第四部分；203、漏区；204、第一沟道区；205、第二沟道区；301、第一栅电介质层；302、第二栅电介质层；401、第一栅区；4011、第一栅极；4012、第二栅极；4013、第三栅极；402、第二栅区；4021、第四栅极；4022、第五栅极；4023、第六栅极；500、外延层；501、第一外延层；502、第二外延层；503、第三外延层；1201、第一隔离层；1202、第二隔离层。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明 实施方式作进一步地详细描述。
本发明实施例提供了一种隧穿场效应晶体管，现结合图1和图2进行详细说明，其中，图1为该隧穿场效应晶体管的立体结构示意图，图2为将图1所示的隧穿场效应晶体管的沿CC`切割得到的剖面图。参见图1，该隧穿场效应晶体管包括：衬底层1；
形成于衬底层1上表面的矩形半导体条2，矩形半导体条2沿第一方向依次设置有第一源区201、第一沟道区204、漏区203、第二沟道区205及第二源区202，第一方向与矩形半导体条2的长所在的方向平行，为图1中AA`所指示的方向，第一源区201设置于矩形半导体条2的一端，第一沟道区204靠近第一源区201，漏区203设置于矩形半导体2的中部，第二沟道区205靠近漏区203，第二源区202(因被第二栅区402遮挡图中未示出)设置于矩形半导体条2的另一端，第一源区201划分为第一部分2011和第二部分2012，第一部分2011靠近第一沟道区204，第二源区202划分为第三部分2021和第四部分2022，第三部分2021靠近第二沟道区205；
覆盖于第一源区的第一部分2011外表面的第一栅电介质层301；
覆盖于第二源区的第三部分2021外表面的第二栅电介质层302；
覆盖于第一栅电介质层301的顶端、第一侧面及第二侧面的第一栅区401，第一侧面和第二侧面为第一栅电介质层301中与第一方向和第二方向构成的平面彼此平行相对的两个外表面，第二方向与矩形半导体的高所在的方向平行，为图中BB`所指示的方向，第一栅区401所加电场方向指向第一源区201；
覆盖于第二栅电介质层302的顶端、第三侧面及第四侧面第二栅区402，第三侧面和第四侧面为第二栅电介质层中与第一方向和第二方向构成的平面彼此平行相对的两个外表面，第二栅区402所加电场方向指向第二源区202。
在本发明的另一个实施例中，参见图1，按照与第一栅电介质层301顶端之间的位置关系，第一栅区401可以包括：第一栅极4011、第二栅极4012及第三栅极4013。其中，第三栅极4013覆盖于第一栅电介质层301的顶端，第 一栅极4011沿第二方向覆盖于第一栅电介质层301的第一侧面及第三栅极4013的第一外表面，第二栅极4012沿第二方向覆盖于第一栅电介质层301的第二侧面及第三栅极4013的第二外表面，第一外表面与第二外表面为第三栅极4013中与第一方向和第二方向构成的平面彼此平行相对的两个外表面。
在本发明的另一个实施例中，参见图1，按照与第二栅电介质层302顶端之间的位置关系，第二栅区402可以包括：第四栅极4021、第五栅极4022及第六栅极4023。其中，第六栅极4023覆盖于第二栅电介质层302的顶端，第四栅极4021沿第二栅电介质层302的第三侧面及第六栅极4023的第三外表面，第五栅极4022沿第二方向覆盖于第二栅电介质层302的第四侧面及第六栅极4023的第四外表面，第三外表面与第四外表面为第六栅极4023中与第一方向和第二方向构成的平面彼此平行相对的两个外表面。
图3(A)为图1所示的隧穿场效应晶体管的左视图，结合图2和图3(A)可知，隧穿场效应晶体管由内到外依次包括第一源区201、第一栅电介质层301、第一栅区401，其中，第一源区201划分为第一部分2011和第二部分2012，第一部分2011靠近第一沟道区204，第一栅电介质层301环绕在第一部分2011的外表面，第一栅区401环绕在第一栅电介质层301的外表面。
图3(B)为图1所示的隧穿场效应晶体管的右视图，结合图2和图3(B)可知，隧穿场效应晶体管由内到外依次包括第二源区202、第二栅电介质层302、第二栅区402，第二源区202划分为第三部分2021和第四部分2022，第三部分2022靠近第二沟道区205，第二栅电介质层302环绕在第三部分2021的外表面，第二栅区402环绕在第二栅电介质层302的外表面。
在本发明的另一个实施例中，隧穿场效应晶体管包括N型隧穿场效应晶体管和P型隧穿场效应晶体管。当隧穿场效应晶体管为N型隧穿场效应晶体管时，第一源区和第二源区为矩形半导体条上的P型重掺杂区，漏区为矩形半导体条上的N型重掺杂区；当隧穿场效应晶体管为P型隧穿场效应晶体管时，第一源区和第二源区为矩形半导体条上的N型重掺杂区，漏区为矩形半导体条上的P 型重掺杂区。
图1所示的隧穿场效应晶体管的工作原理如下：在第一栅区401和第二栅区402接正向偏压，第一源区201和第二源区202接地，漏区203接正向偏压的场景下，在第一栅区401的电场的作用下，第一源区401的少数载流子从价带顶隧穿到导带底中，形成隧穿电流，隧穿电流在漏区203电场的作用下，流入到漏区203形成漏电流；同时在第二栅区402的电场作用下，第二源区202的少数载流子也会从价带顶隧穿到导带低中，形成隧穿电流，隧穿电流在漏区203的电场作用下，流入到漏区203形成漏电流。由于图1中所示的隧穿场效应晶体管具有两个源区，每个源区由多个栅极控制，且每个栅极的电场方向和源区内载流子的隧穿方向一致，因而增加了载流子的隧穿几率；进一步地在图1中用圆圈所示的拐角处存在合电场，合电场增大了栅极电场的强度，因而增加了拐角处载流子的隧穿几率。在半导体技术领域，隧穿电流的大小和隧穿面积、隧穿几率成正比，因此，采用图1所示的隧穿场效应晶体管大大地增加了隧穿电流。
本发明实施例提供的隧穿场效应晶体管，采用双源区的设计，增加了源区载流子的隧穿面积，且栅区所加电场方向与源区载流子的隧穿方向一致，增加了隧穿几率，而隧穿电流与隧穿面积和隧穿几率成正比，因此，隧穿电流较大。
本发明实施例提供了一种隧穿场效应晶体管，现结合图4和图5进行详细说明，其中，图4为该隧穿场效应晶体管的立体结构示意图，图5为将图4所示的隧穿场效应晶体管的沿CC`切割得到的剖面图。参见图4，该隧穿场效应晶体管包括：衬底层1；
形成于衬底层1上表面的矩形半导体条2，矩形半导体条2沿第一方向依次设置有第一源区201、第一沟道区204、漏区203、第二沟道区205及第二源区202，第一方向与矩形半导体条2的长所在的方向平行，为图1中AA`所指 示的方向，第一源区201设置于矩形半导体条2的一端，第一沟道区204靠近第一源区201，漏区203设置于矩形半导体2的中部，第二沟道区205靠近漏区203，第二源区202(因被第二栅区402遮挡图中未示出)设置于矩形半导体条2的另一端，第一源区201划分为第一部分2011和第二部分2012，第一部分2011靠近第一沟道区204，第二源区202划分为第三部分2021和第四部分2022，第三部分2021靠近第二沟道区205；
覆盖于矩形半导体条2的指定区域上的外延层500，该指定区域包括从矩形半导体条的第一部分2011至第三部分2021的区域，外延层500包括第一外延层201、第二外延层502及第三外延层503，第一外延层501覆盖于第一部分2011的外表面，第一外延层2011位于第一部分2011与第一栅电介质层301之间，第二外延层502覆盖于第三部分2021的外表面，第二外延层502位于第三部分2021与第二栅电介质层302之间，第三外延层503覆盖于第一部分2011与第三部分2021之间的矩形半导体条2的外表面；
覆盖于第一外延层501外表面的第一栅电介质层301；
覆盖于第二外延层502外表面的第二栅电介质层302；
覆盖于第一栅电介质层301的顶端、第一侧面及第二侧面的第一栅区401，第一侧面和第二侧面为第一栅电介质层301中与第一方向和第二方向构成的平面彼此平行相对的两个外表面，第二方向与矩形半导体的高所在的方向平行，为图中BB`所指示的方向，第一栅区401所加电场方向指向第一源区201；
覆盖于第二栅电介质层302的顶端、第三侧面及第四侧面第二栅区402，第三侧面和第四侧面为第二栅电介质层中与第一方向和第二方向构成的平面彼此平行相对的两个外表面，第二栅区402所加电场方向指向第二源区202。
在本发明的另一个实施例中，参见图5，按照与第一栅电介质层301顶端之间的位置关系，第一栅区401可以包括：第一栅极4011、第二栅极4012及第三栅极4013。其中，第三栅极4013覆盖于第一栅电介质层301的顶端，第一栅极4011沿第二方向覆盖于第一栅电介质层301的第一侧面及第三栅极 4013的第一外表面，第二栅极4012沿第二方向覆盖于第一栅电介质层301的第二侧面及第三栅极4013的第二外表面，第一外表面与第二外表面为第三栅极4013中与第一方向和第二方向构成的平面彼此平行相对的两个外表面。
在本发明的另一个实施例中，参见图5，按照与第二栅电介质层302顶端之间的位置关系，第二栅区402可以包括：第四栅极4021、第五栅极4022及第六栅极4023。其中，第六栅极4023覆盖于第二栅电介质层302的顶端，第四栅极4021沿第二栅电介质层302的第三侧面及第六栅极4023的第三外表面，第五栅极4022沿第二方向覆盖于第二栅电介质层302的第四侧面及第六栅极4023的第四外表面，第三外表面与第四外表面为第六栅极4023中与第一方向和第二方向构成的平面彼此平行相对的两个外表面。
图6(A)为图4所示的隧穿场效应晶体管的左视图，结合图5和图6(A)可知，隧穿场效应晶体管由内到外依次包括第一源区201、第一外延层501、第一栅电介质层301、第一栅区401，其中，第一源区201划分为第一部分2011和第二部分2012，第一部分2011靠近第一沟道区204，第一外延层501环绕在第一部分2011的外表面，第一栅电介质层301环绕在第一外延层501的外表面，第一栅区401环绕在第一栅电介质层301的外表面。
图6(B)为图4所示的隧穿场效应晶体管的右视图，结合图5和图6(B)可知，隧穿场效应晶体管由内到外依次包括第二源区202、第二外延层502、第二栅电介质层302、第二栅区402，其中，第二源区202划分为第三部分2021和第四部分2022，第三部分2021靠近第二沟道区205，第二外延层502环绕在第三部分2021的外表面，第二栅电介质层302环绕在第二外延层502的外表面，第二栅区402环绕在第二栅电介质层302的外表面。
在本发明的另一个实施例中，隧穿场效应晶体管包括N型隧穿场效应晶体管和P型隧穿场效应晶体管。当隧穿场效应晶体管为N型隧穿场效应晶体管时，第一源区和第二源区为半导体条上的P型重掺杂区，漏区为半导体条上的N型重掺杂区；当隧穿场效应晶体管为P型隧穿场效应晶体管时，第一源区和第二 源区为半导体条上的N型重掺杂区，漏区为半导体条上的P型重掺杂区。
图4所示的隧穿场效应晶体管的工作原理如下：在第一栅区401和第二栅区402接正向偏压，第一源区201和第二源区202接地，漏区203接正向偏压的场景下，在第一栅区401的电场的作用下，第一源区401的少数载流子从价带顶隧穿到外延层500区域的导带底中，形成隧穿电流，隧穿电流在漏区203电场的作用下，流入到漏区203形成漏电流；同时在第二栅区402的电场作用下，第二源区202的少数载流子也会从价带顶隧穿到导带低中，形成隧穿电流，隧穿电流在漏区203的电场作用下，流入到漏区203形成漏电流。由于图4中所示的隧穿场效应晶体管具有两个源区，每个源区由多个栅极控制，且每个栅极的电场方向和源区内载流子的隧穿方向一致，因而增加了载流子的隧穿几率；进一步地在图4中用圆圈所示的拐角处存在合电场，合电场增大了栅极电场的强度，因而增加了拐角处载流子的隧穿几率。在半导体技术领域，隧穿电流的大小和隧穿面积、隧穿几率成正比，因此，采用图4所示的隧穿场效应晶体管大大地增加了隧穿电流。
本发明实施例提供的隧穿场效应晶体管，采用双源区的设计，增加了源区载流子的隧穿面积，且栅区所加电场方向与源区载流子的隧穿方向一致，增加了隧穿几率，而隧穿电流与隧穿面积和隧穿几率成正比，因此，隧穿电流较大。
在图4所示的隧穿场效应晶体管的基础上，本发明实施例提供了另一种隧穿场效应晶体管，现结合图7和图8进行详细说明，其中，图7为该隧穿场效应晶体管的立体结构示意图，图8为将图7所示的隧穿场效应晶体管的沿CC`切割得到的剖面图。参见图7，该隧穿场效应晶体管包括：
衬底层1；
形成于衬底层1上表面的矩形半导体条2，矩形半导体条2沿第一方向依次设置有第一源区201、第一沟道区204、漏区203、第二沟道区205及第二源区202，第一方向与矩形半导体条2的长所在的方向平行，为图1中AA`所指 示的方向，第一源区201设置于矩形半导体条2的一端，第一沟道区204靠近第一源区201，漏区203设置于矩形半导体2的中部，第二沟道区205靠近漏区203，第二源区202(因被第二栅区402遮挡图中未示出)设置于矩形半导体条2的另一端，第一源区201划分为第一部分2011和第二部分2012，第一部分2011靠近第一沟道区204，第二源区202划分为第三部分2021和第四部分2022，第三部分2021靠近第二沟道区205；
覆盖于矩形半导体条2的指定区域外表面上的外延层500，该指定区域包括从矩形半导体条的第一部分2011至第三部分2021的区域，外延层500包括第一外延层201、第二外延层502及第三外延层503，第一外延层501覆盖于第一部分2011的外表面，第一外延层2011位于第一部分2011与第一栅电介质层301之间，第二外延层502覆盖于第三部分2021的外表面，第二外延层502位于第三部分2021与第二栅电介质层302之间，第三外延层503覆盖于第一部分2011与第三部分2021之间的矩形半导体条2的外表面；
覆盖于第一外延层501外表面的第一栅电介质层301；
覆盖于第二外延层502外表面的第二栅电介质层302；
形成于第一栅电介质层301顶端的第一隔离层1201；
形成于第二栅电介质层302顶端的第二隔离层1202；
形成于第一隔离层1201的顶端、第一栅电介质层301的第一侧面和第二侧面、第一隔离层1201的第一外表面和第二外表面的第一栅区401，第一侧面和第二侧面为第一栅电介质层301中与第一方向和第二方向构成的平面彼此平行相对的两个外表面，第一隔离层1201的第一外表面和第二外表面为第一隔离层1201中与第一方向和第二方向构成的平面彼此平行相对的两个外表面，第二方向与矩形半导体的高所在的方向平行，为图中BB`所指示的方向，第一栅区401所加电场方向指向第一源区201；
形成于第二隔离层1202的顶端、第二栅电介质层302的第三侧面和第四侧面、第二隔离层1202的第三外表面和第四外表面的第二栅区402，第三侧面 和第四侧面为第二栅电介质层中与第一方向和第二方向构成的平面彼此平行相对的两个外表面，第二隔离层1202的第三外表面和第四外表面为第二隔离层1202中与第一方向和第二方向构成的平面彼此平行相对的两个外表面，第二栅区402所加电场方向指向第二源区202。
在本发明的另一个实施例中，参见图8，按照与第一栅电介质层301顶端之间的位置关系，第一栅区401可以包括：第一栅极4011、第二栅极4012及第三栅极4013。第三栅极4013覆盖于第一栅电介质层301的顶端，第一栅极4011沿第二方向覆盖于第一栅电介质层301的第一侧面、第一隔离层1201的第一外表面及第三栅极4013的第一外表面，第二栅极4012沿第二方向覆盖于第一栅电介质层301的第二侧面、第一隔离层1201的第二外表面及第三栅极4013的第二外表面，第三栅极4013的第一外表面与第二外表面为第三栅极4013中与第一方向和第二方向构成的平面彼此平行相对的两个外表面。
在本发明的另一个实施例中，参见图8，按照与第二栅电介质层302顶端之间的位置关系，第二栅区402可以包括：第四栅极4021、第五栅极4022及第六栅极4023。其中，第六栅极4023覆盖于第二隔离层1202的顶端，第四栅极4021沿第二栅电介质层302的第三侧面、第二隔离层1202的第三外表面及第六栅极4023的第三外表面，第五栅极4022沿第二方向覆盖于第二栅电介质层302的第四侧面、第二隔离层1202的第四外表面及第六栅极4023的第四外表面，第六栅极4023的第三外表面与第四外表面为第六栅极4023中与第一方向和第二方向构成的平面彼此平行相对的两个外表面。
图9(A)为图7所示的隧穿场效应晶体管的左视图，结合图8和图9(A)可知，隧穿场效应晶体管由内到外依次包括第一源区201、第一外延层501、第一栅电介质层301、第一隔离层1201、第一栅区401，其中，第一源区201包括第一部分2011划分为第二部分2012，第一部分2011靠近第一沟道区204，第一外延层501环绕在第一部分2011的外表面，第一栅电介质层301环绕在第一外延层501的外表面，第一隔离层1201设置于第一栅电介质层301和第 一栅区401之间，第一栅区401环绕在第一隔离层1201及第一栅电介质层相对的两侧上。
图9(B)为图7所示的隧穿场效应晶体管的左视图，结合图8和图9(B)可知，隧穿场效应晶体管由内到外依次包括第二源区202、第二外延层502、第二栅电介质层302、第二隔离层1202、第二栅区402，其中，第二源区202划分为第三部分2021和第四部分2022，第三部分2021靠近第二沟道区205，第二外延层502环绕在第三部分2021的外表面，第二栅电介质层302环绕在第二外延层502的外表面，第二隔离层1202设置于第二栅电介质层302的顶端，第二栅区402环绕在第二隔离层1201及第二栅电介质层302相对的两侧上，具体地，第四栅极4021和第五栅极4022设置于第二栅电介质层302相对的两侧上，第六栅极4023设置于第二隔离层1202上。
在本发明的另一个实施例中，隧穿场效应晶体管包括N型隧穿场效应晶体管和P型隧穿场效应晶体管。当隧穿场效应晶体管为N型隧穿场效应晶体管时，第一源区和第二源区为半导体条上的P型重掺杂区，漏区为半导体条上的N型重掺杂区；当隧穿场效应晶体管为P型隧穿场效应晶体管时，第一源区和第二源区为半导体条上的N型重掺杂区，漏区为半导体条上的P型重掺杂区。
图7所示的隧穿场效应晶体管的工作原理如下：在第一栅区401和第二栅区402接正向偏压，第一源区201和第二源区202接地，漏区203接正向偏压的场景下，在第一栅区401中第一栅极4011和第二栅极4012的电场的作用下，第一源区401的少数载流子从价带顶隧穿到外延层500区域的导带底中，形成隧穿电流，隧穿电流在漏区203电场的作用下，流入到漏区203形成漏电流；同时在第二栅区402中第四电极4021和第五电极4022的电场作用下，第二源区202的少数载流子也会从价带顶隧穿到导带低中，形成隧穿电流，隧穿电流在漏区203的电场作用下，流入到漏区203形成漏电流。由于图7中所示的隧穿场效应晶体管具有两个源区，每个源区由多个栅极控制，且每个栅极的电场方向和源区内载流子的隧穿方向一致，因而增加了载流子的隧穿几率；进一步 地在图7中用圆圈所示的拐角处存在合电场，合电场增大了栅极电场的强度，因而增加了拐角处载流子的隧穿几率。在半导体技术领域，隧穿电流的大小和隧穿面积、隧穿几率成正比，因此，采用图7所示的隧穿场效应晶体管大大地增加了隧穿电流。
本发明实施例提供的隧穿场效应晶体管，采用双源区的设计，增加了源区载流子的隧穿面积，且栅区所加电场方向与源区载流子的隧穿方向一致，增加了隧穿几率，而隧穿电流与隧穿面积和隧穿几率成正比，因此，隧穿电流较大。
本发明实施例提供了一种隧穿场效应晶体管的制备方法，该方法用于制备上述图1所示的隧穿场效应晶体管，参见图10，本发明实施例提供的方法流程包括：
1001、参见图11中的(a)图，提供一衬底层。
其中，衬底层1的形状为矩形，衬底层1的材料可以为硅、锗、SOI(Semiconductor on insulator，绝缘衬底上的硅)、GeOI(Germanium on insulator，绝缘衬底上的锗)、III-V族化合物材料等，本实施例以衬底层1为硅衬底为例。
1002、参见图11中的(b)图～(c)图，在衬底层上形成矩形半导体条。
其中矩形，半导体条2为本征半导体。在衬底层1上形成矩形半导体条2，可采用如下步骤100211～100216：
100211、在衬底层1上沉积一层半导体层2。
100212、在半导体层2上沉积第一硬掩膜层3。
100213、在第一硬掩膜层3上沉积第一光刻胶层4。
至此，可在衬底层上形成图11中的(b)图所示的膜层结构。
100214、刻蚀第一光刻胶层4和第一硬掩膜层3在第一方向即图11中(c)图中AA`方向上两侧的部分，露出半导体层2的两侧。
100215、以剩余的第一光刻胶层4和第一硬掩膜层3为掩膜，将半导体层2刻蚀至衬底层1的表面。
至此，可在衬底层上形成图11中的(c)图所示的结构。
100216、移除剩余的第一光刻胶层4和第一硬掩膜层3，形成矩形半导体条2。
其中，第一硬掩膜层3的材料可以为氧化硅材料、氮化硅、氮氧化硅中的一种，该第一硬掩膜层3用于防止刻蚀时，刻蚀液对第一硬掩模层3下方的材料所产生的影响。上述在衬底层1上依次沉积半导体层2、第一硬掩膜层3、第一光刻胶层4的沉积工艺，可通过低压化学气相沉积(LPCVD)或者物理气相沉积(PVD)等实现。
除了采用上述步骤100211～100216外，还可采用如下步骤100221～100230在衬底层1上形成矩形半导体条2：
100221、在衬底层1上沉积第一硬掩膜层3。
100222、在第一硬掩膜层3上沉积第一光刻胶层4。
100223、刻蚀第一光刻胶层4在第一方向上中间的部分，露出第一硬掩膜层3在第一方向上中间的部分。
100224、将第一硬掩膜层3在第一方向上中间的部分刻蚀至衬底层1的表面。
100225、以剩余的第一光刻胶层4为掩膜，沉积半导体层2。
100226、刻蚀沉积在剩余的第一光刻胶层4上表面的半导体层2及剩余的第一光刻胶层4。
100227、在衬底层1上沉积第二硬掩膜层3`。
100228、刻蚀第二硬掩膜层3`在第一方向上两侧的部分，露出第一硬掩膜层3在第一方向上两侧的部分。
100229、以剩余的第二硬掩膜层3`为掩膜，刻蚀第一硬掩膜层3在第一方向上两侧的部分。
100230、移除剩余的第二掩膜层3`，形成矩形半导体条2。
其中，第一硬掩膜层3、第二硬掩模层3`的材料可以为氧化硅材料、氮化 硅、氮氧化硅中的一种。上述沉积半导体层2、第一硬掩膜层3、第一光刻胶层4、第二硬掩膜层3`的沉积工艺，可通过低压化学气相沉积(LPCVD)或者物理气相沉积(PVD)等实现。
1003、参见图11中的(d)图～(e)图，在矩形半导体条的两端形成第一源区和第二源区。
其中，第一源区201和第二源区202为隧穿场效应晶体管的两个源区，该第一源区201和第二源区202沿第一方向设置于矩形半导体条的两端，如果将矩形半导体条上的一个源区称为第一源区201，则另一个源区可称为第二源区202，第一源区包括第一部分和第二部分，第一部分靠近第一沟道区，第二源区包括第三部分和第四部分，第三部分靠近第二沟道区。
在矩形半导体条上形成第一源区和第二源区时，可采用如下步骤10031～10034：
10031、参见图11中的(d)图，沿第二方向在半导体条2的两侧均依次分别沉积第三硬掩模层5和第二光刻胶层6，该第二方向与所述矩形半导体条的高所在的方向平行，为图1中BB`所指示的方向。
10032、刻蚀第二光刻胶层6和第三掩膜层5在第二方向两侧的部分，保留第二光刻胶层6和第三掩膜层5在第二方向中间的部分。
10033、以剩余的第二光刻胶层6和第三掩膜层5为掩膜，将第一类掺杂离子注入到矩形半导体条2在第二方向的两侧部分。
10034、参见图11中的(e)图，移除剩余的第二光刻胶层6和第三掩膜层5，在半导体条2的两端形成第一源区201和第二源区202。
此处需要说明的是，在将第一类离子注入后，需要进行快速退火工艺，激活离子注入工艺中所注入的杂质，以形成第一源区201和第二源区202。
其中，第三硬掩膜层5的材料可以为氧化硅材料、氮化硅、氮氧化硅中的一种。上述沉积第三硬掩模层5、第二光刻胶层6的沉积工艺，可通过低压化学气相沉积(LPCVD)或者物理气相沉积(PVD)等实现。
在本实施例中，矩形半导体条2的材料可以为硅、锗、IV族化合物材料、III-V族化合物材料等，矩形半导体条2中离子的掺杂浓度可以为1e18～1e21cm-3。由于隧穿场效应晶体管包括N型隧穿场效应晶体管和P型隧穿场效应晶体管。当隧穿场效应晶体管为N型隧穿场效应晶体管时，第一源区201和第二源区202为矩形半导体条2上的P型重掺杂区，漏区203为矩形半导体条2上的N型重掺杂区；当隧穿场效应晶体管为P型隧穿场效应晶体管时，第一源区201和第二源区202为矩形半导体条2上的N型重掺杂区，漏区203为矩形半导体条上的P型重掺杂区。因此，如果是基于硅材料的隧穿场效应晶体管的P型掺杂，第一类掺杂离子可以为B、Al、Ga、In、Ti、Pd、Na、Be、Zn、Au、Co、V、Ni、MO、Hg、Sr、Ge、W、Pb、O、Fe等；如果是基于硅材料的隧穿场效应晶体管的N型掺杂，则第一类掺杂离子可以为Li、Sb、P、As、Bi Te、Ti、C、Mg、Se、Cr、Ta、Cs、B、S、Mn、Ag、Cd、Pt等。如果是基于锗材料的隧穿场效应晶体管的P型掺杂，第一类掺杂离子可以为B、Al、Ga、In、Be、Zn、Cr、Cd、Hg、Co、Ni、Mn、Fe、Pt等；如果是基于锗材料的隧穿场效应晶体管的N型掺杂，第一类掺杂离子可以为Li、Sb、P、As、S、Se、Te、Cu、Au、Ag等。
1004、参见图11中的(f)图，在形成有第一源区和第二源区的矩形半导体条上形成漏区。
其中，漏区203与第一源区201、第二源区202均间隔预设距离，第一源区201和漏区203之间形成有第一沟道区204，第二源区202和漏区203之间形成有第二沟道区205。
在半导体条上形成漏区，可从采用如下步骤10041～10044：
10041、沿第二方向形成有第一源区和第二源区的矩形半导体条的两侧均均依次沉积第四硬掩模层8和第三光刻胶层9，该第二方向与矩形半导体条的高所在的方向平行。
10042、刻蚀第三光刻胶层9和第四硬掩膜层8在第二方向中间的部分， 保留第三光刻胶层9和第四硬掩膜层8在第二方向两侧的部分。
10043、以剩余的第三光刻胶层9和第四硬掩膜层8为掩膜，将第二类掺杂离子注入到形成有第一源区和第二源区的矩形半导体条的中部。
10044、移除剩余的第三光刻胶层9和第四硬掩膜层8，形成漏区203。
其中，第四硬掩膜层8的材料可以为氧化硅材料、氮化硅、氮氧化硅中的一种。上述沉积第四硬掩模层8、第三光刻胶层9的沉积工艺，可通过低压化学气相沉积(LPCVD)或者物理气相沉积(PVD)等实现。
需要说明的是，在将第二类离子注入后，需要进行快速退火工艺，激活离子注入工艺所注入的杂质，以形成漏区203。
1005、参见图9中的(g)图～(h)图，在形成有漏区的矩形半导体条的第一部分上依次形成第一栅电介质层和第一栅区，在第三部分上依次形成第二栅电介质层和第二栅区。
该过程具体实现时，可采用如下步骤10051～10053：
10051、在形成有第一源区201、第二源区202、漏区203的矩形半导体条2上沉积栅电介质层10。
其中，栅电介质层10的材料可以为二氧化硅、高K电介质材料中的一种。
10052、在栅电介质层10上沉积栅极层11。
其中，栅极层11材料可以为多晶硅、金属中的一种。
10053、对栅电介质层10和栅极层11进行刻蚀，以在第一源区201的第一部分2011上依次形成第一栅电介质层301和第一栅区401，在第二源区202的第三部分2021上依次形成第二栅电介质层302和第二栅区402。
其中，第一栅区401包括：第一栅极4011、第二栅极4012及第三栅极4013，第一栅极4011沿第二方向覆盖于第一栅电介质层301的第一侧面，第二栅极4012沿第二方向覆盖于第一栅电介质层301的第二侧面，第三栅极4013覆盖于第一栅电介质层301的顶端，第二方向与矩形半导体的高所在的方向平行，第一侧面与第二侧面为第一栅电介质层相对的两个外表面；
第二栅区402包括：第四栅极4021、第五栅极4022及第六栅极4023，第四栅极4021沿第二方向覆盖于第二栅电介质层302相对第三侧面，第栅极覆盖于第二栅电介质层302的第四侧面，第六栅极4023覆盖于第二栅电介质层302的顶端，第三侧面与第四侧面为第二栅电介质层相对的两个外表面。
上述沉积栅电介质层10、栅极层11的沉积工艺，可以通过低压气相沉积(LPCVD)或者物理气相沉积(PVD)等实现。
在本实施例中，第一栅区401的电场能够加强对第一源区201内部的载流子的作用，第二栅区402的电场能够加强对第二源区202内部的载流子的作用加强，因而可增加隧穿电流。
在形成有漏区的矩形半导体条的第一部分上依次形成第一栅电介质层和第一栅区，在第三部分上依次形成第二栅电介质层和第二栅区之后，本实施例提供的方法还将在第一栅区401和第二栅区402上沉积边墙。其中，边墙的材料可以为硅氧化物、氮化硅、高K电介质或者其他绝缘材料中的一种，用于将第一栅区401和第二栅区402与隧穿场效应晶体管外的其他部件隔开。
在第一栅区401和第二栅区402上沉积边墙之后，本发明实施例提供的方法还将对沉积边墙的衬底层1进行接触工艺和后端互联工艺，以形成电极连接结构。具体实施时，可采用CMOS工艺的金属接触等工艺，经过氩离子束刻蚀后，在表面上进行Co和TiN离子束沉积，再进行快速退火工艺，然后去除Co和TiN，最后沉积钝化层，开接触孔以及金属层，以形成电极结构。
本发明实施例提供的方法，采用双源区的设计，增加了源区载流子的隧穿面积，且栅区所加电场方向与源区载流子的隧穿方向一致，增加了隧穿几率，而隧穿电流与隧穿面积和隧穿几率成正比，因此，隧穿电流较大。
本发明实施例提供了一种隧穿场效应晶体管的制备方法，该方法用于制备上述图4所示的隧穿场效应晶体管，参见图12，本实施例提供的方法流程包括：
1201、参见图13中的(a)图，提供一衬底层。
该步骤具体实现时与上述步骤1001相同，具体参见上述步骤1001，此处不再赘述。
1202、参见图13中的(b)图～(c)图，在衬底层上形成矩形半导体条。
该步骤具体实现时与上述步骤1202相同，具体参见上述步骤1202，此处不再赘述。
1203、参见图11中的(d)图～(e)图，在矩形半导体条上形成第一源区和第二源区。
该步骤具体实现时与上述步骤1203相同，具体参见上述步骤1203，此处不再赘述。
1204、在形成有第一源区和第二源区的矩形半导体条的指定区域上沉积原位掺杂的半导体层，形成外延层。
指定区域包括从矩形半导体条的第一部分至第三部分的区域，外延层500包括第一外延层501、第二外延层502及第三外延层503，第一外延层501覆盖于第一部分2011的上表面，第一外延层501位于第一部分与第一栅电介质层301之间，第二外延层502覆盖于第三部分2021的上表面，第二外延层502位于第三部分2021与第二栅电介质层302之间，第三外延层503覆盖于第一部分2011与第三部分2021之间的矩形半导体条的上表面，第一外延层501与第一部分2011构成第一隧穿结，第二外延层502与第三部分2021构成第二隧穿结。具体制备时，外延层500可通过采用MBE、LP、CVD等外延沉积工艺沉积N型原位掺杂的半导体层制备。
1205、参见图15中的(f)图，在形成有外延层的矩形半导体条上形成漏区。
本步骤的具体实现方式与上述步骤1004相同，所不同的是上述步骤1004在矩形半导体条2上形成通过沉积第三光刻胶层9和第四硬掩膜层8，并通过图形化第三光刻胶层9和第四硬掩膜层8形成漏区203，本步骤在沉积了外延层500的矩形半导体条2上沉积第三光刻胶层9和第四硬掩膜层8，并通过图 形化第三光刻胶层9和第四硬掩膜层8形成漏区203。
1206、参见图15中的(g)图～(h)图，在形成有漏区的矩形半导体条的第一部分上依次形成第一栅电介质层和第一栅区，在第三部分上依次形成第二栅电介质层和第二栅区。
该步骤具体实现时与上述步骤1205相同，具体参见上述步骤1205，此处不再赘述。
在形成有漏区的矩形半导体条的第一部分上依次形成第一栅电介质层和第一栅区，在第三部分上依次形成第二栅电介质层和第二栅区之后，本实施例提供的方法还将在第一栅区401和第二栅区402上沉积边墙。其中，边墙的材料可以为硅氧化物、氮化硅、高K电介质或者其他绝缘材料中的一种，用于将第一栅区401和第二栅区402与隧穿场效应晶体管外的其他部件隔开。
在第一栅区401和第二栅区402上沉积边墙之后，本发明实施例提供的方法还将对沉积边墙的衬底层1进行接触工艺和后端互联工艺，以形成电极连接结构。具体实施时，可采用CMOS工艺的金属接触等工艺，经过氩离子束刻蚀后，在表面上进行Co和TiN离子束沉积，再进行快速退火工艺，然后去除Co和TiN，最后沉积钝化层，开接触孔以及金属层，以形成电极结构。
本发明实施例提供的方法，采用双源区的设计，增加了源区载流子的隧穿面积，且栅区所加电场方向与源区载流子的隧穿方向一致，增加了隧穿几率，而隧穿电流与隧穿面积和隧穿几率成正比，因此，开态隧穿电流较大。
本发明实施例提供了一种隧穿场效应晶体管的制备方法，该方法用于制备上述图7所示的隧穿场效应晶体管，参见图14，本实施例提供的方法流程包括：
1401、参见图15中的(a)图，提供一衬底层。
该步骤具体实现时与上述步骤1001相同，具体参见上述步骤1001，此处不再赘述。
1402、参见图15中的(b)图～(c)图，在衬底层上形成矩形半导体条。
该步骤具体实现时与上述步骤1002相同，具体参见上述步骤1002，此处不再赘述。
1403、参见图15中的(d)图～(e)图，在矩形半导体条上形成第一源区和第二源区。
该步骤具体实现时与上述步骤1003相同，具体参见上述步骤1003，此处不再赘述
1404、在形成有第一源区和第二源区的矩形半导体条的指定区域上沉积原位掺杂的半导体层，形成外延层。
该步骤具体实现时与上述步骤1204相同，具体参见上述步骤1204，此处不再赘述。
1405、参见图15中的(f)图，在形成有外延层的矩形半导体条上形成漏区。
该步骤具体实现时与上述步骤1205相同，具体参见上述步骤1205，此处不再赘述。
1406、参见图15中的(g)图～(h)图，在形成有漏区的矩形半导体条的第一部分上依次形成第一栅电介质层、第一隔离层及第一栅区，在第三部分上依次形成第二栅电介质层、第二隔离层及第二栅区。
上述过程具体实现时，可采用如下步骤14061～14064：
14061、在形成有第一源区201、第二源区202、漏区203的矩形半导体条2上沉积栅电介质层10。
其中，栅电介质层10的材料可以为二氧化硅、高K电介质材料中的一种。
14062、在栅电介质层10的顶端沉积隔离层12。
14063、在栅电介质层10及隔离层上沉积栅极层11。
其中，栅极层11材料可以为多晶硅、金属中的一种。
14064、对栅电介质层10、隔离层12、栅极层11进行刻蚀，在第一源区201的第一部分2011上依次形成第一栅电介质层301、第一隔离层1201及第 一栅区401，在第二源区202的第三部分2021上依次形成第二栅电介质层402、第二隔离层1202及第二栅区402。
其中，第一栅区401包括：第一栅极4011、第二栅极4012及第三栅极4013，第一栅极4011沿第二方向覆盖于第一栅电介质层301的第一侧面，第二栅极4012沿第二方向覆盖于第一栅电介质层301的第二侧面，第三栅极4013覆盖于第一栅电介质层301的顶端，第二方向与矩形半导体的高所在的方向平行，第一侧面与第二侧面为第一栅电介质层相对的两个外表面；
第二栅区402包括：第四栅极4021、第五栅极4022及第六栅极4023，第四栅极4021沿第二方向覆盖于第二栅电介质层302相对第三侧面，第栅极覆盖于第二栅电介质层302的第四侧面，第六栅极4023覆盖于第二栅电介质层302的顶端，第三侧面与第四侧面为第二栅电介质层相对的两个外表面。
上述沉积栅电介质层10、栅极层11的沉积工艺，可以通过低压气相沉积(LPCVD)或者物理气相沉积(PVD)等实现。
在本实施例中，第一栅区401的电场能够加强对第一源区201内部的载流子的作用，第二栅区402的电场能够加强对第二源区202内部的载流子的作用加强，因而可增加隧穿电流。
在形成有漏区的矩形半导体条的第一部分上依次形成第一栅电介质层和第一栅区，在第三部分上依次形成第二栅电介质层和第二栅区之后，本实施例提供的方法还将在第一栅区401和第二栅区402上沉积边墙。其中，边墙的材料可以为硅氧化物、氮化硅、高K电介质或者其他绝缘材料中的一种，用于将第一栅区401和第二栅区402与隧穿场效应晶体管外的其他部件隔开。
在第一栅区401和第二栅区402上沉积边墙之后，本发明实施例提供的方法还将对沉积边墙的衬底层1进行接触工艺和后端互联工艺，以形成电极连接结构。具体实施时，可采用CMOS工艺的金属接触等工艺，经过氩离子束刻蚀后，在表面上进行Co和TiN离子束沉积，再进行快速退火工艺，然后去除Co和TiN，最后沉积钝化层，开接触孔以及金属层，以形成电极结构。
本发明实施例提供的方法，采用双源区的设计，增加了源区载流子的隧穿面积，且栅区所加电场方向与源区载流子的隧穿方向一致，增加了隧穿几率，而隧穿电流与隧穿面积和隧穿几率成正比，因此，隧穿电流较大。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

  1. 一种隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管包括：
    衬底层；
    形成于所述衬底层上表面的矩形半导体条，所述矩形半导体条沿第一方向依次设置有第一源区、第一沟道区、漏区、第二沟道区及第二源区，所述第一方向与所述矩形半导体条的长所在的方向平行，所述第一源区设置于所述矩形半导体条的一端，所述第一沟道区靠近所述第一源区，所述漏区设置于所述矩形半导体的中部，所述第二沟道区靠近所述漏区，所述第二源区设置于所述矩形半导体条的另一端，所述第一源区划分为第一部分和第二部分，所述第一部分靠近所述第一沟道区，所述第二源区划分为第三部分和第四部分，所述第三部分靠近所述第二沟道区；
    覆盖于所述第一部分外表面的第一栅电介质层；
    覆盖于所述第三部分外表面的第二栅电介质层；
    覆盖于所述第一栅电介质层的顶端、第一侧面及第二侧面的第一栅区，所述第一侧面和所述第二侧面为所述第一栅电介质层中与所述第一方向和所述第二方向构成的平面彼此平行相对的两个外表面，所述第一栅区所加电场方向指向所述第一源区，所述第二方向与所述矩形半导体的高所在的方向平行；
    覆盖于所述第二栅电介质层的顶端、第三侧面及第四侧面第二栅区，所述第三侧面和所述第四侧面为所述第二栅电介质层中与所述第一方向和所述第二方向构成的平面彼此平行相对的两个外表面，所述第二栅区所加电场方向指向所述第二源区。
  2. 根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述第一栅区包括：第一栅极、第二栅极及第三栅极；
    所述第三栅极覆盖于所述第一栅电介质层的顶端，所述第一栅极沿第二方 向覆盖于所述第一栅电介质层的第一侧面及所述第三栅极的第一外表面，所述第二栅极沿所述第二方向覆盖于所述第一栅电介质层的第二侧面及所述第三栅极的第二外表面，所述第一外表面与所述第二外表面为所述第三栅极中与所述第一方向和所述第二方向构成的平面彼此平行相对的两个外表面；
    所述第二栅区包括：第四栅极、第五栅极及第六栅极；
    所述第六栅极覆盖于所述第二栅电介质层的顶端，所述第四栅极沿所述第二栅电介质层的第三侧面及所述第六栅极的第三外表面，所述第五栅极沿所述第二方向覆盖于所述第二栅电介质层的第四侧面及所述第六栅极的第四外表面，所述第三外表面与所述第四外表面为所述第六栅极中与所述第一方向和所述第二方向构成的平面彼此平行相对的两个外表面。
  3. 根据权利要求2所述的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管还包括：覆盖于所述矩形半导体条的指定区域上的外延层，所述指定区域包括从所述矩形半导体条的第一部分至第三部分的区域；
    所述外延层包括第一外延层、第二外延层及第三外延层，所述第一外延层覆盖于所述第一部分的外表面，所述第一外延层位于所述第一部分与所述第一栅电介质层之间，所述第二外延层覆盖于所述第三部分的外表面，所述第二外延层位于所述所述第三部分与所述第二栅电介质层之间，所述第三外延层覆盖于所述第一部分与所述第三部分之间的矩形半导体条的外表面；
    其中，所述第一外延层与所述第一部分构成第一隧穿结，所述第二外延层与所述第三部分构成第二隧穿结。
  4. 根据权利要求3所述的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管还包括：设置于所述第一栅电介质层与所述第三栅极之间的第一隔离层；以及，
    设置于所述第二栅电介质层与所述第六栅极之间的第二隔离层。
  5. 一种隧穿场效应晶体管的制备方法，其特征在于，所述方法包括：
    提供一衬底层；
    在所述衬底层上形成矩形半导体条；
    在所述矩形半导体条上形成第一源区和第二源区，所述第一源区和所述第二源区沿第一方向设置于所述矩形半导体条的两端，所述第一方向与所述矩形半导体条的长所在的方向平行；
    在形成有所述第一源区和所述第二源区的矩形半导体条上形成漏区，所述第一源区和所述漏区之间形成第一沟道区，所述第二源区和所述漏区之间形成第二沟道区，所述第一源区划分为第一部分和第二部分，所述第一部分靠近所述第一沟道区，所述第二源区划分为第三部分和第四部分，所述第三部分靠近所述第二沟道区；
    在形成有所述漏区的矩形半导体条的第一部分上依次形成第一栅电介质层和第一栅区，在所述第三部分上依次形成第二栅电介质层和第二栅区。
  6. 根据权利要求5所述的方法，特征在于，所述在所述衬底层上形成矩形半导体条，包括：
    在所述衬底层上沉积半导体层；
    在所述半导体层上沉积第一硬掩膜层；
    在所述第一硬掩膜层上沉积第一光刻胶层；
    刻蚀所述第一光刻胶层和所述第一硬掩膜层在所述第一方向上两侧的部分；
    以剩余的第一光刻胶层和第一硬掩膜层为掩膜，将所述半导体层刻蚀至所述衬底层的表面；
    移除剩余的第一光刻胶层和第一硬掩膜层，形成所述矩形半导体条。
  7. 根据权利要求6所述的方法，其特征在于，所述在所述衬底层上形成矩形半导体条，包括：
    在所述衬底层上沉积第一硬掩膜层；
    在所述第一硬掩膜层上沉积第一光刻胶层；
    刻蚀所述第一光刻胶层在所述第一方向上中间的部分，露出所述第一硬掩膜层在所述第一方向上中间的部分；
    将所述第一硬掩膜层在所述第一方向上中间的部分刻蚀至所述衬底层的表面；
    以剩余的第一光刻胶层为掩膜，沉积半导体层；
    刻蚀沉积在剩余的第一光刻胶层上表面的半导体层及剩余的第一光刻胶层；
    在所述衬底层上沉积第二硬掩膜层；
    刻蚀所述第二硬掩膜层在所述第一方向上两侧的部分，露出所述第一硬掩膜层在所述第一方向上两侧的部分；
    以剩余的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层在所述第一方向上两侧的部分；
    移除剩余的第二掩膜层，形成所述矩形半导体条。
  8. 根据权利要求5所述的方法，其特征在于，所述在所述矩形半导体条上形成第一源区和第二源区，包括：
    沿第二方向在所述矩形半导体条的两侧均依次沉积第三硬掩模层和第二光刻胶层，所述第二方向与所述矩形半导体条的高所在的方向平行；
    刻蚀所述第二光刻胶层和所述第三掩膜层在所述第二方向两侧的部分，保留所述第二光刻胶层和所述第三掩膜层在所述第二方向中间的部分；
    以剩余的第二光刻胶层和第三掩膜层为掩膜，将第一类掺杂离子注入到所述矩形半导体条在所述第二方向的两侧部分；
    移除剩余的第二光刻胶层和第三掩膜层，形成所述第一源区和所述第二源区。
  9. 根据权利要求5所述的方法，其特征在于，所述在形成有所述第一源区和所述第二源区的矩形半导体条上形成漏区，包括：
    沿第二方向在形成有所述第一源区和所述第二源区的矩形半导体条的两侧均依次沉积第四硬掩模层和第三光刻胶层，所述第二方向与所述矩形半导体条的高所在的方向平行；
    刻蚀所述第三光刻胶层和所述第四硬掩膜层在所述第二方向中间的部分，保留所述第三光刻胶层和所述第四硬掩膜层在所述第二方向两侧的部分；
    以剩余的第三光刻胶层和第四硬掩膜层为掩膜，将第二类掺杂离子注入到所述形成有所述第一源区和所述第二源区的矩形半导体条的中部；
    移除剩余的第三光刻胶层和第四硬掩膜层，形成所述漏区。
  10. 根据权利要求5所述的方法，其特征在于，所述在形成有所述漏区的矩形半导体条的第一部分上依次形成第一栅电介质层和第一栅区，在所述第三部分上依次形成第二栅电介质层和第二栅区，包括：
    在形成有所述漏区的矩形半导体条上沉积栅电介质层；
    在所述栅电介质层上沉积栅极层；
    对所述栅电介质层和所述栅极层进行刻蚀，以在所述第一部分上依次形成第一栅电介质层和第一栅区，在所述第三部分上依次形成第二栅电介质层和第二栅区；
    其中，所述第一栅区包括：第一栅极、第二栅极及第三栅极，所述第一栅极沿第二方向覆盖于所述第一栅电介质层的第一侧面，所述第二栅极沿所述第二方向覆盖于所述第一栅电介质层的第二侧面，所述第三栅极覆盖于所述第一栅电介质层的顶端，所述第二方向与所述矩形半导体的高所在的方向平行，所 述第一侧面与所述第二侧面为所述第一栅电介质层不接触的外表面中彼此平行相对的两个外表面；
    所述第二栅区包括：第四栅极、第五栅极及第六栅极，所述第四栅极沿所述第二方向覆盖于所述第二栅电介质层相对第三侧面，所述第栅极覆盖于所述第二栅电介质层的第四侧面，所述第六栅极覆盖于所述第二栅电介质层的顶端，所述第三侧面与所述第四侧面为所述第二栅电介质层不接触的外表面中彼此平行相对的两个外表面。
  11. 根据权利要求10所述的方法，其特征在于，所述在形成有所述第一源区和所述第二源区的矩形半导体条上形成漏区之前，所述方法还包括：
    在形成有所述第一源区和所述第二源区的矩形半导体条的指定区域上沉积原位掺杂的半导体层，形成外延层，所述指定区域包括从所述矩形半导体条的第一部分至第三部分的区域，所述外延层包括第一外延层、第二外延层及第三外延层，所述第一外延层覆盖于所述第一部分的外表面，所述第一外延层位于所述第一部分与所述第一栅电介质层之间，所述第二外延层覆盖于所述第三部分的外表面，所述第二外延层位于所述所述第三部分与所述第二栅电介质层之间，所述第三外延层覆盖于所述第一部分与所述第三部分之间的矩形半导体条的外表面，所述第一外延层与所述第一部分构成第一隧穿结，所述第二外延层与所述第三部分构成第二隧穿结。
  12. 根据权利要求11所述的方法，其特征在于，所述方法还包括：
    在所述栅电介质层上沉积栅极层之前，在所述栅电介质层的顶端沉积隔离层；
    在对所述栅电介质层和所述栅极层进行刻蚀的过程中，对所述隔离层进行刻蚀，以在所述第一栅电介质层与所述第三栅极之间形成第一隔离层，在所述第二栅电介质层与所述第六栅极之间形成第二隔离层。
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