CN203301452U

CN203301452U - 基于负微分电阻特性的set/cmos锁存器

Info

Publication number: CN203301452U
Application number: CN2013202778210U
Authority: CN
Inventors: 魏榕山; 陈寿昌; 于志敏; 黄凤英; 何明华
Original assignee: Fuzhou University
Current assignee: Fuzhou University
Priority date: 2013-05-21
Filing date: 2013-05-21
Publication date: 2013-11-20
Anticipated expiration: 2023-05-21

Abstract

本实用新型涉及一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压V_dd，栅极作为所述锁存器的输入端，漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压V_g，源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压V_ctrl，源极接地。本实用新型的锁存器与传统的CMOS锁存器相比，具有功耗低、电路结构简单、集成度高等优点；而与单电子锁存器相比，本实用新型的锁存器工作电压较高，输出电压摆幅大，并且减小了电路的传输延迟。

Description

基于负微分电阻特性的SET/CMOS锁存器

技术领域

本实用新型涉及锁存器领域，尤其是一种基于负微分电阻特性的SET/CMOS锁存器。

背景技术

当MOS管的特征尺寸随着摩尔定律的发展进入100nm以后，其可靠性及电学特性由于受到量子效应的影响面临着诸多的挑战。单电子晶体管（single-electron transistor, SET）作为新型的纳米电子器件，有望成为MOS管进入纳米领域后的有力替代者。SET由库仑岛、栅极电容及两个隧穿结构成，主要通过栅极电压控制电子隧穿而形成电流，具有超小的尺寸和极低的功耗。此外，单电子晶体管还具备独特的库仑振荡特性及较高的电荷灵敏度等特性，能有效地降低电路的复杂程度。但是，由于SET具有较高传输延迟、较低输出电平的缺点，仅由SET构成的传统电路并不能获得所需的性能，且无法与目前成熟的大规模集成电路相兼容。这主要是由于SET通过电子隧穿来实现电流传递，限制了SET漏源电流的大小，增大了电路的传输延迟；并且为了实现库仑阻塞，SET的漏源电压必须处于一个较低的固定值，限制了SET的输出摆幅。一种有效的解决方案是利用MOS管的高增益、高输出阻抗及大的电压摆幅的特点与SET相结合，使电路同时具备两者的优点。因此，本实用新型采用SET/CMOS混合的形式，构建了一个基于负微分电阻特性的数字电路锁存器。

实用新型内容

有鉴于此，本实用新型的目的是提供一种基于负微分电阻特性的SET/CMOS锁存器。

本实用新型采用以下方案实现：一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压V_dd，所述PMOS管的栅极作为所述锁存器的输入端，所述PMOS管的漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压V_g，所述NMOS管的源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压V_ctrl，所述双栅单电子晶体管的源极接地。

在本实用新型一实施例中，所述双栅单电子晶体管由两个隧穿结通过库仑岛串联而成，外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流。

本实用新型的锁存器与传统的CMOS锁存器相比，具有功耗低、电路结构简单、集成度高等优点；而与单电子锁存器相比，本实用新型的锁存器工作电压较高，输出电压摆幅大，并且能够实现较高的输出电压摆幅以及较低的传输延迟，可以在深亚微米的数字电路设计中得到很好的应用。

为使本实用新型的目的、技术方案及优点更加清楚明白，以下将通过具体实施例和相关附图，对本实用新型作进一步详细说明。

附图说明

图1是双栅单电子晶体管SET的结构示意图。

图2是具有NDR特性的混合SET/CMOS电路NDR结构示意图。

图3是具有NDR特性的混合SET/CMOS电路NDR的直流特性曲线图。

图4是本实用新型锁存器的结构示意图。

图5是本实用新型锁存器的原理特性曲线图。

图6是本实用新型锁存器的瞬态仿真结果示意图。

图7是本实用新型一较佳实施例中锁存器的器件参数示意图。

具体实施方式

单电子晶体管（SET）是指利用电子电荷的粒子性和库仑阻塞效应控制单个或少数几个电子转移的器件，其中，双栅单电子晶体管的结构如图1所示。双栅单电子晶体管由两个隧穿结通过库仑岛串联而成，外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流；通过偏置电压控制电子隧穿，使单电子晶体管具有独特的库仑阻塞振荡特性，即随着栅压的增大，晶体管漏电流具有周期性变化。与CMOS不同的是，单电子晶体管在较高的漏源电压V_ds下并不会进入饱和状态.，随着V_ds的增大，库仑阻塞将会消失；因此，栅源电压V_gs和漏源电压V_ds能同时控制单电子晶体管的库仑阻塞区。

本实用新型中一种具有负微分电阻（NDR）特性的混合SET/CMOS电路（简称为NDR电路），其基本结构如图2所示。该NDR电路由一个双栅SET及一个NMOS管串联而成。NMOS管的源极与SET的漏极相连，SET的一个栅极则与NMOS管的漏极相连，另一个栅极接控制电压V_ctrl。通过串联一个NMOS管，SET的源端电压不会受NMOS管漏端电压V_d的影响，并且在V_d的控制下产生库仑振荡和库仑阻塞特性。此外，该电路采用双栅的SET结构，通过调整背栅电压V_ctrl控制库仑振荡的相位，使电路获得合适的NDR特性，其直流特性曲线如图3所示。

如图4所示，本实用新型提供一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压V_dd，所述PMOS管的栅极作为所述锁存器的输入端V_in，所述PMOS管的漏极作为所述锁存器的输出端V_out并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压V_g，所述NMOS管的源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压V_ctrl，所述双栅单电子晶体管的源极接地。

本实用新型通过调整所述控制电压V_ctrl，使所述双栅单电子晶体管的库仑阻塞振荡曲线发生平移，控制其电流特性，从而获得合适的负微分电阻特性；所述PMOS管在不同的工作状态下分别与负微分电阻特性曲线交于不同的点，构成了两个稳态点和两个暂稳态点，通过控制所述PMOS管的工作状态，锁存器在两个暂稳态点中变换，并在维持电平的作用下，使锁存器保持先前的输出电平不变，从而实现锁存功能。

为了让一般技术人员更好的理解本实用新型，下面我们分别对各部分结构结合工作原理做进一步说明，要说明的是本实用新型要求保护的是硬件电路的连接特征，至于其它相关设计算法说明只是用于让一般技术人员更好的理解本实用新型。

所述双栅单电子晶体管SET与NMOS相连产生的负微分电阻特性曲线与PMOS管的电流-电压特性曲线构成两个稳态点及两个暂稳态点，实现锁存功能。双栅单电子晶体管SET的主要参数包括：隧穿结电容C _d和C _s，隧穿结电阻R _d和R _s，栅极电容C _g和C _ctrl；其中，所述双栅单电子晶体管SET隧穿结的充电能远大于环境温度引起的热涨落，即E_c=e²/2C_Σ>>k_BT；其中，E_c为隧穿结的充电能，C_Σ=C_g+C_ctrl+C_d+C_s为双栅单电子晶体管的总电容，e为元电荷（e=1.6x10^-19C），k_B为玻尔兹曼常数，T为环境温度；所述双栅单电子晶体管隧穿结的电阻远大于量子电阻，即R_d>>R_Q=h/e²≈25.8 KΩ，R_s>>R_Q=h/e²≈25.8 KΩ；其中，R_d和R_s为所述双栅单电子晶体管中两个隧穿结的电阻，R_Q为量子电阻，h为普朗克常量；所述双栅单电子晶体管漏源两端的电压满足|V_ds|=|V_g-V_th|<e/ C_Σ，其中，V_ds为所述双栅单电子晶体管漏源两端的电压，V_th为所述NMOS管的阈值电压。

与传统的CMOS反相器不同的是该电路结构只需要控制一个PMOS管的开、关及维持状态，即可实现锁存功能。该结构的主要原理是利用PMOS管在不同的状态（开状态，关状态及维持状态）下分别与NDR负载曲线交于不同的点，构成了两个稳态点和两个暂稳态点，如图5所示。在不同的输入电压V_in（高电平V_IH或低电平V_IL）下，锁存器只工作在其中一个暂稳态点；而当输入电压V_in为维持电平V_I0时，使锁存器保持在一个稳态点不变。当V_in为高电平V_IH（例如V_IH=0.8V）时，PMOS管处于关闭状态；此时，流经PMOS管的电流低于NDR电路的电流。为了平衡整个串联电路的电流，V_out减小，使流经NDR电路的电流随着NDR电路漏源电压的降低而减小，V_out暂时稳定在接近于0V的位置(暂稳态点1)。接着，降低输入电压并维持在V_I0（例如V_I0=0.4V），此时，流经NDR电路的电流低于PMOS管的漏源电流，为了平衡整个串联电路的电流，V_out增加，并最终稳定在稳态点1，维持输出低电平。当V_in为低电平V_IL（例如V_IL=0V）时，PMOS管处于开启状态，流经PMOS管的电流大于NDR电路的电流，为了平衡整个串联电路的电流，V_out被拉高至接近电源电压的位置(暂稳态点2)。接着升高输入电压并维持在V_I0，使电路最终稳定在稳态点2，维持输出高电平。因此，通过控制PMOS管的开启与关闭，整个电路状态在两个暂稳态点中变换，并在维持电平V_I0的作用下，使电路保持先前的输出电平不变，从而实现锁存功能。本实用新型利用HSPICE对提出的锁存器进行功能的仿真验证，采用的是SET与MOS管相混合的仿真方式。SET的模型是目前广泛使用、精度高的宏模型（Compact macromodel）。该模型以子电路的形式定义在SPICE中；MOS管的模型使用目前公认的22 nm的预测技术模型(Predictive technology model)。如图6所示，图6为仿真得到的锁存器的瞬态图，当输入为高电平时，电路输出为低电平，并且在输入维持电平0.4V下保持输出低电平不变，直到下一个输入低电平到达，输出才转变为高电平，并且同样在输入维持电平0.4V下保持输出高电平不变。因此，该锁存器需要一个输入维持电平实现锁存功能，并且输出与输入反向。如图7所示，图7是本实用新型一较佳实施例中锁存器的器件参数：所述NMOS管的参数满足：沟道宽度W _n为22 nm，沟道长度L _n为100 nm，栅极电压V _g为0.4 V，阈值电压V _th为0.50 V；所述PMOS传输管的参数满足：沟道宽度W _p为22nm，沟道长度L _p为150 nm，阈值电压V _th为-0.46 V；所述单电子晶体管SET的参数满足：隧穿结电容C _s、C _d为0.15aF，隧穿结电阻R _s、R _d为1 MΩ，背栅电压V _ctrl1为0.3V，背栅电容C _ctrl为0.1aF，栅极电容C _g为0.2aF。

上列较佳实施例，对本实用新型的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims

1. 一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压V_dd，所述PMOS管的栅极作为所述锁存器的输入端，所述PMOS管的漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压V_g，所述NMOS管的源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压V_ctrl，所述双栅单电子晶体管的源极接地。

2. 根据权利要求1所述的一种基于负微分电阻特性的SET/CMOS锁存器，其特征在于：所述双栅单电子晶体管由两个隧穿结通过库仑岛串联而成，外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流。