CN105938834A - 半导体器件 - Google Patents

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Abstract

提供了一种半导体器件，所述半导体器件包括：串联连接的第一导电类型的第一二极管接法晶体管和第二导电类型的第二二极管接法晶体管，第一二极管接法晶体管和第二二极管接法晶体管中的每个被配置为响应于施加电压表现出负微分电阻。第一二极管接法晶体管的第一漏区和第一源区包括处于简并掺杂物浓度水平的第一导电类型的掺杂物，第一二极管接法晶体管的栅极包括第二导电类型的掺杂物。第二二极管接法晶体管的第二漏区和第二源区包括处于简并掺杂物浓度水平的第二导电类型的掺杂物，第二二极管接法晶体管的栅极包括第一导电类型的掺杂物。

Description

半导体器件
本申请要求于2015年3月2日提交的第62/127,226号美国临时申请和于2016年2月17日提交的第15/045,930号美国专利申请的权益，通过引用将所述美国申请包含于此。
技术领域
本公开涉及半导体器件领域，更具体地，涉及半导体存储器件。
背景技术
静态随机存取存储器(SRAM)器件是一种使用双稳态锁存器电路来存储每个数据位的半导体存储器。与动态随机存取存储器(DRAM)器件相比，SRAM器件具有保持存储的数据的能力而无需将数据定期刷新。在图1中示出了在传统SRAM器件中的存储单元。参照图1，单个SRAM单元可以包括第一驱动晶体管TN1和第二驱动晶体管TN2、第一负载晶体管TP1和第二负载晶体管TP2以及第一存取晶体管TN3和第二存取晶体管TN4。第一驱动晶体管TN1和第二驱动晶体管TN2的源极端子可以连接到接地电压线Vss，第一负载晶体管TP1和第二负载晶体管TP2的源极端子可以连接到电源电压线Vdd。
包括NMOS晶体管的第一驱动晶体管TN1和包括PMOS晶体管的第一负载晶体管TP1可以被配置为第一反相器，包括NMOS晶体管的第二驱动晶体管TN2和包括PMOS晶体管的第二负载晶体管TP2可以被配置为第二反相器。
第一反相器和第二反相器的输出端子可以连接到第一存取晶体管TN3和第二存取晶体管TN4的源极端子。此外，第一反相器和第二反相器的输入端子和输出端子可以彼此相交并且彼此连接。第一存取晶体管TN3的漏极端子可以连接到第一位线BL，第二存取晶体管TN4的漏极端子可以连接到第二位线/BL。
如图1中所示，单个SRAM存储单元可以包括六个晶体管，随着SRAM器件密度的增加，这会在集成电路存储器装置中消耗显著的SRAM布局不动产(real estate)。
发明内容
在发明构思的一些实施例中，一种半导体器件包括：串联连接的第一导电类型的第一二极管接法晶体管和第二导电类型的第二二极管接法晶体管，第一二极管接法晶体管和第二二极管接法晶体管中的每个被配置为响应于施加电压表现出负微分电阻。第一二极管接法晶体管的第一漏区和第一源区包括处于简并掺杂物浓度水平的第一导电类型的掺杂物，第一二极管接法晶体管的栅极包括第二导电类型的掺杂物。第二二极管接法晶体管的第二漏区和第二源区包括处于简并掺杂物浓度水平的第二导电类型的掺杂物，第二二极管接法晶体管的栅极包括第一导电类型的掺杂物。
在其它实施例中，第一二极管接法晶体管的沟道区包括处于非简并掺杂物浓度水平的第二导电类型的掺杂物。第二二极管接法晶体管的沟道区包括处于非简并掺杂物浓度水平的第一导电类型的掺杂物。
在又一些实施例中，第一漏区和第一源区的掺杂物浓度水平以及第二漏区和第二源区的掺杂物浓度水平均至少为1019cm-3。
在又一些实施例中，第一导电类型是n型，第二导电类型是p型。第一二极管接法晶体管的栅极具有至少约5.1eV的功函数，第二二极管接法晶体管的栅极具有不大于约4.2eV的功函数。
在又一些实施例中，第一二极管接法晶体管的沟道区具有在其中形成的第一深能级阱，第二二极管接法晶体管的沟道区具有在其中形成的第二深能级阱。
在又一些实施例中，第一深能级阱形成为相比导带边更接近于价带边，第二深能级阱形成为相比价带边更接近于导带边。
在又一些实施例中，第一二极管接法晶体管的沟道区和第二二极管接法晶体管的沟道区均包括Si、Ge、InGaAs、C、MoS2和Sn中的至少一种。
在又一些实施例中，第一二极管接法晶体管和第二二极管接法晶体管在存储节点处连接。该半导体器件还包括：写入场效应晶体管，包括连接到写入位线的源极端子、连接到写入字线的栅极端子和连接到存储节点的漏极端子；读取场效应晶体管，包括连接到读取位线的源极端子、连接到存储节点的栅极端子以及连接到读取字线的漏极端子。
在又一些实施例中，第一二极管接法晶体管和第二二极管接法晶体管在存储节点处连接。该器件还包括：通过门场效应晶体管，包括连接到位线的源极端子、连接到字线的栅极端子和连接到存储节点的漏极端子；电容器，连接到存储节点。
在发明构思的另外的实施例中，一种半导体器件包括：串联连接的第一导电类型的第一晶体管和第二导电类型的第二晶体管，第一晶体管和第二晶体管中的每个被配置为响应于施加电压表现出负微分电阻。第一晶体管的第一漏极和第一源极包括处于简并掺杂物浓度水平的第一导电类型的掺杂物，第一晶体管的栅极包括第二导电类型的掺杂物。第二晶体管的第二漏极和第二源极包括处于简并掺杂物浓度水平的第二导电类型的掺杂物，第二晶体管的栅极包括第一导电类型的掺杂物。
在其它另外的实施例中，第一晶体管和第二晶体管串联连接在参考电压和共电压之间。参考电压小于电源电压。
在其它另外的实施例中，参考电压在约50mV-200mV的范围内。
在其它另外的实施例中，第一晶体管的沟道区包括处于非简并掺杂物浓度水平的第二导电类型的掺杂物。第二晶体管的沟道区包括处于非简并掺杂物浓度水平的第一导电类型的掺杂物。
在其它另外的实施例中，第一漏区和第一源区的掺杂物浓度水平以及第二漏区和第二源区的掺杂物浓度水平均至少为1019cm-3。
在其它另外的实施例中，第一导电类型是n型，第二导电类型是p型。第一晶体管的栅极具有至少约5.1eV的功函数，第二晶体管的栅极具有不大于约4.2eV的功函数。
在其它另外的实施例中，第一晶体管的沟道区具有在其中形成的第一深能级阱，第二晶体管的沟道区具有在其中形成的第二深能级阱。
在其它另外的实施例中，第一深能级阱形成为相比导带边更接近于价带边，第二深能级阱形成为相比价带边更接近于导带边。
在其它另外的实施例中，第一晶体管的沟道区和第二晶体管的沟道区均包括Si、Ge、InGaAs、C、MoS2和Sn中的至少一种。
在其它另外的实施例中，第一晶体管的栅极端子和第二晶体管的栅极端子在存储节点处连接，第一漏区和第二漏区与存储节点分开连接。该半导体器件还包括：写入场效应晶体管，包括连接到写入位线的源极端子、连接到写入字线的栅极端子和连接到存储节点的漏极端子；读取场效应晶体管，包括连接到读取位线的源极端子、连接到存储节点的栅极端子以及连接到读取字线的漏极端子。
在更进一步的实施例中，第一晶体管的栅极端子和第二晶体管的栅极端子在存储节点处连接，第一漏区和第二漏区与存储节点分开连接。该半导体器件还包括：通过门场效应晶体管，包括连接到位线的源极端子、连接到字线的栅极端子和连接到存储节点的漏极端子；电容器，连接到存储节点。
要注意的是，对于一个实施例描述的方面虽然没有进行与之相关的具体描述，但是可以包含在不同的实施例中。即，所有实施例和/或任何实施例的特征都可以以任何方式和/或组合相结合。此外，通过对下面附图和具体实施方式的查阅，对于本领域技术人员而言根据发明的主体的实施例的其它方法、系统、制品和/或计算机程序产品将会或将变得显而易见。所有这类额外的系统、方法、制品和/或计算机程序产品意在包括在本说明书中，在本发明主题的范围内，并且被附带的权利要求保护。所有这里公开的实施例还意图能够单独地实现或以任何方式和/或组合相结合。
附图说明
通过下面结合附图阅读时对特定实施例的详细描述，实施例的其它特征将会被更容易地理解，附图中：
图1是传统的静态随机存取存储器(SRAM)单元的电路图；
图2A至图2E是示出根据发明构思的一些实施例的p-n结处的共振能带间隧穿的图；
图3是在施加的电压下表现出负微分电阻(NDR)的半导体器件的电流与电压的曲线图；
图4A和图4B是示出根据发明构思的一些实施例的n型和p型门控共振能带间隧穿器件(GRITD)的截面图；
图5是根据发明构思的一些实施例图4A的配置为两端子RITD器件的n型GRITD的截面图；
图6是根据发明构思的一些实施例的双稳态锁存器的截面图；
图7A是根据发明构思的一些实施例的SRAM存储单元的电路图；
图7B是根据发明构思的一些实施例的图7A的SRAM存储单元的布局图；
图8A是根据发明构思的另外的实施例的SRAM存储单元的电路图；
图8B是根据发明构思的一些实施例图8A的SRAM存储单元的布局图；
图9是根据发明构思的一些实施例的利用GRITD器件的双稳态锁存器的截面图；
图10A是根据发明构思的另外的实施例的SRAM存储单元的电路图；
图10B是根据发明构思的一些实施例图10A的SRAM存储单元的布局图；
图11是根据发明构思的一些实施例的其中形成有深能级阱的n型RITD器件的截面图；
图12是包括根据发明构思的一些实施例的半导体器件的存储设备的框图；
图13是包括根据发明构思的一些实施例的半导体器件的电子设备的框图；以及
图14是包括根据发明构思的一些实施例的半导体器件的系统的示意图。
具体实施方式
在下面的详细描述中，阐述了许多特定细节以提供对本公开的实施例的彻底理解。然而，本领域技术人员将理解的是，本发明可以在没有这些特定细节情况下实现。在一些情况下，没有详细描述公知的方法、步骤、组件和电路，从而不使本公开变得模糊不清。所有这里公开的实施例意图能够单独地实现或以任何方式和/或组合相结合。对于一个实施例描述的方面尽管没有进行与之相关的具体描述，但是可以被包含在不同的实施例中。即，所有实施例和/或任何实施例的特征都可以以任何方式和/或组合相结合。
发明构思的一些实施例起源于这样的实现：金属栅极COMS晶体管可以被配置为能够响应于施加电压而表现出负微分电阻(NDR)的两端子或门控三端子器件。在一些实施例中，NMOS功函数栅叠层可以形成在PMOS晶体管上，PMOS功函数栅叠层可以形成在NMOS晶体管上。这使得沟道区在接近零栅偏压下被偏置为堆积或接近堆积。堆积的沟道在零栅偏压或低栅偏压下经由带间隧穿连接到源区和漏区。栅偏压扫描(对于NMOS为正，对于PMOS为负)可以引起器件从电流的大部分归因于带间隧穿的状态转变为电流的大部分归因于扩散的p-n结操作。在带间隧穿电流态和扩散电流态之间，器件在较高的栅偏压下生成较小的电流，其为NDR状态。基于NDR器件的NMOS和PMOS是互补的，这可以允许它们被串联布线以形成可以保持可在SRAM单元中使用的逻辑0状态或逻辑1状态的双稳态锁存器。在一些实施例中，双稳态锁存器的布局区域可以与两个晶体管的布局区域等同。可以使用两个额外的晶体管或者一个晶体管和一个电容器对锁存器执行读写操作，使得存储单元的整个区域可以大致等于四个晶体管，而不是传统SRAM存储单元中所使用的六个晶体管。
发明构思的一些实施例包括利用呈现负微分电阻(NDR)的半导体器件来形成双稳态锁存器的存储单元。这样的NDR器件是在基于通过结的势垒的电子的量子力学隧穿的I-V特性的特定区域中工作的p-n结器件。NDR器件的一种形式被称作共振能带间隧穿二极管(RITD)。RITD包括n型材料和p型材料均被重掺杂(例如，掺杂物浓度为至少约1019cm-3)的p-n结。在n型材料中，在导带电子浓度超过能态的有效密度时，费米能级不再存在于带隙内，而是位于导带内。当这种情况发生时，材料被称作简并n型。类似地，在p型材料中，当受主浓度非常高时，费米能级不再存在于带隙内，而是位于价带内。这样的材料被称作简并p型。
现参照图2A，以与费米能级对齐的平衡示出RITD。因为费米能级分别落入p型材料的价带和n型材料的导带，所以能带必须在能量标度上叠置。这种能带叠置意味着在小的正向或反向偏压的情况下，出现由会相对地窄的耗尽区的宽度分开的彼此相对的填充状态和空状态。在一些实施例中，耗尽区的宽度可以小于约10nm。与窄耗尽区结合的高掺杂浓度可以在这两种材料的结合处使得电场相对较高。结果，可以满足电子隧穿的条件：被有限高度的窄势垒分开的填充状态和空状态。
在如图2A中所示的零偏压下，没有电流流动。在如图2B中所示的施加了小的正向偏压时，n型材料的费米能级相对于p型材料的费米能级向上移动，使得在n侧的电子相对空状态被放置在p侧的费米能级上方。发生如所示的从n至p的电子隧穿，从而得到从p至n的常规电流。隧穿电流随着增大的偏压(即，更大的施加电压)持续增大，直到在n侧的电子的绝大部分的能量等于在p侧的价带中的空状态的能量。这将产生如图2C中所示的最大隧穿电流。随着正向偏压持续增大，如图2D中所示，随着能带开始彼此传递，与在p侧的价带中的空状态直接相对的在n侧的电子的数量开始减少。由于尽管增大了施加电压，电流仍在减小，所以I-V曲线的这一区域被称为NDR区域。如图2E中所示，在正向偏压增大超过NDR区域时，电流开始再次增大。在这一区域中的I-V特性类似于作为能带已彼此传递的传统二极管，正向电流因电子超越从n至p的势垒并且空穴超越从p至n的势垒而由扩散电流占主导。当在I-V曲线的正向隧穿区域中存在扩散电流时，与隧穿电流相比，扩散电流是可忽略的。
图3示出根据发明构思的一些实施例的RITD器件的I-V曲线。如图3中所示，隧穿电流增大，直到达到峰值电流Ip并且器件转变到NDR区域中。电流随后在从NDR区域到器件随着增大的电压表现出传统二极管I-V特性的扩散电流区域处时达到低值Iv。
图4A和图4B是示出根据发明构思的一些实施例的n型和p型门控RITD(GRITD)的截面图。如图4A中所示，n型GRITD器件包括掺杂有NMOS掺杂物的沟槽材料的金属栅极CMOS晶体管架构，但不处于简并能级。然而，源区和漏区简并掺杂有掺杂物浓度为至少约1019cm-3的NMOS掺杂物。金属栅极包括至少约5.1eV的PMOS功函数。金属的功函数是使处于费米能级的电子重新移动至金属外部的真空所需的能量。基底/沟道材料40可以包括但不限于Si、Ge、InGaAs、C、MoS2和Sn等中的一种或更多种。栅极金属45可以包括但不限于Ti、TiN、TAlC、TaN、Al、W和WN中的一种或更多种。CMOS晶体管架构可以是平面的、纳米线、鳍式场效晶体管、纳米片或其它合适的构造。简并n型掺杂的源区/漏区与n型掺杂的栅极相结合使得在沟道结合处能带叠置的位置得到如图4A中所示的表面能带分布。结果，对于施加在漏极端子和源极端子之间的变化电平的电压(Vds)，n型GRITD器件可以表现与图3中所示的曲线类似的I-V(漏源电流/栅极电压)曲线。图4B示出了与图4A中所示n型GRITD互补的p型GRITD器件。p型GRITD器件包括掺杂有PMOS掺杂物的沟道材料的金属栅极CMOS晶体管架构，但不处于简并能级。然而，源区和漏区简并掺杂有掺杂物浓度为至少约1019cm-3的PMOS掺杂物。金属栅极包括不大于约4.2eV的NMOS功函数。基底/沟道材料42可以包括但不限于Si、Ge、InGaAs、C、MoS2和Sn等中的一种或更多种。栅极金属47可以包括但不限于Ti、TiN、TAlC、TaN、Al、W和WN中的一种或更多种。CMOS晶体管的架构可以是平面的、纳米线、鳍式场效晶体管、纳米片或其它合适的构造。简并p型掺杂的源区/漏区与p型掺杂的栅极相结合使得在沟道结合处能带叠置的位置给出如图4B中所示的表面能带分布。结果，对于施加到漏极端子和源极端子的变化电平的电压(Vds)，p型GRITD器件可以表现与图3中所示的曲线类似的I-V(漏源电流/栅极电压)曲线，但是与n型GRITD器件的曲线互补。
图5是根据发明构思的一些实施例图4A的配置为两端子非门控RITD的n型GRITD器件的截面图。如图5的表面能带分布图和两端子RITD的Ids-Vds曲线所示，当在漏极端子和源极端子之间施加小电压时，漏-源电流(Ids)因如上所述的隧道效应而增大。这被示出为Ids-Vds曲线的低Vds“On”部分。随着电压的增大，能带停止叠置从而得到Ids-Vds曲线的负微分电阻部分，直到有很小的隧穿或扩散电流。这对应于表面能带分布中所示的中间范围Vds值和Ids-Vds曲线的“Off”部分。随着电压持续增大，Ids电流因为由Ids-Vds曲线的“On”部分和高Vds表面能带分布所代表的扩散电流而增大。尽管图5示出了基于图4A的n型GRITD器件的n型两端子RITD器件，将理解的是，根据发明构思的各种实施例基于图4B的p型GRITD器件的p型两端子RITD器件可以以具有类似的操作原理的类似方式来形成。
根据发明构思的各种实施例，图4A和图4B的GRITD器件的沟道(以及对应的两端子RITD构造)可以分别用p型掺杂物和n型掺杂物以非简并水平掺杂。这可以分别允许PMOS金属的功函数减小或者NMOS金属的功函数增大。结果，器件的峰谷比可以通过经由与沟道的非简并掺杂结合的栅极的静电屏蔽来设计。峰值电流基于源极/漏极和沟道之间的隧道势垒。决定主器件的属性的是栅极功函数和栅极对源极叠置。谷值电流基于超过一般地大的势垒的源极注入和对块基底的二极管泄露，两者一般独立于栅极功函数和栅极对源极叠置。增加峰谷比的能力可以改善双稳态锁存器的稳定性。此外，通过利用经由与简并掺杂的沟道相对的栅极端子的静电屏蔽，器件可以以CMOS集成电路设计中更常见的电压电平来操作。重掺杂简并沟道可以需要大的栅极电压用来生成耗尽沟道的足够大的电场以呈现完整的NDR I-V曲线。
图6是根据发明构思的一些实施例通过在电源电压Vdd和参考电压(诸如，共电压或接地电压)之间串联连接互补导电类型的两端子RITD器件来形成的双稳态锁存器600的截面图。存储节点Vnode可以形成在n型RITD器件的栅极和p型RITD器件的栅极连接的位置处。如双稳态锁存器600的Ids-Vnode曲线中所示，在单个的RITD器件的I-V曲线交叉的位置处可以获得两个稳定操作点。这两个稳定操作点可以表示一个数据位的逻辑0状态和逻辑1状态，并且可以在接近于地或Vdd的电压电平处存在。在稳定操作点处的电流电平Ids可以接近于晶体管泄露电流电平。
图7A是根据发明构思的一些实施例的SRAM存储单元的电路图。图7B是图7A中根据发明构思的一些实施例的SRAM存储单元的布局图。如图7A中所示，SRAM存储单元700包括在Vdd(例如，电源电压)和参考电压(诸如接地)之间以图腾柱构造(totem poleconfiguration)连接的如上面针对图4A、图4B、图5和图6的描述的p型RITD器件和n型RITD器件。如图7A和图7B中所示，NMOS写入FET具有连接到写入位线的源极端子、连接到写入字线的栅极端子以及连接到共漏极节点的漏极端子，共漏极节点为存储单元存储节点Vnode。NMOS读取FET具有连接到读取位线的源极端子、连接到共漏极节点Vnode的栅极端子以及连接到读取字线的漏极端子。在操作中，当将写入字线驱动至逻辑1电平同时将读取字线和读取位线保持在逻辑0电平处时，可以将逻辑1或逻辑0施加到写入位线以在存储节点Vnode处存储数据值。当驱动读取字线至逻辑1电平同时将写入字线和写入位线保持在逻辑0电平处时，可以通过读取位线读取存储在存储节点Vnode处的数据的值。如从图7A和图7B中可以看到，SRAM存储单元可以使用四个晶体管而不是在传统SRAM存储单元中使用的六个晶体管来实现，从而减少了在集成电路中消耗的不动产的量。
图8A是根据发明构思的一些实施例的SRAM存储单元的电路图。图8B是根据发明构思的一些实施例图8A的SRAM存储单元的布局图。如图8A中所示，SRAM存储单元800被配置为与图7A的SRAM存储单元700相同，但是NMOS读取FET被电容器C1替代以用作在节点Vnode和接地之间的存储节点。通过消除读取FET，如在图8B和图7B之间的比较所示，相对于图7A的实施例，减少了实现电路所需的布局不动产。在本实施例中，写入字线和写入位线还用做读取字线和读取位线，并且使用一个NMOS通过门FET(NMOS pass gate FET)用于读取操作和写入操作两者。读取操作是被动的，因此可能比图7A的实施例慢。图8A的SRAM存储单元可以起DRAM单元的作用而不需要刷新。
图9是根据发明构思的一些实施例通过在小于电源电压的第一参考电压与第二参考电压(诸如，共电压或接地电压)之间串联连接互补导电类型的GRITD器件来形成的双稳态锁存器900的截面图。存储节点Vnode可以形成在n型GRITD器件的栅极和p型GRITD器件的栅极连接的位置处。n型GRITD器件的漏极端子和p型GRITD的漏极端子也分开连接。如双稳态锁存器900的Ids-Vnode曲线中所示，在单个的GRITD器件的I-V曲线相交的位置处可以获得两个稳定操作点。这两个稳定操作点可以表示一个数据位的逻辑0状态和逻辑1状态，并且可以在接近于接地或Vdd的电压电平处存在。例如，电压电平Vref可以远小于Vdd，诸如，约50mV～200mV，并且可以被调整用来设定如Ids-Vnode曲线中所示的稳定操作点电平。因为电压电平Vref小于电源电平Vdd，所以可以减少功耗。在一些实施例中，为改善良率，电压电平Vref可以经由在器件测试期间的编程来设定。在稳定操作点处的电流电平Ids可以接近于晶体管泄露电流电平。
图10A是根据发明构思的一些实施例的SRAM存储单元的电路图。图10B是根据发明构思的一些实施例图10A的SRAM存储单元的布局图。如图10A中所示，SRAM存储单元900包括串联连接在Vref(例如，小于电源电压Vdd的参考电压)和参考电压(诸如接地)之间的如上面针对图4A、图4B和图9描述的p型GRITD器件和n型GRITD器件。p型GRITD器件的栅极端子和n型GRITD器件的栅极端子连接到彼此，p型GRITD器件的漏极端子和n型GRITD器件的漏极端子连接到彼此。如图10A和图10B中所示，NMOS写入FET具有连接到写入位线的源极端子、连接到写入字线的栅极端子以及连接到共栅极节点的漏极端子，共栅极节点为存储单元的存储节点Vnode。NMOS读取FET具有连接到读取位线的源极端子、连接到共栅极节点Vnode的栅极端子以及连接到读取字线的漏极端子。在操作中，当将写入字线驱动至逻辑1电平同时将读取字线和读取位线保持在逻辑0电平处时，可以将逻辑1或逻辑0施加到写入位线以在存储节点Vnode处存储数据值。当驱动读取字线至逻辑1电平同时将写入字线和写入位线保持在逻辑0电平处时，可以通过读取位线读取存储在存储节点Vnode处的数据的值。与图7A和图7B的实施例类似，SRAM存储单元可以使用四个晶体管而不是在传统SRAM存储单元中使用的六个晶体管来实现，从而减少了在集成电路中消耗的不动产的量。
根据发明构思的各种实施例，使用图10A的双稳态锁存器900形成的SRAM存储单元可以类似于图8A中的来构造，其中，图10A的NMOS读取FET被除去并被电容器替代。
图11是根据发明构思的一些实施例的图5的n型RITD器件的截面图，其中，沟道和基底材料50具有在其中形成的深能级阱或深能级缺陷。深能级阱或深能级缺陷被认为是在这个意义上“深”：从阱中去除电子或空穴至价带或导带所需的能量远大于特征热能深阱提供电子或空穴可以隧穿通过的带隙中的状态。对于n型RITD或GRITD器件而言，深能级阱或缺陷可以更接近于价带边形成。相反地，对于p型RITD或GRITD器件而言，深能级阱或缺陷可以更接近于导带边形成。因此，如图11的表面能带分布图和两端子RITD的Ids-Vds曲线所示，当在源极端子和漏极端子之间施加小电压时，漏-源电流(Ids)因如上所述的隧道效应而增大。此外，可以增大电流电平以便在峰值电流Ids因深能级阱或缺陷的存在而被隧穿电流支配期间驱动峰值电流Ids。这被示出为Ids-Vds曲线的低Vds“On”部分。如上面针对图5的描述，随着电压的增大，能带停止叠置从而得到Ids-Vds曲线的负微分电阻部分，直到有很小的隧穿或扩散电流。这对应于表面能带分布中所示的中间范围Vds值和Ids-Vds曲线的“Off”部分。随着电压持续增大，Ids电流因为由Ids-Vds曲线的“On”部分和高Vds表面能带分布代表的扩散电流而增大。通过增大Ids峰值电流，由于串联连接的互补的RITD或GRITD器件的I-V曲线之间的交叉点可以相对于Vds被放在更远处，所以可以获得更稳定的锁存器。虽然图11示出了基于图4A的n型GRITD器件的具有深能级阱或深能级缺陷的n型两端子RITD器件，但是，将理解的是，根据发明构思的各种实施例基于图4B的p型GRITD器件的具有深能级阱或深能级缺陷的p型两端子RITD器件可以以具有类似操作原理的类似方式来形成。
图12是包括根据发明构思的示例实施例的半导体器件的存储设备的框图。
参照图12，根据发明构思的一些实施例，存储设备1000可以包括配置为与主机通信的控制器1010以及配置为存储数据的存储器1020-1、1020-2和1020-3。各存储器1020-1、1020-2和1020-3可以包括参照图2至图11描述的根据发明构思的各种示例实施例的一个或更多个半导体器件。
与控制器1010通信的主机的示例可以包括安装有存储设备1000的各种电子装置。例如，主机可以是智能电话、数字相机、桌面计算机、膝上型计算机或便携式媒体播放器等。控制器1010可以接收从主机发送的数据写入请求或数据读取请求以将数据存储在存储器1020-1、1020-2和1020-3中或者生成用于从存储器1020-1、1020-2和1020-3检索数据的命令(CMD)。
如图12中所示，至少一个或更多个存储器1020-1、1020-2和1020-3可以在存储设备1000中并联到控制器1010。多个存储器1020-1、1020-2和1020-3可以并联到控制器1010以增加存储设备1000的容量。
图13是包括根据发明构思的示例实施例的半导体器件的电子设备的框图。
参照图13，根据示例实施例的电子设备2000可以包括通信单元2010、输入单元2020、输出单元2030、存储器2040和处理器2050。
通信单元2010可以包括有线或无线通信模块、无线互联网络模块、局域网通信模块、全球定位系统(GPS)模块、移动通信模块等。包括于通信单元2010中的有线或无线通信模块可以根据各种通信标准规范连接到外部通信网络以发送和接收数据。
输入单元2020可以是设置为由用户来控制电子设备2000的操作的模块，并且可以包括机械开关、触摸屏、语音识别模块等。此外，输入单元2020可以包括以轨迹球或激光指示器构造来操作的鼠标或者手指鼠标装置。除了这些示例之外，输入单元2020还可以包括允许用户由其输入数据的各种传感器模块。
输出单元2030可以以声音或图像的形式输出在电子设备2000中处理过的信息，存储器2040可以存储用于处理器2050的处理和控制的程序。处理器2050可以根据请求操作将命令传递到存储器2040以通过其存储或检索数据。
存储器2040可以嵌入电子设备2000中以直接或通过单独的接口与处理器2050通信。在存储器2040通过单独的接口与处理器2050通信的情况下，处理器2050可以通过诸如SD、SDHC、SDXC、MICRO SD、USB等各种接口标准来存储或检索数据。
处理器2050可以控制包括于电子设备2000中的各组件的操作。处理器2050可以执行与语音通信、视频电话、数据通信等相关的控制和处理，和/或可以执行用于多媒体再现和管理的控制和处理。此外，处理器2050可以处理通过输入单元2020传递的来自用户的输入，可以通过输出单元2030输出处理结果。此外，处理器2050可以在存储器2040中存储如上所述地在控制电子设备2000的操作中使用的数据，或者从存储器2040中获取数据。处理器2050和存储器2040中的至少一个可以包括参照图2至图11描述的根据发明构思的各种示例实施例的一个或更多个半导体器件。
图14是根据发明构思的示例实施例的包括半导体器件的系统的示意图。
参照图14，系统3000可以包括控制器3100、输入/输出装置3200、存储器3300和接口3400。系统3000可以发送或接收移动系统信息。移动系统的示例可以包括但不限于PDA、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器和存储卡。
控制器3100可以被配置为执行程序并控制系统3000。控制器3100可以是微处理器、数字信号处理器、微控制器或类似于此的装置。
输入/输出装置3200可以用来向系统3000输入数据或从系统3000输出数据。系统3000可以连接到诸如，个人计算机或网络的外部装置，并且可以与外部装置交换数据。输入/输出装置3200可以是键区、键盘或显示装置。
存储器3300可以存储用于操作控制器3100的代码和/或数据以及/或者存储已经被控制器3100处理过的数据。存储器3300可以包括对于图2至图11描述的根据发明构思的示例实施例的一个或更多个半导体装置。
接口3400可以是在系统3000和外部装置之间的数据传输路径。控制器3100、输入/输出装置3200、存储器3300和接口3400可以通过总线3500相互通信。
控制器3100和存储器3300中的至少一个可以包括参照图2至图11描述的根据发明构思的各种示例实施例的一个或更多个半导体器件。
进一步的限定和实施例
将理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可能直接连接或结合到另一元件，或者可能存在中间元件。相反，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。在整个说明书中，同样的标号表示同样的元件。如这里所使用的，术语“和/或”包括相关所列项中的一个或更多个的任意组合和全部组合。用于描述元件或层之间关系的其它词语应该以类似的方式进行解释(例如，“在......之间”与“直接在......之间”、“相邻于”与“直接相邻于”、“在……之上”与“直接在......之上”)。
将理解的是，虽然在这里可使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语所限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被称为第二元件、第二组件、第二区域、第二层或第二部分。
为了便于描述，在这里可使用空间相对术语(诸如“在......之下”、“在......下方”、“下面的”、“在......上方”、“上面的”等)来描述如在图中所示的一个元件或特征与另外的元件或特征的关系。将理解的是，空间相对术语意在包含除在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件将随后被定位为“在”所述其它元件或特征“上方”。因此，示例性术语“在…下方”可包含上方和下方两种方位。所述装置可以另外定向(旋转90度或在其它方位)，并且对在此使用的空间相对描述符做出相应的解释。
在这里使用的术语仅出于描述特定方面的目的，并非意图限制本公开。如在这里所使用的，除非上下文清楚地另有表明，否则单数形式“一个(种/者)”、“该/所述”意图也包括复数形式。还将理解的是，术语“包含”、“包括”和/或它们的变型在本说明书中使用时，说明存在所述特征、整体、步骤、操作、元件和/或组件它们的组，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如这里所使用的，术语“和/或”包括相关所列项中的一个或更多个的任意组合和全部组合。在整个附图的描述中，同样的标号表示同样的元件。
在此参照作为示例实施例的理想实施例(和中间结构)的示意图的剖视图来描述本发明的实施例。如此，将预计由例如制造技术和/或公差导致的示出的形状的变化。因此，发明构思的示例实施例不应该被解释为局限于在这里示出的区域的特定形状，而是要包括由例如制造导致的形状的偏差。例如，示出为矩形的注入区域可以在其边缘处具有圆形的或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，由注入形成的埋区可导致在埋区和发生注入的表面之间的区域的某些注入。因此，在图中示出的区域本质上是示意性的，它们的形状并不意图示出装置的区域的实际形状且不意图限制示例实施例的范围。
如通过本发明实体理解的，根据这里描述的各种实施例的器件及形成器件的方法可以以诸如集成电路的微电子装置的形式来实现，其中，根据在此描述的各种实施例的多个器件集成在同一微电子装置中。因此，这里示出的(多个)剖视图可以在微电子装置中沿两个不需要正交的不同方向重复。因此，根据这里描述的各种实施例的实现了多个器件的微电子装置的平面图可以包括于基于微电子装置的功能性的阵列和/或二维图案中的多个器件。
根据这里描述的各种实施例的器件可以根据微电子装置的功能性穿插在其它器件之间。此外，根据这里描述的各种实施例的微电子装置可以沿与所述两个不同方向正交的第三方向重复以提供三维集成电路。
因此，在这里示出的(多个)剖视图为在平面图中沿两个不同的方向延伸和/或在透视图中沿第三方向延伸的根据这里描述的各种实施例的多个器件提供支持。例如，当在器件/结构的剖视图中示出单个有源区时，器件/结构可以包括多个有源区和在其上的晶体管结构(或存储单元结构、栅极结构等，作为适当的情况)，如将通过器件/结构的平面图所示出的。
除非另有限定，否则这里使用的所有术语(包括科技术语)具有与发明构思的示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确如此限定，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域和本说明书的上下文中它们的意思一致的意思，并且将不以理想化或过于形式化的含义进行解释。
权利要求中的对应的结构、材料、动作及任何装置或步骤加功能元件的等同物意图包括用于结合如具体地要求保护的其它所要求保护的元件来执行所述功能的任何公开的结构、材料或动作。本公开的描述已出于图示和描述的目的而呈现，但是不意图以所公开的形式详尽本公开或者限制本公开。在不脱离公开的范围和精神的情况下，许多修改和改变对本领域普通技术人员而言是显而易见的。选取并且描述这里公开的方面以便最好地解释本公开的原理和实际应用，并且能够使本领域普通技术人员以适用于预期的特定用途的各种修改的方式来理解公开。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
串联连接的第一导电类型的第一二极管接法晶体管和第二导电类型的第二二极管接法晶体管，第一二极管接法晶体管和第二二极管接法晶体管中的每个被配置为响应于施加电压表现出负微分电阻，
其中，第一二极管接法晶体管的第一漏区和第一源区包括处于简并掺杂物浓度水平的第一导电类型的掺杂物，第一二极管接法晶体管的栅极包括第二导电类型的掺杂物；以及
其中，第二二极管接法晶体管的第二漏区和第二源区包括处于简并掺杂物浓度水平的第二导电类型的掺杂物，第二二极管接法晶体管的栅极包括第一导电类型的掺杂物。
2.如权利要求1所述的半导体器件，其中，第一二极管接法晶体管的沟道区包括处于非简并掺杂物浓度水平的第二导电类型的掺杂物；以及
其中，第二二极管接法晶体管的沟道区包括处于非简并掺杂物浓度水平的第一导电类型的掺杂物。
3.如权利要求2所述的半导体器件，其中，第一漏区和第一源区的掺杂物浓度水平以及第二漏区和第二源区的掺杂物浓度水平均至少为1019cm-3。
4.如权利要求2所述的半导体器件，其中，第一导电类型是n型，第二导电类型是p型；以及
其中，第一二极管接法晶体管的栅极具有至少5.1eV的功函数，第二二极管接法晶体管的栅极具有不大于4.2eV的功函数。
5.如权利要求2所述的半导体器件，其中，第一二极管接法晶体管的沟道区具有在其中形成的第一深能级阱；以及
其中，第二二极管接法晶体管的沟道区具有在其中形成的第二深能级阱。
6.如权利要求5所述的半导体器件，其中，第一深能级阱形成为相比导带边更接近于价带边；以及
其中，第二深能级阱形成为相比价带边更接近于导带边。
7.如权利要求2所述的半导体器件，其中，第一二极管接法晶体管的沟道区和第二二极管接法晶体管的沟道区均包括Si、Ge、InGaAs、C、MoS2和Sn中的至少一种。
8.如权利要求1所述的半导体器件，其中，第一二极管接法晶体管和第二二极管接法晶体管在存储节点处连接，所述半导体器件还包括：
写入场效应晶体管，包括连接到写入位线的源极端子、连接到写入字线的栅极端子和连接到所述存储节点的漏极端子；以及
读取场效应晶体管，包括连接到读取位线的源极端子、连接到所述存储节点的栅极端子以及连接到读取字线的漏极端子。
9.如权利要求1所述的半导体器件，其中，第一二极管接法晶体管和第二二极管接法晶体管在存储节点处连接，所述半导体器件还包括：
通过门场效应晶体管，包括连接到位线的源极端子、连接到字线的栅极端子和连接到所述存储节点的漏极端子；以及
电容器，连接到所述存储节点。
10.一种半导体器件，所述半导体器件包括：
串联连接的第一导电类型的第一晶体管和第二导电类型的第二晶体管，第一晶体管和第二晶体管中的每个被配置为响应于施加电压表现出负微分电阻，
其中，第一晶体管的第一漏极和第一源极包括处于简并掺杂物浓度水平的第一导电类型的掺杂物，第一晶体管的栅极包括第二导电类型的掺杂物；以及
其中，第二晶体管的第二漏极和第二源极包括处于简并掺杂物浓度水平的第二导电类型的掺杂物，第二晶体管的栅极包括第一导电类型的掺杂物。
11.如权利要求10所述的半导体器件，其中，第一晶体管和第二晶体管串联连接在参考电压和共电压之间；以及
其中，参考电压小于电源电压。
12.如权利要求11所述的半导体器件，其中，参考电压在50mV-200mV的范围内。
13.如权利要求10所述的半导体器件，其中，第一晶体管的沟道区包括处于非简并掺杂物浓度水平的第二导电类型的掺杂物；以及
其中，第二晶体管的沟道区包括处于非简并掺杂物浓度水平的第一导电类型的掺杂物。
14.如权利要求13所述的半导体器件，其中，第一漏区和第一源区的掺杂物浓度水平以及第二漏区和第二源区的掺杂物浓度水平均至少为1019cm-3。
15.如权利要求13所述的半导体器件，其中，第一导电类型是n型，第二导电类型是p型；以及
其中，第一晶体管的栅极具有至少5.1eV的功函数，第二晶体管的栅极具有不大于4.2eV的功函数。
16.如权利要求13所述的半导体器件，其中，第一晶体管的沟道区具有在其中形成的第一深能级阱；以及
其中，第二晶体管的沟道区具有在其中形成的第二深能级阱。
17.如权利要求16所述的半导体器件，其中，第一深能级阱形成为相比导带边更接近于价带边；以及
其中，第二深能级阱形成为相比价带边更接近于导带边。
18.如权利要求13所述的半导体器件，其中，第一晶体管的沟道区和第二晶体管的沟道区均包括Si、Ge、InGaAs、C、MoS2和Sn中的至少一种。
19.如权利要求10所述的半导体器件，其中，第一晶体管的栅极端子和第二晶体管的栅极端子在存储节点处连接，第一漏区和第二漏区与存储节点分开连接，所述半导体器件还包括：
写入场效应晶体管，包括连接到写入位线的源极端子、连接到写入字线的栅极端子和连接到所述存储节点的漏极端子；以及
读取场效应晶体管，包括连接到读取位线的源极端子、连接到所述存储节点的栅极端子以及连接到读取字线的漏极端子。
20.如权利要求10所述的半导体器件，其中，第一晶体管的栅极端子和第二晶体管的栅极端子在存储节点处连接，第一漏区和第二漏区与存储节点分开连接，所述半导体器件还包括：
通过门场效应晶体管，包括连接到位线的源极端子、连接到字线的栅极端子和连接到所述存储节点的漏极端子；以及
电容器，连接到所述存储节点。
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