KR20160106519A - Cmos 공진 인터밴드 터널링 셀 - Google Patents

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Abstract

반도체 장치는 제1 다이오드 연결된 제1 도전형의 트랜지스터 및 제2 다이오드 연결된 제2 도전형의 트랜지스터를 포함하되, 상기 제1 다이오드 연결된 트랜지스터 및 상기 제2 다이오드 연결된 트랜지스터는 직렬로 연결되고, 상기 제1 및 제2 다이오드 연결된 트랜지스터들의 각각은 인가된 전압에 반응하여 부성 미분 저항을 나타낸다. 상기 제1 다이오드 연결된 트랜지스터의 제1 드레인 영역 및 제1 소스 영역은 상기 제1 도전형의 도펀트들을 축퇴되는 농도로 포함하고, 상기 제1 다이오드 연결된 트랜지스터의 게이트는 상기 제2 도전형의 도펀트들을 포함하는 반도체의 일 함수에 해당하는 일 함수를 갖는다. 상기 제2 다이오드 연결된 트랜지스터의 제2 드레인 영역 및 제2 소스 영역은 상기 제2 도전형의 도펀트들을 축퇴되는 농도로 포함하고, 상기 제2 다이오드 연결된 트랜지스터의 게이트는 상기 제1 도전형의 도펀트들을 포함하는 반도체의 일 함수에 해당하는 일 함수를 갖는다.

Description

CMOS 공진 인터밴드 터널링 셀{CMOS COMPATIBLE RESONANT INTERBAND TUNNELING CELL}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 반도체 메모리 장치에 관한 것이다.
SRAM(static random-access memory)은 각 데이터 비트(data bit)를 저장하기 위하여 쌍안정 래치 회로(bistable latching circuitry)를 이용하는 반도체 장치의 한 종류이다. SRAM 장치들은, DRAM(dynamic random-access memory) 장치들과 달리, 저장된 데이터들이 주기적으로 리프레쉬(refresh)되지 않더라도 저장된 데이터를 유지할 수 있다. 일반적인 SRAM 장치 내의 메모리 셀이 도 1에 도시되어 있다. 도 1을 참조하면, 하나의 SRAM 셀은 제1 및 제2 드라이빙(driving) 트랜지스터들(TN1 및 TN2), 제1 및 제2 로드(load) 트랜지스터들(TP1 및 TP2), 및 제1 및 제2 액세스(access) 트랜지스터들(TN3 및 TN4)을 포함할 수 있다. 제1 및 제2 드라이빙 트랜지스터들(TN1 및 TN2)의 소스 단자들(source terminals)은 그라운드 전압(ground voltage) 라인(Vss)에 연결될 수 있고, 제1 및 제2 로드 트랜지스터들(TP1 및 TP2)의 소스 단자들은 파워(power) 전압 라인(Vdd)에 연결될 수 있다.
NMOS(n-channel metal oxide semiconductor) 트랜지스터를 포함하는 제1 드라이빙 트랜지스터(TN1) 및 PMOS(p-channel metal oxide semiconductor) 트랜지스터를 포함하는 제1 로드 트랜지스터(TP1)는 제1 인버터(inverter)를 구성할 수 있고, NMOS 트랜지스터를 포함하는 제2 드라이빙 트랜지스터(TN2) 및 PMOS 트랜지스터를 포함하는 제2 로드 트랜지스터(TP2)는 제2 인버터를 구성할 수 있다.
상기 제1 및 제2 인버터들의 출력 단자들(output terminals)은 제1 및 제2 액세스 트랜지스터들(TN3 및 TN4)의 소스 단자들에 연결될 수 있다. 이에 더하여, 상기 제1 및 제2 인버터들의 입력 및 출력 단자들은 서로 교차될 수 있고, 서로 연결될 수 있다. 제1 및 제2 액세스 트랜지스터들(TN3 및 TN4)의 드레인 단자들은 제1 및 제2 비트라인들(BL 및 /BL)에 각각 연결될 수 있다.
도 1에 도시된 바와 같이, 하나의 SRAM 메모리 셀은 여섯 개의 트랜지스터들을 포함할 수 있다. SRAM 장치의 집적도가 높아짐에 따라, 상기 여섯 개의 트랜지스터들은 SRAM 레이아웃에서 상당한 면적을 소모할 수 있다.
본 발명이 해결하고자 하는 과제는 집적도가 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 몇몇 실시예들에서, 반도체 장치는 제1 다이오드 연결된 제1 도전형의 트랜지스터에 및 제2 다이오드 연결된 제2 도전형의 트랜지스터를 포함할 수 있다. 상기 제1 다이오드 연결된 제1 트랜지스터 및 상기 제2 다이오드 연결된 제2 트랜지스터는 직렬로 연결될 수 있다. 상기 제1 및 제2 다이오드 연결된 트랜지스터들의 각각은 인가된 전압에 반응하여 부성 미분 저항을 나타낼 수 있다. 상기 제1 다이오드 연결된 트랜지스터의 제1 드레인 영역 및 제1 소스 영역은 상기 제1 도전형의 도펀트들을 축퇴되는 농도로 포함하고, 상기 제1 다이오드 연결된 트랜지스터의 게이트는 상기 제2 도전형의 도펀트들을 포함할 수 있다. 상기 제2 다이오드 연결된 트랜지스터의 제2 드레인 영역 및 제2 소스 영역은 상기 제2 도전형의 도펀트들을 축퇴되는 농도로 포함하고, 상기 제2 다이오드 연결된 트랜지스터의 게이트는 상기 제1 도전형의 도펀트들을 포함할 수 있다.
일 실시예에서, 상기 제1 다이오드 연결된 트랜지스터의 채널 영역은 상기 제2 도전형의 도펀트들을 축퇴되지 않는 농도로 포함할 수 있고, 상기 제2 다이오드 연결된 트랜지스터의 채널 영역은 상기 제1 도전형의 도펀트들을 축퇴되지 않는 농도로 포함할 수 있다.
일 실시예에서, 상기 제1 드레인 영역 및 상기 제1 소스 영역의 도펀트 농도는 1019 cm-3 이상일 수 있고, 상기 제2 드레인 영역 및 상기 제2 소스 영역의 도펀트 농도는 1019 cm-3 이상일 수 있다.
일 실시예에서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다. 상기 제1 다이오드 연결된 트랜지스터의 상기 게이트는 약 5.1eV 이상의 일 함수를 가질 수 있고, 상기 제2 다이오드 연결된 트랜지스터의 상기 게이트는 약 4.2eV 이하의 일 함수를 가질 수 있다.
일 실시예에서, 상기 제1 다이오드 연결된 트랜지스터의 상기 채널 영역은 그 내부에 형성된 제1 깊은 레벨 트랩들을 가질 수 있다. 상기 제2 다이오드 연결된 트랜지스터의 상기 채널 영역은 그 내부에 형성된 제2 깊은 레벨 트랩들을 가질 수 있다.
일 실시예에서, 상기 제1 깊은 레벨 트랩들은 전도대의 끝보다 가전자대의 끝에 가깝게 형성될 수 있다. 상기 제2 깊은 레벨 트랩들은 가전자대의 끝보다 전도대의 끝에 가깝게 형성될 수 있다.
일 실시예에서, 상기 제1 다이오드 연결된 트랜지스터의 상기 채널 영역 및 상기 제2 다이오드 연결된 트랜지스터의 상기 채널 영역은 각각 Si, Ge, InGaAs, C, MoS2, 및 Sn 중에서 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 제1 다이오드 연결된 트랜지스터 및 상기 제2 다이오드 연결된 트랜지스터는 스토리지 노드에 연결될 수 있다. 상기 반도체 장치는: 쓰기 비트 라인에 연결되는 소스 단자, 쓰기 워드 라인에 연결되는 게이트 단자, 및 상기 스토리지 노드에 연결되는 드레인 단자를 포함하는 쓰기 전계 효과 트랜지스터(write field effect transistor); 및 읽기 비트 라인에 연결되는 소스 단자, 상기 스토리지 노드에 연결되는 게이트 단자, 및 읽기 워드 라인에 연결되는 드레인 단자를 포함하는 읽기 전계 효과 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 제1 다이오드 연결된 트랜지스터 및 상기 제2 다이오드 연결된 트랜지스터는 스토리지 노드에 연결될 수 있다. 상기 반도체 장치는: 비트 라인에 연결되는 소스 단자, 워드 라인에 연결되는 게이트 단자, 및 상기 스토리지 노드에 연결되는 드레인 단자를 포함하는 패스 게이트 전계 효과 트랜지스터; 및 상기 스토리지 노드에 연결되는 커패시터를 포함할 수 있다.
본 발명의 몇몇 실시예들에서, 반도체 장치는 직렬로 연결된 제1 도전형의 제1 트랜지스터 및 제2 도전형의 제2 트랜지스터를 포함할 수 있다. 상기 제1 및 제2 트랜지스터들의 각각은 인가된 전압에 반응하여 부성 미분 저항을 나타내도록 구성될 수 있다. 상기 제1 트랜지스터의 제1 드레인 영역 및 제1 소스 영역은 상기 제1 도전형의 도펀트들을 축퇴되는 농도로 포함하고, 상기 제1 트랜지스터의 게이트는 상기 제2 도전형의 도펀트들을 포함할 수 있다. 상기 제2 트랜지스터의 제2 드레인 영역 및 제2 소스 영역은 상기 제2 도전형의 도펀트들을 축퇴되는 농도로 포함하고, 상기 제2 트랜지스터의 게이트는 상기 제1 도전형의 도펀트들을 포함할 수 있다.
일 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 기준 전압 및 공통 전압 사이에서 직렬로 연결될 수 있다. 상기 기준 전압은 파워 공급 전압보다 낮을 수 있다.
일 실시예에서, 상기 기준 전압은 약 50mV 내지 200mV일 수 있다.
일 실시예에서, 상기 제1 트랜지스터의 채널 영역은 상기 제2 도전형의 도펀트들을 축퇴되지 않는 농도로 포함할 수 있다. 상기 제2 트랜지스터의 채널 영역은 상기 제1 도전형의 도펀트들을 축퇴되지 않는 농도로 포함할 수 있다.
일 실시예에서, 상기 제1 드레인 영역 및 상기 제1 소스 영역의 도펀트 농도는 1019 cm-3 이상일 수 있다. 상기 제2 드레인 영역 및 상기 제2 소스 영역의 도펀트 농도는 1019 cm-3 이상일 수 있다.
일 실시예에서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다. 상기 제1 트랜지스터의 상기 게이트는 약 5.1eV 이상의 일 함수를 가질 수 있고, 상기 제2 트랜지스터의 상기 게이트는 약 4.2eV 이하의 일 함수를 가질 수 있다.
일 실시예에서, 상기 제1 트랜지스터의 상기 채널 영역은 그 내부에 형성된 제1 깊은 레벨 트랩들을 가질 수 있다. 상기 제2 트랜지스터의 상기 채널 영역은 그 내부에 형성된 제2 깊은 레벨 트랩들을 가질 수 있다.
일 실시예에서, 상기 제1 깊은 레벨 트랩들은 전도대의 끝보다 가전자대의 끝에 가깝게 형성될 수 있다. 상기 제2 깊은 레벨 트랩들은 가전자대의 끝보다 전도대의 끝에 가깝게 형성될 수 있다.
일 실시예에서, 상기 제1 트랜지스터의 상기 채널 영역 및 상기 제2 트랜지스터의 상기 채널 영역은 각각 Si, Ge, InGaAs, C, MoS2, 및 Sn 중에서 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 제1 트랜지스터의 게이트 단자 및 상기 제2 트랜지스터의 게이트 단자는 스토리지 노드에 연결되고, 상기 제1 드레인 영역 및 상기 제2 드레인 영역은 서로 연결되되 상기 스토리지 노드로부터 분리될 수 있다. 상기 반도체 장치는: 쓰기 비트 라인에 연결되는 소스 단자, 쓰기 워드 라인에 연결되는 게이트 단자, 및 상기 스토리지 노드에 연결되는 드레인 단자를 포함하는 쓰기 전계 효과 트랜지스터; 및 읽기 비트 라인에 연결되는 소스 단자, 상기 스토리지 노드에 연결되는 게이트 단자, 및 읽기 워드 라인에 연결되는 드레인 단자를 포함하는 읽기 전계 효과 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 제1 트랜지스터의 게이트 단자 및 상기 제2 트랜지스터의 게이트 단자는 스토리지 노드에 연결되고, 상기 제1 드레인 영역 및 상기 제2 드레인 영역은 서로 연결되되 상기 스토리지 노드로부터 분리될 수 있다. 상기 반도체 장치는: 비트 라인에 연결되는 소스 단자, 워드 라인에 연결되는 게이트 단자, 및 상기 스토리지 노드에 연결되는 드레인 단자를 포함하는 패스 게이트 전계 효과 트랜지스터; 및 상기 스토리지 노드에 연결되는 커패시터를 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 집적도가 향상된 반도체 장치가 제공될 수 있다.
본 발명의 실시예들의 다른 특징들이 본 발명의 특정한 실시예들에 대한 아래의 상세한 설명과 첨부된 도면들로부터 보다 쉽게 이해될 것이다.
도 1은 일반적인 에스 램(static random-access memory; 이하 SRAM) 셀의 회로도이다.
도 2a 내지 2e는 본 발명의 몇몇 실시예들에 따른 p-n 접합에서의 공진 인터밴드 터널링(interband tunneling)을 나타내는 도면들이다.
도 3은 인가된 전압 하에서 부성 미분 저항(negative differential resistance; 이하 NDR)을 보이는 반도체 장치의 전압에 따른 전류를 나타내는 그래프이다.
도 4a 및 4b는 본 발명의 몇몇 실시예들에 따른 n형 및 p형 게이트형 공진 인터밴드 터널링 다이오드(gated resonant interband tunneling device; 이하 GRITD)들을 나타내는 단면도들이다.
도 5는 본 발명의 몇몇 실시예들에 따른 2-단자(two-terminal) 공진 인터밴드 터널링 다이오드(resonant interband tunneling diode; 이하 RITD)로 설정된 도 4a의 n형 GRITD의 단면도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 쌍안정 래치의 단면도이다.
도 7a는 본 발명의 몇몇 실시예들에 따른 SRAM 셀의 회로도이다.
도 7b는 본 발명의 몇몇 실시예들에 따른 도 7a의 SRAM 셀의 레이아웃을 나타내는 도면이다.
도 8a는 본 발명의 몇몇 실시예들에 따른 SRAM 셀의 회로도이다.
도 8b는 본 발명의 몇몇 실시예들에 따른 도 8a의 SRAM 셀의 레이아웃을 나타내는 도면이다.
도 9는 본 발명의 몇몇 실시예들에 따른 GRITD 장치들을 이용하는 쌍안정 래치의 단면도이다.
도 10a는 본 발명의 몇몇 실시예들에 따른 SRAM 셀의 회로도이다.
도 10b는 본 발명의 몇몇 실시예들에 따른 도 10a의 SRAM 셀의 레이아웃을 나타내는 도면이다.
도 11은 본 발명의 몇몇 실시예들에 따른 깊은 레벨 트랩들(deep level traps)을 갖는 n형 RITD 장치의 단면도이다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 저장 장치의 블락도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 장치의 블락도이다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 시스템을 개략적으로 나타내는 도면이다.
이하의 상세한 설명에서, 본 발명의 실시예들에 대한 완전한 이해를 제공하기 위해 많은 구체적인 예시들이 제시된다. 하지만, 본 발명이 속하는 기술 분야에서 통산의 지식을 가진 자는 이러한 구체적인 예시들 없이도 본 발명이 실행될 수 있음을 이해할 것이다. 몇몇 경우, 본 발명이 무엇인지 모호해지는 것을 막기 위하여, 잘 알려진 방법들(methods), 절차들(procedures), 구성들(components), 및 회로들(circuits)은 상세히 설명되지 않았다. 본 명세서에서 개시되는 모든 실시예들은 독립적으로 실행되거나 또는 어떠한 방법 및/또는 조합으로든 결합되어 실행될 수 있다. 구체적으로 명시되어 있지 않더라도, 어느 한 실시예와 관련하여 설명되는 특징들은 다른 실시예들의 일부로 포함될 수 있다. 즉, 모든 실시예들 및/또는 모든 실시예들의 특징들은 어떠한 방법 및/또는 조합으로든 결합될 수 있다.
본 발명의 몇몇 실시예들은, 인가된 전압에 반응하여 부성 미분 저항(negative differential resistance; 이하 NDR)을 나타낼 수 있는 2-단자 또는 게이트형 3-단자 장치로 설정될 수 있는 금속 게이트 CMOS 트랜지스터의 구현으로부터 기인한 것일 수 있다. 몇몇 실시예들에서, NMOS(n-channel metal oxide semiconductor) 일 함수 게이트 스택이 PMOS(p-channel metal oxide semiconductor) 트랜지스터 상에 형성될 수 있고, PMOS 일 함수 게이트 스택이 NMOS 트랜지스터 상에 형성될 수 있다. 이러한 구조는 채널 영역들이 거의 제로(zero) 게이트 바이어스에서 형성 또는 축적되도록 할 수 있다. 이러한 축적된 채널 영역은, 제로 게이트 바이어스 또는 낮은 게이트 바이어스 하에서, 인터밴드 터널링을 통해 소스 영역과 드레인 영역에 연결될 수 있다. 게이트 바이어스 스윕(sweep)(NMOS에 대하여 양, PMOS에 대하여 음)은, 장치가 전류의 대부분이 인터밴드 터널링에 기인하는 상태로부터 전류의 대부분이 확산에 기인하는 p-n 접합 작동으로 전이하도록 할 수 있다. 인터밴드 터널링 전류 상태와 확산 전류 상태 사이에서, 장치는 게이트 바이어스가 높아질수록 낮은 전류를 발생시킬 수 있다(NDR 상태). NMOS 및 PMOS에 기반한 NDR 장치들은 상호 보완적일 수 있다. 이에 따라, NMOS 및 PMOS에 기반한 NDR 장치들은 직렬로 연결되어, SRAM 셀에서 사용될 수 있는 로직 제로 또는 일 상태를 유지할 수 있는 쌍안정 래치를 형성할 수 있다. 몇몇 실시예들에서, 상기 쌍안정 래치의 레이아웃 면적은 두 개의 트랜지스터들의 레이아웃 면적과 동등할 수 있다. 상기 래치에서 읽기 및 쓰기 동작들을 수행하기 위해 두 개의 트랜지스터들, 또는 하나의 트랜지스터와 하나의 커패시터가 사용될 수 있다. 이에 따라, 메모리 셀의 전체 면적은, 일반적인 SRAM 셀에서 사용되는 6개의 트랜지스터가 아닌 4개의 트랜지스터와 동등할 수 있다.
본 발명의 몇몇 실시예들은 메모리 셀을 포함할 수 있으며, 상기 메모리 셀의 내부에는 부성 미분 저항(negative differential resistance; 이하 NDR)을 나타내는 반도체 장치들을 이용하여 형성된 쌍안정 래치가 포함되어 있을 수 있다. 이러한 NDR 장치들은, 접합의 포텐셜 장벽(potential barrier)을 통과하는 전자들의 양자 역학적 터널링에 기반하여 I-V(전류 vs 전압) 특성(characteristic)의 특정한 영역 내에서 작동하는 p-n 접합 장치들일 수 있다. NDR 장치의 한 종류는 공진 인터밴드 터널링 다이오드(resonant interband tunneling diode; 이하, RITD)로 알려져 있다. RITD는 n형 및 p형 물질들이 높은 농도로 도핑된 (예를 들어, 도펀트 농도가 적어도 1019cm-3인) p-n 접합을 포함할 수 있다. n형 물질에서, 전도대 전자 농도(conduction band electron concentration)가 에너지 상태들의 유효 밀도(effective density of energy states)를 초과하면, 페르미 레벨은 더 이상 밴드 갭 내에 존재하지 않으며, 대신 전도대 내에 위치하게 된다. 이러한 현상이 발생할 때, 상기 물질은 축퇴된(degenerate) n형이라고 불린다. 유사하게, p형 물질에서, 억셉터(acceptor) 농도가 매우 높아지면, 페르미 레벨은 더 이상 밴드 갭 내에 존재하지 않으며, 대신 가전자대(valence band) 내에 위치하게 된다. 이러한 물질은 축퇴된 p형이라고 불린다.
도 2a를 참조하면, 페르미 레벨들이 나란하게 정렬된 평형 상태의 RITD가 도시되어 있다. 페르미 레벨들이 p형 물질의 가전자대 및 n형 물질의 전도대에 각각 위치하기 때문에, 에너지 스케일에서 밴드들은 서로 중첩된다. 이러한 밴드들의 중첩은, 작은 크기의 순방향 또는 역방향 바이어스로도, 채워진 상태들(filled states) 및 빈 상태들(empty states)이 공핍 영역(depletion region)의 폭(상대적으로 좁을 수 있음)에 의하여 서로 마주보며 분리되어 위치할 수 있음을 의미한다. 몇몇 실시예들에서, 상기 공핍 영역의 폭은 약 10nm보다 작을 수 있다. 좁은 공핍 영역과 결합된 높은 도핑 농도들은 두 물질들의 접합에서 상대적으로 높은 전기장을 야기할 수 있다. 그 결과, 전자 터널링을 위한 조건들(한정된 높이의 좁은 포텐셜 장벽으로 분리된 채워진 상태들 및 빈 상태들)이 달성될 수 있다.
도 2a에 도시된 바와 같이, 제로 바이어스에서 전류가 흐르지 않는다. 도 2b에 도시된 바와 같이, 작은 크기의 순방향 바이어스가 인가되면, n형 물질의 페르미 레벨은 p형 물질의 페르미 레벨에 비하여 높은 에너지로 이동할 수 있으며, 이로 인해 n형 쪽의 전자들이 마주보는(opposite) p형 쪽의 페르미 레벨 상의 빈 상태들로 움직일 수 있다. 도시된 바와 같이, n에서 p로의 전자 터널링이 발생할 수 있으며, 이로 인해 p에서 n으로 흐르는 전류가 야기될 수 있다. 이러한 터널링 전류는, 바이어스가 증가함에 따라(즉, 인가 전압이 커짐에 따라), n형 쪽의 다수의 전자들의 에너지가 p형 쪽의 가전자대 내의 빈 상태들의 에너지와 같아질 때까지 증가할 수 있다. 이에 따라, 도 2c에 도시된 바와 같이, 최대 터널링 전류가 발생할 수 있다. 순방향 바이어스가 계속해서 증가함에 따라, 도 2d에 도시된 바와 같이 밴드들이 서로 스쳐 지나가게(pass by) 되고, p형 쪽의 가전자대 내의 빈 상태들과 바로 마주보는(directly opposite) n형 쪽의 전자들의 수가 감소하기 시작할 수 있다. 인가되는 전압이 증가함에도 불구하고 전류는 감소하기 때문에, I-V(전류 vs 전압) 커브(curve)의 이러한 영역은 NDR 영역으로 알려져 있다. 순방향 바이어스가 NDR 영역을 넘어서 증가함에 따라, 도 2e에 도시된 바와 같이 전류는 다시 증가하기 시작할 수 있다. 이러한 영역에서의 I-V 특성은 일반적인 다이오드와 유사할 수 있으며, 이는 밴드들이 서로 지나쳐 순방향 전류가 n에서 p로의 포텐셜 장벽을 극복한 전자들과 p에서 n으로의 포텐셜 장벽을 극복한 정공들로 인한 확산 전류에 의해 지배되기 때문일 수 있다. I-V 커브의 순방향 터널링 영역에서도 확산 전류가 존재하나, 터널링 전류에 비해서는 무시해도 될 정도일 수 있다.
도 3은 본 발명의 몇몇 실시예들에 따른 RITD 장치의 I-V 커브를 나타낸다. 도 3에 도시된 바와 같이, 터널링 전류는 피크(peak) 전류 값(Ip)에 도달할 때까지 증가하며, 그 후 장치는 NDR 영역에 접어들 수 있다. NDR 영역으로부터 확산 전류 영역으로의 전이 시, 전류는 밸리(valley) 전류 값(Iv)에 도달할 수 있다. 상기 확산 전류 영역에서 장치는 일반적인 다이오드의 I-V 특성을 나타낼 수 있다.
도 4a 및 4b는 본 발명의 몇몇 실시예들에 따른 n형 및 p형 게이트형 공진 인터밴드 터널링 다이오드(gated resonant interband tunneling device; 이하 GRITD) 장치들을 나타내는 단면도들이다.
도 4a에 도시된 바와 같이, n형 GRITD 장치는 금속 게이트 CMOS 트랜지스터 구조(architecture)를 포함할 수 있으며, 상기 금속 게이트 CMOS 트랜지스터 구조에서 채널 물질은 NMOS 도펀트들로 도핑되나 축퇴되도록 도핑되지는 않을 수 있다. 하지만, 소스 및 드레인 영역들은 NMOS 도펀트들로 축퇴되도록 (적어도 1019cm-3의 도펀트 농도로) 도핑될 수 있다. 금속 게이트는 적어도 약 5.1eV의 PMOS 일 함수를 포함할 수 있다. 금속의 일 함수는 페르미 레벨의 전자 하나를 금속 밖의 진공으로 끌어내는데 필요한 에너지이다. 기판/채널 물질(40)은 Si, Ge, InGaAs, C, MoS2, 및 Sn 중에서 선택된 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 게이트 금속(45)은 Ti, TiN, TAlC, TaN, Al, W, 및 WN 중에서 선택된 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. CMOS 트랜지스터 구조는 평면, 나노 와이어(nanowire), 핀펫(finfet), 나노시트(nanosheet), 또는 다른 적합한 형태를 가질 수 있다. 게이트의 p형 도핑과 결합된 소스/드레인 영역들의 축퇴된 n형 도핑은, 도 4a에 도시된 바와 같이, 채널 접합들에서 에너지 밴드들이 중첩되는 표면 에너지 밴드 프로파일(surface energy band profile)을 야기할 수 있다. 그 결과, n형 GRITD 장치는, 드레인 및 소스 단자들 사이에 인가되는 전압(Vds)의 다양한 수준에 대하여 도 3에 도시된 I-V 커브와 유사한 Ids-Vg(드레인-소스 전류-게이트 전압) 커브를 나타낼 수 있다.
도 4b는 도 4a에 도시된 n형 GRITD와 상호 보완적인(complementary) p형 GRITD 장치를 도시한다. p형 GRITD 장치는 금속 게이트 CMOS 트랜지스터 구조(architecture)를 포함할 수 있으며, 상기 금속 게이트 CMOS 트랜지스터 구조에서 채널 물질은 PMOS 도펀트들로 도핑되나 축퇴되도록 도핑되지는 않을 수 있다. 하지만, 소스 및 드레인 영역들은 PMOS 도펀트들로 축퇴되도록 (적어도 1019cm-3의 도펀트 농도로) 도핑될 수 있다. 금속 게이트는 약 4.2eV 이하의 NMOS 일 함수를 포함할 수 있다. 기판/채널 물질(42)은 Si, Ge, InGaAs, C, MoS2, 및 Sn 중에서 선택된 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 게이트 금속(47)은 Ti, TiN, TAlC, TaN, Al, W, 및 WN 중에서 선택된 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. CMOS 트랜지스터 구조는 평면, 나노 와이어(nanowire), 핀펫(finfet), 나노시트(nanosheet), 또는 다른 적합한 형태를 가질 수 있다. 게이트의 n형 도핑과 결합된 소스/드레인 영역들의 축퇴된 p형 도핑은, 도 4b에 도시된 바와 같이, 채널 접합들에서 에너지 밴드들이 중첩되는 표면 에너지 밴드 프로파일(surface energy band profile)을 야기할 수 있다. 그 결과, p형 GRITD 장치는, 드레인 및 소스 단자들 사이에 인가되는 전압(Vds)의 다양한 수준에 대하여, 도 3에 도시된 I-V 커브와 유사하되 n형 GRITD 장치의 I-V 커브와 상호 보완적인(complementary) Ids-Vg(드레인-소스 전류 vs 게이트 전압) 커브를 나타낼 수 있다.
도 5는 본 발명의 몇몇 실시예들에 따른 2-단자 비-게이트형(non-gated) RITD로 설정된 도 4a의 n형 GRITD 장치의 단면도이다. 도 5의 표면 밴드 프로파일 다이어그램 및 2-단자 비-게이트형 RITD의 Ids-Vds(드레인-소스 전류 vs 드레인-소스 전압) 커브에 도시된 바와 같이, 드레인 및 소스 단자들에 작은 크기의 전압(Vds)이 가해지면, 드레인-소스 전류(Ids)는 상술한 터널링 효과로 인하여 증가할 수 있다. 이는 Ids-Vds 커브의 낮은 드레인-소스 전압(Low Vds)의 "On" 부분으로 표시되어 있다. 전압(Vds)이 증가함에 따라, 에너지 밴드들의 중첩은 중단될 수 있고, 이에 따라 매우 작은 크기의 터널링 또는 확산 전류가 존재할 때까지 Ids-Vds 커브의 부성 미분 저항(NDR) 부분이 야기될 수 있다. 이는 표면 밴드 프로파일에 도시된 중간 범위의 드레인-소스 전압(Mid Vds) 및 Ids-Vds 커브의 "Off" 부분에 해당할 수 있다. 전압(Vds)이 계속하여 증가함에 따라, 표면 밴드 프로파일의 높은 드레인-소스 전압(High Vds) 및 Ids-Vds 커브의 "On" 부분으로 표시된 바와 같이, 확산 전류로 인하여 드레인-소스 전류(Ids)는 증가할 수 있다. 도 5는 도 4a의 n형 GRITD 장치에 기반한 n형 2-단자 RITD 장치를 도시하지만, 도 4b의 p형 GRITD 장치에 기반한 p형 2-단자 RITD 장치도 본 발명의 다양한 실시예들에 따른 유사한 작동 원리들을 이용하여 이해될 수 있을 것이다.
본 발명의 다양한 실시예들에 따르면, 도 4a의 GRITD 장치 (그리고 이에 대응하는 2-단자 RITD 장치)의 채널 영역은 p형 도펀트들로 축퇴되지 않을 수준으로 도핑될 수 있으며, 도 4b의 GRITD 장치 (그리고 이에 대응하는 2-단자 RITD 장치)의 채널 영역은 n형 도펀트들로 축퇴되지 않을 수준으로 도핑될 수 있다. 이로 인해, PMOS 금속의 일 함수가 감소될 수 있으며, NMOS 금속의 일 함수가 증가될 수 있다. 그 결과, 장치의 피크-밸리 비(peak-valley ratio)는 채널의 축퇴되지 않은 도핑과 함께 사용되는 게이트를 통한 정전기적 스크리닝(electrostatic screening)을 통해 설계될 수 있다. 피크 전류는 소스/드레인과 채널 사이의 터널 장벽들에 기반할 수 있다. 이를 결정하는 주요한 장치 특성(device attributes)은 게이트 일 함수, 및 게이트와 소스의 중첩이다. 밸리 전류는 일반적으로 큰 배리어(a generally large barrier)를 넘어서는 소스 주입(source injection) 및 벌크 기판으로의 다이오드 누설에 기반할 수 있으며, 이러한 두 요인은 일반적으로 게이트 일 함수, 및 게이트와 소스의 중첩과 독립적일 수 있다. 피크-밸리 비를 증가시킴으로써 쌍안정 래치의 안정성을 향상시킬 수 있다. 나아가, 채널이 축퇴되도록 도핑하는 것이 아니라 게이트를 통한 정전기적 스크리닝을 이용함으로써, 장치는 CMOS 집적 회로 디자인에서 보다 일반적으로 사용되는 전압 수준에서 작동할 수 있다. 고농도로 도핑된 축퇴된 채널은, 완전한 NDR I-V 커브를 보이도록 채널을 공핍시키도록 충분히 큰 전기장을 생성하기 위하여, 큰 게이트 전압을 필요로 할 수 있다.
도 6은, 본 발명의 몇몇 실시예들에 따른, 상호 보완적인 도전형의 2-단자 RITD 장치들을 파워 공급 전압(Vdd)과 기준 전압(예를 들어, 공통 또는 그라운드 전압) 사이에서 직렬로 연결함으로써 형성된 쌍안정 래치(600)의 단면도이다. 스토리지 노드(Vnode)가 n형 RITD 장치의 게이트와 p형 RITD 장치의 게이트가 연결되는 곳에 형성될 수 있다. 쌍안정 래치(600)에 대한 Ids-Vnode 커브에 도시된 바와 같이, 두 개의 안정한 동작 점들(operating points)이 개개의 RITD 장치들의 I-V 커브들이 교차하는 곳에서 얻어질 수 있다. 이러한 두 개의 안정한 동작 점들은 하나의 데이터 비트에 대한 로직 0 및 1에 해당할 수 있으며, 그라운드 전압 및 파워 공급 전압(Vdd)에 인접한 전압 수준들에서 존재할 수 있다. 안정한 동작 점들에서의 전류(Ids) 레벨은 트랜지스터 누설 전류 수준에 근접할 수 있다.
도 7a는 본 발명의 몇몇 실시예들에 따른 SRAM 셀의 회로도이다. 도 7b는 본 발명의 몇몇 실시예들에 따른 도 7a의 SRAM 셀의 레이아웃을 나타낸다. 도 7a에 도시된 바와 같이, SRAM 셀(700)은 전원 공급 전압(Vdd)와 기준 전압(예를 들어, 그라운드 전압) 사이의 토템 폴 구조(totem pole configuration)에 연결된 p형 RITD 장치 및 n형 RITD 장치를 포함하되, 상기 p형 RITD 장치 및 n형 RITD 장치는 도 4a, 4b, 5, 및 6을 참조하여 설명한 바와 동일할 수 있다. 도 7a 및 7b에 도시된 바와 같이, NMOS 쓰기(write) FET(Field Effect Transistor)는 쓰기 비트 라인(write bit line)에 연결되는 소스 단자, 쓰기 워드 라인(write word line)에 연결되는 게이트 단자, 및 공통 드레인 노드(common drain node)(즉, 메모리 셀 스토리지 노드(Vnode))에 연결되는 드레인 단자를 가질 수 있다. NMOS 읽기(read) FET는 읽기 비트 라인(read bit line)에 연결되는 소스 단자, 공통 드레인 노드(즉, 메모리 셀 스토리지 노드(Vnode))에 연결되는 게이트 단자, 및 읽기 워드 라인(read word line)에 연결되는 드레인 단자를 가질 수 있다. 작동 시, 읽기 워드 라인 및 읽기 비트 라인을 로직 제로 레벨(logic zero level)로 유지하면서 쓰기 워드 라인을 로직 일 레벨(logic one level)로 구동할 때, 스토리지 노드(Vnode)에 데이터 값을 저장하기 위하여 쓰기 비트 라인에 로직 일 또는 제로가 가해질 수 있다. 쓰기 워드 라인 및 쓰기 비트 라인을 로직 제로 레벨로 유지하면서 읽기 워드 라인을 로직 일 레벨로 구동할 때, 읽기 비트 라인을 통해서 스토리지 노드(Vnode)에 저장된 데이터의 값을 읽을 수 있다. 도 7a 및 도 7b에서 볼 수 있듯이, SRAM 셀은, 일반적인 SRAM 셀에서 사용되는 여섯 개의 트랜지스터들이 아닌 네 개의 트랜지스터들을 이용하여 구동될 수 있으며, 따라서 집적 회로에서 차지하는 면적의 크기가 감소될 수 있다.
도 8a는 본 발명의 몇몇 실시예들에 따른 SRAM 셀의 회로도이다. 8b는 본 발명의 몇몇 실시예들에 따른 도 8a의 SRAM 셀의 레이아웃을 나타낸다. 도 8a에 도시된 바와 같이, SRAM 셀(800)은 도 7a의 SRAM 셀(700)과 동일하게 구성되되, NMOS 읽기 FET이 노드(Vnode)와 그라운드 전압 사이에서 스토리지 노드의 기능을 수행하기 위한 커패시터(C1)로 대체된 구조일 수 있다. 읽기 FET을 제거함으로써, 도 8b 및 도 7b를 비교하여 확인할 수 있듯이, 도 7a의 실시예와 비교하여 회로를 구동하기 위한 레이아웃 면적이 감소될 수 있다. 이 실시예에서, 쓰기 워드 및 비트 라인들은 읽기 워드 및 비트 라인들로서도 기능할 수 있고, 하나의 NMOS 패스 게이트(pass gate) FET가 읽기 및 쓰기 동작들 모두를 위하여 사용될 수 있다. 읽기 동작은 수동적일 수 있으며, 이에 따라 도 7a의 실시예에서보다 느릴 수 있다. 도 8a의 SRAM 셀은 리프레쉬(refresh)가 필요하지 않은 DRAM 셀처럼 작동할 수 있다.
도 9는 본 발명의 몇몇 실시예들에 따른, 상호 보완적인 도전형의 2-단자 RITD 장치들을 파워 공급 전압(Vdd)보다 작은 제1 기준 전압(Vref)과 제2 기준 전압(예를 들어, 공통 또는 그라운드 전압) 사이에서 직렬로 연결함으로써 형성된 쌍안정 래치(900)의 단면도이다. 스토리지 노드(Vnode)가 n형 GRITD 장치의 게이트와 p형 GRITD 장치의 게이트가 연결되는 곳에 형성될 수 있다. 또한, n형 GRITD 장치의 드레인 단자와 p형 GRITD 장치의 드레인 단자가 개별적으로 서로 연결될 수 있다. 쌍안정 래치(900)에 대한 Ids-Vnode 커브에 도시된 바와 같이, 두 개의 안정한 동작 점들(operating points)이 개개의 GRITD 장치들의 I-V 커브들이 교차하는 곳에서 얻어질 수 있다. 이러한 두 개의 안정한 동작 점들은 하나의 데이터 비트에 대한 로직 0 및 1에 해당할 수 있으며, 그라운드 전압 및 파워 공급 전압(Vdd)에 인접한 전압 수준들에서 존재할 수 있다. 제1 기준 전압(Vref)의 레벨은 파워 공급 전압(Vdd)에 비해 매우 작을 수 있으며, 예를 들어 50mV 내지 200mV일 수 있다. 그리고, 제1 기준 전압(Vref)의 레벨은 Ids-Vnode 커브들에 도시된 바와 ƒˆ은 안정된 동작 점 레벨들을 설정하기 위해 조정될 수 있다. 제1 기준 전압(Vref)의 레벨이 파워 공급 전압(Vdd)의 레벨보다 낮기 때문에, 소비 전력이 감소될 수 있다. 몇몇 실시예들에서, 제1 기준 전압(Vref)은 효율 향상을 위한 장치 테스트 중에 프로그래밍을 통해 설정될 수 있다. 안정한 동작 점들에서의 전류(Ids) 레벨은 트랜지스터 누설 전류 수준에 근접할 수 있다.
도 10a는 본 발명의 몇몇 실시예들에 따른 SRAM 셀의 회로도이다. 도 10b는 본 발명의 몇몇 실시예들에 따른 도 10a의 SRAM 셀의 레이아웃을 나타낸다. 도 10a에 도시된 바와 같이, SRAM 셀(900)은 전원 공급 전압(Vdd) 보다 낮은 기준 전압(Vref)과 기준 전압(예를 들어, 그라운드 전압) 사이에 연결된 p형 GRITD 장치 및 n형 GRITD 장치를 포함하되, 상기 p형 GRITD 장치 및 n형 GRITD 장치는 도 4a, 4b, 및 9를 참조하여 설명한 바와 동일할 수 있다. p형 GRITD 장치의 게이트 단자와 n형 GRITD 장치의 게이트 단자는 서로 연결될 수 있고, p형 GRITD 장치의 드레인 단자와 n형 GRITD 장치의 드레인 단자는 서로 연결될 수 있다. 도 10a 및 10b에 도시된 바와 같이, NMOS 쓰기 FET은 쓰기 비트 라인에 연결된 소스 단자, 쓰기 워드 라인에 연결된 게이트 단자, 및 공동 게이트 노드(즉, 메모리 셀 스토리지 노드(Vnode))에 연결된 드레인 단자를 가질 수 있다. NMOS 읽기 FET는 읽기 비트 라인에 연결되는 소스 단자, 공통 게이트 노드(즉, 메모리 셀 스토리지 노드(Vnode))에 연결되는 게이트 단자, 및 읽기 워드 라인에 연결되는 드레인 단자를 가질 수 있다. 작동 시, 읽기 워드 라인 및 읽기 비트 라인을 로직 제로 레벨(logic zero level)로 유지하면서 쓰기 워드 라인을 로직 일 레벨(logic one level)로 구동할 때, 스토리지 노드(Vnode)에 데이터 값을 저장하기 위하여 쓰기 비트 라인에 로직 일 또는 제로가 가해질 수 있다. 쓰기 워드 라인 및 쓰기 비트 라인을 로직 제로 레벨로 유지하면서 읽기 워드 라인을 로직 일 레벨로 구동할 때, 읽기 비트 라인을 통해서 스토리지 노드(Vnode)에 저장된 데이터의 값을 읽을 수 있다. 도 7a 및 도 7b의 실시예들과 유사하게, SRAM 셀은, 일반적인 SRAM 셀에서 사용되는 여섯 개의 트랜지스터들이 아닌 네 개의 트랜지스터들을 이용하여 구동될 수 있으며, 따라서 집적 회로에서 차지하는 면적의 크기가 감소될 수 있다.
본 발명의 다양한 실시예들에 따라, 도 10a의 쌍안정 래치를 이용하여 형성된 SRAM 셀은 도 8a의 SRAM 셀과 유사하게 구성될 수 있다. 구체적으로, 도 10a의 쌍안정 래치를 이용하여 형성된 SRAM 셀 내에서, 도 10a의 NMOS 읽기 FET은 제거되고 커패시터로 대체될 수 있다.
도 11은 본 발명의 몇몇 실시예들에 따른 도 5의 n형 RITD 장치의 단면도이다. 채널 및 기판 물질(50)은 내부에 형성된 깊은 레벨 트랩들(deep level traps) 또는 깊은 레벨 결함들(deep level defects)을 갖는다. 상기 깊은 레벨 트랩들 또는 깊은 레벨 결함들에서 "깊은"은 전자 또는 정공을 트랩에서 전도대 또는 가전자대로 전이시키는데 필요한 에너지가 특성 열 에너지(characteristic thermal energy)보다 훨씬 큰 것으로 이해될 수 있다. 이러한 깊은 트랩들은 밴드 갭 내에 전자들 또는 정공들이 터널링할 수 있는 상태들(states)을 제공한다. n형 RITD 또는 GRITD 장치들에서, 깊은 레벨 트랩들 또는 깊은 레벨 결함들은 가전자대의 끝(valence band edge)에 보다 인접하게 형성될 수 있다. 반대로, p형 RITD 또는 GRITD 장치들에서, 깊은 레벨 트랩들 또는 깊은 레벨 결함들은 전도대의 끝(conduction band edge)에 보다 인접하게 형성될 수 있다. 따라서, 도 11의 표면 밴드 프로파일 다이어그램 및 2-단자 RITD의 Ids-Vds(드레인-소스 전류 vs 드레인-소스 전압) 커브에 도시된 바와 같이, 드레인 및 소스 단자들에 작은 크기의 전압(Vds)이 가해지면, 드레인-소스 전류(Ids)는 상술한 터널링 효과로 인하여 증가할 수 있다. 나아가, 깊은 레벨 트랩들 또는 깊은 레벨 결함들의 존재로 인한 터널링 전류에 의하여 전류(Ids)가 지배되는 기간 동안, 전류(Ids) 레벨은 증가하여 피크 전류 값에 도달할 수 있다. 이는 Ids-Vds 커브의 낮은 드레인-소스 전압(Low Vds)의 "On" 부분으로 표시되어 있다. 도 5를 참조하여 상술한 바와 마찬가지로, 전압(Vds)이 증가함에 따라, 에너지 밴드들의 중첩은 중단될 수 있고, 이에 따라 매우 작은 크기의 터널링 전류 또는 확산 전류가 존재할 때까지 Ids-Vds 커브의 부성 미분 저항(NDR) 부분이 야기될 수 있다. 이는 표면 밴드 프로파일에 도시된 중간 범위의 드레인-소스 전압(Mid Vds) 및 Ids-Vds 커브의 "Off" 부분에 해당할 수 있다. 전압(Vds)이 계속하여 증가함에 따라, 표면 밴드 프로파일의 높은 드레인-소스 전압(High Vds) 및 Ids-Vds 커브의 "On" 부분으로 표시된 바와 같이, 확산 전류로 인하여 드레인-소스 전류(Ids)는 증가할 수 있다. 전류(Ids)의 피크 전류 값을 높임으로써, 직렬로 연결된 상호 보완적인 RITD 또는 GRITD 장치들의 I-V 커브들 사이의 교차점이 전압(Vds)에 대하여 보다 멀리 위치할 수 있기 때문에, 보다 안정한 래치가 달성될 수 있다. 도 11은 도 4a의 n형 GRITD 장치에 기반한 깊은 레벨 트랩들 또는 깊은 레벨 결함들을 갖는 n형 2-단자 RITD 장치를 도시하지만, 도 4b의 p형 GRITD 장치에 기반한 깊은 레벨 트랩들 또는 깊은 레벨 결함들을 갖는 p형 2-단자 RITD 장치도 본 발명의 다양한 실시예들에 따른 유사한 작동 원리들을 이용하여 형성될 수 있음을 이해될 수 있을 것이다.
도 12는 본 발명의 예시적 실시예에 따른 반도체 장치를 포함하는 저장 장치의 블락도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예들에 따른 저장 장치(1000)는 호스트에 연결되도록 구성된 콘트롤러(1010), 데이터를 저장하도록 구성된 메모리들(1020-1, 1020-2, 및 1020-3)을 포함할 수 있다. 각각의 메모리들(1020-1, 1020-2, 및 1020-3)은 도 2 내지 도 11을 참조하여 설명한 본 발명의 다양한 예시적 실시예들에 따른 반도체 장치들을 적어도 하나 이상 포함할 수 있다.
콘트롤러(1010)과 연결될 수 있는 호스트의 예로, 저장 장치(1000)가 실장되는 다양한 다양한 전자 장치들이 포함될 수 있다. 예를 들어, 호스트는 스마트 폰, 디지털 카메라, 데스크톱 컴퓨터, 랩톱 컴퓨터, 또는 휴대용 음악 재생기일 수 있다. 콘트롤러(1010)는, 메모리들(1020-1, 1020-2, 및 1020-3)에 데이터를 저장하기 위하여 혹은 메모리들(1020-1, 1020-2, 및 1020-3)로부터 데이터를 검색하기 위하여, 호스트로부터 데이터 쓰기 또는 읽기 요청을 받을 수 있다. 도 12에 도시된 바와 같이, 저장 장치(1000) 내에서, 적어도 하나 이상의 메모리들(1020-1, 1020-2, 및 1020-3)이 콘트롤러(1010)에 병렬로 연결될 수 있다. 저장 장치(1000)의 용량을 증가시키기 위하여, 복수의 메모리들(1020-1, 1020-2, 및 1020-3)이 콘트롤러(1010)에 병렬로 연결될 수 있다.
도 13은 본 발명의 예시적 실시예에 따른 반도체 장치를 포함하는 전자 장치의 블락도이다.
도 13을 참조하면, 예시적 실시예에 따른 전자 장치(2000)는 커뮤니케이션 유닛(2010, communications unit), 입력 유닛(2020, input unit), 출력 유닛(2030, output unit), 메모리(2040), 및 프로세서(2050)을 포함할 수 있다.
커뮤니케이션 유닛(2010)은 유선 혹은 무선 커뮤니케이션 모듈, 무선 인터넷 모듈, 근거리(local area) 커뮤니케이션 모듈, GPS(global positioning system) 모듈, 또는 모바일(mobile) 커뮤니케이션 모듈 등을 포함할 수 있다. 커뮤니케이션 유닛(2010)에 포함된 유선 혹은 무선 커뮤니케이션 모듈은 데이터를 검색하고 전송하기 위하여 다양한 통신 표준 규격(communications standard specifications)에 따른 외부 커뮤니케이션 네트워크에 연결될 수 있다.
입력 유닛(2020)은 사용자에 의하여 전자 장치(2000)의 작동을 제어하기 위하여 제공되는 모듈일 수 있으며, 기계적 스위치, 터치 스크린, 또는 음성 인식 모듈 등을 포함할 수 있다. 이에 더하여, 입력 장치(2020)는 트랙 볼(track ball) 또는 레이저 포인터 구성(laser pointer configuration)에 의하여 작동하는 마우스(mouse) 또는 손가락 마우스(finger mouse) 장치를 포함할 수 있다. 이러한 예들 외에, 입력 유닛(2020)은 사용자가 데이터를 입력할 수 있게 해주는 다양한 센서 모듈들을 더 포함할 수 있다.
출력 장치(2030)는 전자 장치(2000)에서 처리된 정보를 소리, 또는 이미지의 형태로 출력할 수 있고, 메모리(2040)는 프로세서(2050)의 제어 및 작업 처리를 위한 프로그램들을 저장할 수 있다. 프로세서(2050)는, 요청된 연산(requested operation)에 따라, 데이터를 저장 또는 검색하도록 메모리(2040)에 명령을 전달할 수 있다.
메모리(2040)는, 프로세서(2050)과 직접적으로 또는 별개의 인터페이스(separate interface)를 통하여 연결되기 위하여, 전자 장치(2000) 내에 내장될 수 있다. 메모리(2040)가 별개의 인터페이스를 통하여 프로세서(2050)과 연결되는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, 또는 USB 등과 같은 다양한 인터페이스 규격(interface standards)을 통하여 데이터를 저장하거나 검색할 수 있다.
프로세서(2050)는 전자 장치(2000)에 포함된 각각의 구성들의 동작을 제어할 수 있다. 프로세서(2050)는 목소리 커뮤니케이션(voice communications), 화상 통화(video telephony), 또는 데이터 커뮤니케이션과 관련된 작업 처리 및 제어를 수행할 수 있고, 그리고/혹은 멀티미디어 재생(multimedia reproduction) 및 관리에 관련된 작업 처리 및 제어를 수행할 수 있다. 이에 더하여, 프로세서(2050)는 입력 유닛(2020)을 통하여 사용자로부터 전송된 입력을 처리할 수 있고, 출력 유닛(2030)을 통하여 처리 결과를 출력할 수 있다. 이에 더하여, 프로세서(2050)는 상술한 바와 같은 전자 장치(2000)의 작동을 제어하는데 사용한 데이터를 메모리(2040)에 저장할 수 있고, 혹은 메모리(2040)로부터 데이터를 불러올 수 있다. 프로세서(2050) 및 메모리(2040) 중에서 적어도 하나는 도 2 내지 도 11을 참조하여 설명한 본 발명의 다양한 예시적 실시예들에 따른 반도체 장치를 하나 이상 포함할 수 있다.
도 14는 본 발명의 예시적 실시예에 따른 반도체 장치를 포함하는 시스템을 개략적으로 나타내는 도면이다.
도 14를 참조하면, 시스템(3000)은 콘트롤러(3100), 입/출력 장치(3200), 메모리(3300), 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 정보(mobile system information)를 전송하거나 수신할 수 있다. 모바일 시스템의 예로, PDA, 휴대용 컴퓨터, 웹 테블릿(web tablet), 무선 전화기, 모바일 전화기, 디지털 음악 재생기, 또는 메모리 카드를 들 수 있으나, 이에 한정되는 것은 아니다.
콘트롤러(3100)는 프로그램을 실행하거나, 시스템(3000)을 제어하도록 구성될 수 있다. 콘트롤러(3100)는 마이크로 프로세서(microprocessor), 디지털 신호 프로세서(digital signal processor), 마이크로 콘트롤러(microcontroller), 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)에 데이터를 입력하거나 시스템(3000)으로부터 데이터를 출력하기 위하여 사용될 수 있다. 시스템(3000)은 개인용 컴퓨터 또는 네트워크와 같은 외부 장치에 연결될 수 있으며, 상기 외부 장치와 데이터를 교환할 수 있다. 입/출력 장치(3200)는 키패드(keypad), 키보드, 또는 디스플레이 장치일 수 있다.
메모리(3300)는 콘트롤러(3100)의 작동을 위한 데이터 및/또는 코드를 저장할 수 있고, 그리고/혹은 콘트롤러(3100)에 의해 처리된 데이터를 저장할 수 있다. 메모리(3300)는 도 2 내지 도 11을 참조하여 설명한 본 발명의 다양한 예시적 실시예들에 따른 반도체 장치를 하나 이상 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부 장치 사이의 데이터 전송 경로(data transmission path)일 수 있다. 콘트롤러(3100), 입/출력 장치(3200), 메모리(3300), 및 인터페이스(3400)는 버스(3500)를 통해 다른 구성에 연결될 수 있다.
콘트롤러(3100) 또는 메모리(3300) 중에서 적어도 하나는 도 2 내지 도 11을 참조하여 설명한 본 발명의 다양한 예시적 실시예들에 따른 반도체 장치를 하나 이상 포함할 수 있다.
추가적인 정의들 및 실시예들:
본 명세서에서, 일 구성이 다른 구성에 "연결된다", 또는 "결합된다"고 언급되는 경우, 이는 상기 다른 구성 또는 막에 바로 연결되거나 바로 결합되거나, 혹은 중간 구성들을 사이에 두고 연결되거나 결합되는 것으로 이해될 수 있다. 이와 달리, 본 명세서에서, 일 구성 또는 막이 다른 구성 또는 막에 "바로 연결된다", 또는 "바로 결합된다"고 언급되는 경우, 중간 구성들은 존재하지 않을 수 있다. 본 명세서 전반에 걸쳐, 유사한 참조 부호는 유사한 구성을 지칭한다. 본 명세서에서 사용된 바와 같이, "및/또는"은 연관되어 나열된 하나 이상의 항목들의 모든 조합들을 포함한다. 구성들 및 막들 사이의 관계를 설명하기 위하여 사용된 다른 용어들도 상술한 바와 유사하게 해석되어야 한다. (예를 들어, "사이에"와 "바로 사이에", "인접하는"과 "바로 인접하는", "위에"과 "바로 위에")
다양한 구성들, 영역들, 막들, 및/또는 구역들을 설명하기 위하여 제1, 제2 등의 용어가 사용된다 하더라도, 이러한 구성들, 영역들, 막들, 및/또는 구역들은 이러한 용어에 한정되지 않는 것으로 이해되어야 한다. 이러한 용어들은 단지 일 구성, 영역, 막, 또는 구역을 다른 구성, 영역, 막, 또는 구역들로부터 구분하기 위하여 사용되는 것이다. 따라서, 본 발명의 개념의 범주에서 어긋나지 않는다면, 본 명세서에서 설명된 제1 구성, 영역, 막, 또는 구역은 제2 구성, 영역, 막, 또는 구역으로 지칭될 수 있다.
본 명세서에서, "아래에", "하부에", "상에", 그리고 이와 유사한 상대적인 위치에 대한 용어들은 도면들에 도시된 일 구성 또는 특징과 다른 구성(들) 또는 특징(들)과의 관계를 쉽게 설명하기 위하여 사용될 수 있다. 상대적인 위치에 대한 용어들은 도면에 도시된 방향뿐만 아니라, 사용 또는 동작 중인 장치의 다양한 방향들을 포함하기 위하여 의도된 것으로 이해되어야 한다. 예를 들어, 도면들에 도시된 장치가 뒤집어지는 경우, 다른 구성들의 "아래에" 있다고 설명된 구성들 또는 특징들은 상기 다른 구성들의 "위에" 위치할 수 있다. 따라서, 상기 예시적인 용어 "아래에"는 아래에 있는 위치 관계와 위에 있는 위치 관계 둘 다를 포함할 수 있다. 장치는 다른 방향으로 위치(예를 들어, 90°만큼 회전, 또는 다른 방향으로 회전)할 수 있으며, 본 명세서에서 사용된 상대적인 위치에 대한 용어들은 상술한 바와 같이 해석될 수 있다.
본 명세서에서 사용된 용어는 특정한 예시적 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 사용된 바와 같이, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 특징들, 숫자들, 단계들, 동작들, 및/또는 구성들이 존재한다는 것을 특정할 뿐이며, 하나 이상의 다른 특징들, 숫자들, 단계들, 동작들, 및/또는 구성들의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 사용된 바와 같이, "및/또는"은 연관되어 나열된 하나 이상의 항목들의 모든 조합들을 포함한다. 본 명세서 전반에 걸쳐, 유사한 참조 부호는 유사한 구성을 지칭한다.
본 명세서에서 기술되는 실시예들은 이상적인 예시적 실시예들 (및 중간 구조들)을 도시적으로 나타내는 단면도들을 참고하여 설명된다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 도면의 형태가 변형될 수 있다. 따라서, 예시적 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들어, 일반적으로, 직각으로 도시된 이온 주입(implanted) 영역은 이온 주입된 영역으로부터 이온 주입되지 않은 영역으로 이진법적 변화를 갖는 것이 아니라, 그것의 가장자리들에서의 이온 주입 농도는 라운드지거나 둥근 형태 및/또는 소정의 곡률을 갖는 형태를 가질 수 있다. 이와 유사하게, 이온 주입으로 형성된 매립(buried) 영역은 매립 영역과 이온 주입된 표면 사이의 영역 내에 약간의 이온 주입을 야기할 수 있다. 따라서, 도면에 도시된 영역들은 개략적인 속성을 가지며, 이들의 형태들은 장치의 영역의 실제 형상을 설명하기 위한 것이 아니며, 본 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 본질에 의해 인식되는 바와 같이, 본 명세서에서 설명되는 다양한 실시예들에 따른 장치들 및 장치들을 형성하는 방법은 집적 회로와 같은 마이크로 전자 장치로 구현될 수 있으며, 하나의 마이크로 전자 장치 내에 복수 개의 본 명세서에서 설명되는 다양한 실시예들에 따른 장치들이 집적될 수 있다. 이에 따라, 마이크로 전자 장치 내에서, 본 명세서에서 설명된 단면도(들)은 두 개의 서로 다른 방향들(서로 수직일 필요는 없음)을 따라 반복될 수 있다. 따라서, 본 명세서에서 설명되는 다양한 실시예들에 따른 장치들이 구현된 마이크로 전자 장치의 평면도, 마이크로 전자 장치의 기능성에 기반한 어레이 및/또는 이차원적 패턴으로 배치된 복수 개의 장치들을 포함할 수 있다.
본 명세서에서 설명되는 다양한 실시예들에 따른 장치들은, 마이크로 전자 장치의 기능성에 따라 다른 장치들 사이에 배치될 수 있다. 나아가, 본 명세서에서 설명되는 다양한 실시예들에 따른 마이크로 전자 장치들은 상기 두 방향들에 수직한 제3 방향으로 반복되어, 3차원적 집적 회로들을 제공할 수 있다.
이에 따라, 본 명세서에서 설명된 단면도(들)은, 평면적 관점에서 서로 다른 두 방향을 따라 연장되는, 그리고/또는 원근 시점(perspective view)에서 3차원적으로 연장되는 복수 개의 본 명세서에서 설명되는 다양한 실시예들에 따른 장치들에 대한 근거를 제공할 수 있다. 예를 들어, 장치/구조의 단면도에 하나의 활성 영역이 도시되어 있을 때, 상기 장치/구조는 복수 개의 장치들 및 그 위의 트랜지스터 구조들(또는, 셀 구조들, 게이트 구조들 등과 같은 적절한 구조들)을 포함할 수 있으며, 이는 상기 장치/구조의 평면도에 의해서 설명될 수 있다.
본 명세서에서 사용되는 (기술적 용어들 및 과학적 용어들을 포함하는) 모든 용어들은, 다르게 정의되어 있지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 일반적으로 이해되는 의미를 갖는다. 일반적으로 사용되는 사전들에 정의된 용어들은 관련된 기술 분야의 맥락에서의 그들의 의미와 일관성 있게 해석되어야 하며, 특별히 언급되지 않는 한, 이상적으로 혹은 과도하게 형식적으로 해석되어서는 안 된다.
아래의 청구항들 내의 상응하는 구조들, 물질들, 행동들, 및 모든 기능식 구성들(any means or step plus function elements)의 균등물들은, 명확하게 청구된 바와 같이 청구된 다른 구성들과 결합하여 개시된 모든 구조, 물질, 또는 기능을 수행하기 위한 행동을 포함하도록 의도된 것이다. 본 명세서 내의 설명은 실례(illustration) 및 설명(description)을 위한 것이며, 본 발명을 개시된 형태로 한정하거나 본 발명을 빠짐없이 설명하기 위한 것이 아니다. 본 발명의 범주로부터 벗어나지 않는 다양한 수정들 또는 변형들이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자들에게 자명할 것이다. 본 명세서에서의 관점들은, 본 발명의 원리들 및 응용을 적절히 설명하기 위해 그리고 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 다른 사람들이 특정한 사용에 적합한 다양한 변형들이 가능한 본 발명을 이해하도록 하기 위해 선택되고 설명되었다.

Claims (20)

  1. 제1 다이오드 연결된 제1 도전형의 트랜지스터 및 제2 다이오드 연결된 제2 도전형의 트랜지스터를 포함하되,
    상기 제1 및 제2 다이오드 연결된 트랜지스터들은 직렬로 연결되고,
    상기 제1 및 제2 다이오드 연결된 트랜지스터들의 각각은 인가된 전압에 반응하여 부성 미분 저항(negative differential resistance)을 나타내고,
    상기 제1 다이오드 연결된 트랜지스터의 제1 드레인 영역 및 제1 소스 영역은 상기 제1 도전형의 도펀트들을 축퇴되는 농도로 포함하고, 상기 제1 다이오드 연결된 트랜지스터의 게이트는 상기 제2 도전형의 도펀트들을 포함하고,
    상기 제2 다이오드 연결된 트랜지스터의 제2 드레인 영역 및 제2 소스 영역은 상기 제2 도전형의 도펀트들을 축퇴되는 농도로 포함하고, 상기 제2 다이오드 연결된 트랜지스터의 게이트는 상기 제1 도전형의 도펀트들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 다이오드 연결된 트랜지스터의 채널 영역은 상기 제2 도전형의 도펀트들을 축퇴되지 않는 농도로 포함하고,
    상기 제2 다이오드 연결된 트랜지스터의 채널 영역은 상기 제1 도전형의 도펀트들을 축퇴되지 않는 농도로 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 드레인 영역 및 상기 제1 소스 영역의 도펀트 농도는 1019 cm-3 이상이고,
    상기 제2 드레인 영역 및 상기 제2 소스 영역의 도펀트 농도는 1019 cm-3 이상인 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형이며,
    상기 제1 다이오드 연결된 트랜지스터의 상기 게이트는 약 5.1eV 이상의 일 함수를 가지고,
    상기 제2 다이오드 연결된 트랜지스터의 상기 게이트는 약 4.2eV 이하의 일 함수를 가지는 반도체 장치.
  5. 제2 항에 있어서,
    상기 제1 다이오드 연결된 트랜지스터의 상기 채널 영역은 그 내부에 형성된 제1 깊은 레벨 트랩들을 가지고,
    상기 제2 다이오드 연결된 트랜지스터의 상기 채널 영역은 그 내부에 형성된 제2 깊은 레벨 트랩들을 가지는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 깊은 레벨 트랩들은 전도대의 끝(conduction band edge)보다 가전자대의 끝(valence band edge)에 가깝게 형성되고,
    상기 제2 깊은 레벨 트랩들은 가전자대의 끝보다 전도대의 끝에 가깝게 형성되는 반도체 장치.
  7. 제2 항에 있어서,
    상기 제1 다이오드 연결된 트랜지스터의 상기 채널 영역 및 상기 제2 다이오드 연결된 트랜지스터의 상기 채널 영역은 각각 Si, Ge, InGaAs, C, MoS2, 및 Sn 중에서 적어도 하나를 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 다이오드 연결된 트랜지스터 및 상기 제2 다이오드 연결된 트랜지스터는 스토리지 노드에 연결되며,
    상기 반도체 장치는:
    쓰기 비트 라인에 연결되는 소스 단자, 쓰기 워드 라인에 연결되는 게이트 단자, 및 상기 스토리지 노드에 연결되는 드레인 단자를 포함하는 쓰기 전계 효과 트랜지스터(write field effect transistor); 및
    읽기 비트 라인에 연결되는 소스 단자, 상기 스토리지 노드에 연결되는 게이트 단자, 및 읽기 워드 라인에 연결되는 드레인 단자를 포함하는 읽기 전계 효과 트랜지스터를 더 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 다이오드 연결된 트랜지스터 및 상기 제2 다이오드 연결된 트랜지스터는 스토리지 노드에 연결되고,
    상기 반도체 장치는:
    비트 라인에 연결되는 소스 단자, 워드 라인에 연결되는 게이트 단자, 및 상기 스토리지 노드에 연결되는 드레인 단자를 포함하는 패스 게이트 전계 효과 트랜지스터; 및
    상기 스토리지 노드에 연결되는 커패시터를 더 포함하는 반도체 장치.
  10. 직렬로 연결된 제1 도전형의 제1 트랜지스터 및 제2 도전형의 제2 트랜지스터를 포함하되,
    상기 제1 및 제2 트랜지스터들의 각각은 인가된 전압에 반응하여 부성 미분 저항을 나타내도록 구성되고,
    상기 제1 트랜지스터의 제1 드레인 영역 및 제1 소스 영역은 상기 제1 도전형의 도펀트들을 축퇴되는 농도로 포함하고, 상기 제1 트랜지스터의 게이트는 상기 제2 도전형의 도펀트들을 포함하고,
    상기 제2 트랜지스터의 제2 드레인 영역 및 제2 소스 영역은 상기 제2 도전형의 도펀트들을 축퇴되는 농도로 포함하고, 상기 제2 트랜지스터의 게이트는 상기 제1 도전형의 도펀트들을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 기준 전압 및 공통 전압 사이에서 직렬로 연결되고,
    상기 기준 전압은 파워 공급 전압보다 낮은 반도체 장치.
  12. 제11 항에 있어서,
    상기 기준 전압은 약 50mV 내지 200mV인 반도체 장치.
  13. 제10 항에 있어서,
    상기 제1 트랜지스터의 채널 영역은 상기 제2 도전형의 도펀트들을 축퇴되지 않는 농도로 포함하고,
    상기 제2 트랜지스터의 채널 영역은 상기 제1 도전형의 도펀트들을 축퇴되지 않는 농도로 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 드레인 영역 및 상기 제1 소스 영역의 도펀트 농도는 1019 cm-3 이상이고,
    상기 제2 드레인 영역 및 상기 제2 소스 영역의 도펀트 농도는 1019 cm-3 이상인 반도체 장치.
  15. 제13 항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형이며,
    상기 제1 트랜지스터의 상기 게이트는 약 5.1eV 이상의 일 함수를 가지고,
    상기 제2 트랜지스터의 상기 게이트는 약 4.2eV 이하의 일 함수를 가지는 반도체 장치.
  16. 제13 항에 있어서,
    상기 제1 트랜지스터의 상기 채널 영역은 그 내부에 형성된 제1 깊은 레벨 트랩들을 가지고,
    상기 제2 트랜지스터의 상기 채널 영역은 그 내부에 형성된 제2 깊은 레벨 트랩들을 가지는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 깊은 레벨 트랩들은 전도대의 끝보다 가전자대의 끝에 가깝게 형성되고,
    상기 제2 깊은 레벨 트랩들은 가전자대의 끝보다 전도대의 끝에 가깝게 형성되는 반도체 장치.
  18. 제13 항에 있어서,
    상기 제1 트랜지스터의 상기 채널 영역 및 상기 제2 트랜지스터의 상기 채널 영역은 각각 Si, Ge, InGaAs, C, MoS2, 및 Sn 중에서 적어도 하나를 포함하는 반도체 장치.
  19. 제10 항에 있어서,
    상기 제1 트랜지스터의 게이트 단자 및 상기 제2 트랜지스터의 게이트 단자는 스토리지 노드에 연결되고, 상기 제1 드레인 영역 및 상기 제2 드레인 영역은 서로 연결되되 상기 스토리지 노드로부터 분리되고,
    상기 반도체 장치는:
    쓰기 비트 라인에 연결되는 소스 단자, 쓰기 워드 라인에 연결되는 게이트 단자, 및 상기 스토리지 노드에 연결되는 드레인 단자를 포함하는 쓰기 전계 효과 트랜지스터; 및
    읽기 비트 라인에 연결되는 소스 단자, 상기 스토리지 노드에 연결되는 게이트 단자, 및 읽기 워드 라인에 연결되는 드레인 단자를 포함하는 읽기 전계 효과 트랜지스터를 더 포함하는 반도체 장치.
  20. 제10 항에 있어서,
    상기 제1 트랜지스터의 게이트 단자 및 상기 제2 트랜지스터의 게이트 단자는 스토리지 노드에 연결되고, 상기 제1 드레인 영역 및 상기 제2 드레인 영역은 서로 연결되되 상기 스토리지 노드로부터 분리되고,
    상기 반도체 장치는:
    비트 라인에 연결되는 소스 단자, 워드 라인에 연결되는 게이트 단자, 및 상기 스토리지 노드에 연결되는 드레인 단자를 포함하는 패스 게이트 전계 효과 트랜지스터; 및
    상기 스토리지 노드에 연결되는 커패시터를 더 포함하는 반도체 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515969B2 (en) 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20190296081A1 (en) * 2018-03-23 2019-09-26 Intel Corporation Selector-based electronic devices, inverters, memory devices, and computing devices
US20190385657A1 (en) * 2018-06-19 2019-12-19 Intel Corporation High density negative differential resistance based memory
US11631447B2 (en) * 2019-07-25 2023-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Memory circuit and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093699A (en) * 1990-03-12 1992-03-03 Texas A & M University System Gate adjusted resonant tunnel diode device and method of manufacture
KR980011423A (ko) * 1996-07-01 1998-04-30 윌리엄 비. 캠플러 부성 미분 저항 소자를 갖는 메모리 셀
US5953249A (en) * 1997-06-27 1999-09-14 Texas Instruments Incorporated Memory cell having negative differential resistance devices
US6118136A (en) * 1998-07-31 2000-09-12 National Science Council Of Republic Of China Superlatticed negative-differential-resistance functional transistor
US6130559A (en) * 1997-04-04 2000-10-10 Board Of Regents Of The University Of Texas System QMOS digital logic circuits

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803598B1 (en) 1999-05-07 2004-10-12 University Of Delaware Si-based resonant interband tunneling diodes and method of making interband tunneling diodes
IL130901A (en) 1999-07-12 2004-12-15 Technion Res & Dev Foundation Improved high-power bipolar transistor with an emitter current density limitation
US6512274B1 (en) 2000-06-22 2003-01-28 Progressant Technologies, Inc. CMOS-process compatible, tunable NDR (negative differential resistance) device and method of operating same
US6795337B2 (en) 2002-06-28 2004-09-21 Progressant Technologies, Inc. Negative differential resistance (NDR) elements and memory device using the same
US6980467B2 (en) 2002-12-09 2005-12-27 Progressant Technologies, Inc. Method of forming a negative differential resistance device
US6765303B1 (en) 2003-05-06 2004-07-20 Advanced Micro Devices, Inc. FinFET-based SRAM cell
US20050056827A1 (en) 2003-09-15 2005-03-17 Agency For Science, Technology And Research CMOS compatible low band offset double barrier resonant tunneling diode
US7002175B1 (en) 2004-10-08 2006-02-21 Agency For Science, Technology And Research Method of making resonant tunneling diodes and CMOS backend-process-compatible three dimensional (3-D) integration
US7208753B2 (en) 2005-03-17 2007-04-24 The United States Of America As Represented By The Secretary Of The Navy Enhancement mode single electron transistor
WO2008039534A2 (en) * 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
US7683364B2 (en) * 2007-09-04 2010-03-23 Texas Instruments Incorporated Gated quantum resonant tunneling diode using CMOS transistor with modified pocket and LDD implants
WO2011034814A1 (en) 2009-09-17 2011-03-24 The Ohio State University Tunneling field effect transistors and transistor circuitry employing same
CN203301452U (zh) * 2013-05-21 2013-11-20 福州大学 基于负微分电阻特性的set/cmos锁存器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093699A (en) * 1990-03-12 1992-03-03 Texas A & M University System Gate adjusted resonant tunnel diode device and method of manufacture
KR980011423A (ko) * 1996-07-01 1998-04-30 윌리엄 비. 캠플러 부성 미분 저항 소자를 갖는 메모리 셀
US6130559A (en) * 1997-04-04 2000-10-10 Board Of Regents Of The University Of Texas System QMOS digital logic circuits
US5953249A (en) * 1997-06-27 1999-09-14 Texas Instruments Incorporated Memory cell having negative differential resistance devices
US6118136A (en) * 1998-07-31 2000-09-12 National Science Council Of Republic Of China Superlatticed negative-differential-resistance functional transistor

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