KR980011423A - 부성 미분 저항 소자를 갖는 메모리 셀 - Google Patents

부성 미분 저항 소자를 갖는 메모리 셀 Download PDF

Info

Publication number
KR980011423A
KR980011423A KR1019970030495A KR19970030495A KR980011423A KR 980011423 A KR980011423 A KR 980011423A KR 1019970030495 A KR1019970030495 A KR 1019970030495A KR 19970030495 A KR19970030495 A KR 19970030495A KR 980011423 A KR980011423 A KR 980011423A
Authority
KR
South Korea
Prior art keywords
fet
coupled
bit line
memory system
memory cell
Prior art date
Application number
KR1019970030495A
Other languages
English (en)
Other versions
KR100450362B1 (ko
Inventor
피. 반 데르 왁트 쟌
Original Assignee
윌리엄 비. 캠플러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 비. 캠플러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 비. 캠플러
Publication of KR980011423A publication Critical patent/KR980011423A/ko
Application granted granted Critical
Publication of KR100450362B1 publication Critical patent/KR100450362B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/36—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic)
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
    • G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

메모리 시스템은 비트라인과 기입 및 판독 워드라인과의 교차부에 있는 각각의 메모리 셀을 포함하는 매트릭스로서 조직된다. 각각의 메모리 셀은 기입 워드라인에 결합된 게이트와 비트라인에 결합된 드레인을 갖는 제1 FET(20), 비트라인에 결합된 소오스와 판독 워드라인에 결합된 드레인을 갖는 제2 FET(22) 및 전원 전압과 기판 전압 사이에 직렬로 결합되며 그 공통점이 제1 FET의 소오스와 제2 FET의 게이트에 결합된 제1 및 제2 부성 저항소자(24 및 26)를 포함한다. 양호하게, 제1 FET(20)은 p-채널 소자이고, 제2 FET(22)는 n-채널 소자이며, 제1 및 제2 부성 저항소자(22 및 26)은 RTD이다. 제2 실시예에서 메모리 시스템은 워드라인과 비트라인과의 각각의 교차부에서 메모리 셀을 가진다. 메모리 셀은 워드라인에 결합된 게이트와 비트라인에 결합된 드레인 및 소오스 중 하나를 갖는 FET를 포함하며 제1 및 제2 부성 저항 소자(44 및 46)은 전원 전압과 기판 전압 사이에 직렬로 결합되며, 그 공통점 SN은 드레인과 소오스 전극 중 다른 하나에 결합되며, 커패시턴스(48)은 직렬 연결된 부성 저항소자의 공통점 사이에 결합된다.

Description

부성 미분 저항 소자를 갖는 메모리 셀
본 발명은 전자 회로에 관한 것으로, 보다 구체적으로는, 공진 터널링 다이오드와 같은 부성 미분 저항(negative differential resistance) 소자를 갖는 메모리 셀에 관한 것이다.
고밀도 집적 반도체 랜덤 액서스 메모리(RAM)은 다이내믹 RAM(DRAM)의 혁명적인 발전에 의해 기가비트(gigabit)규모에 달하고 있다. 하나의 패스 트랜지스터(pass transistor)와 하나의 커패시터로 구성되는 1T/1C DRAM 셀은 F가 최소 피쳐 크기(feature size)일 때 4F2에서 8F2에 이르는 가장 작은 가능한 셀 크기를 가진다. 그러나, 비트는 커패시터 상에서 전하로서 저장되고, 전하는 대략 셀당 1fA(10-15A)의 속도로 누설되므로, DRAM은 밀리초당 한 번 정도의 주기적인 리프레싱(refreshing)을 필요로 한다.
정적 RAM(SRAM)은 개선된 기능을 제공한다. 즉, 리프레싱이 필요없고 또한 일반적으로 DRAM보다 빠르다(대략 80nsec인 DRAM에 비해 SRAM은 대략 25nsec). 그러나, SRAM 셀은 보다 복잡하여 6개의 트랜지스터나 4개의 트랜지스터 및 2개의 다결정 부하 저항을 필요로 하여 셀 크기는 대략 60F2이 된다. SRAM의 기능 및 DRAM의 셀 밀도에 근접한 밀도를 갖는 메모리 셀을 가지는 것이 대단히 바람직하다.
가장 간단한 형태의 공진 터널링 다이오드(RTD)는 연속된 5개의 반도체 층으로 구성된다. 외측의 2개의 층은 전자들이 반도체 층을 드나드는 접촉층이다. 내측의 4개 반도체 층은 전자 블로치 파장(전형적으로 10nm보다 작음)에 필적하는 층 두께를 갖는 광폭/협폭/광폭 밴드 갭 순서에서의 에너지 밴드 갭이 다르다. 이 연속된 층들은 전자가 반드시 겪어야 하는 에너지 프로파일(profile)을 생성하는데, 이 에너지 프로파일은 양자 우물(quantum well)이라 일컬어지는 협소한 영역에 의해 분리되는 2개의 에너지 장벽(energy barrier)으로 구성된다.
전통적으로, 페르미(fermi)에너지라 불리는 에너지를 갖는 전자가 제1 에너지 장벽을 이 장벽 에너지보다 낮은 에너지로 근접하게 되면 콘크리트 벽에 부딪혀 되튀는 야구공이나 개방된 전송 라인의 끝에서의 전자기파와 유사하게 반사된다. 그러나, 양자 역학에 따르면, 장벽의 크기가 입자의 파장 정도로 감소될 때, 입자가 반사되지 않고 투과될 가능성은 높아진다. 따라서, 이러한 상황에서, 전자는 장벽전위보다 낮은 에너지를 가지는 때조차 장벽을 통과할 수 있다. 이러한 종래에는 허용되지 않는 현상은 터널링(tunneling)이라 불린다.
만일, 양자 우물 폭이 전자의 파장의 어떤 정수배나 반-정수배와 거의 같도록 선택된다면, 전자 렌지 내에서의 정재파(standing wave)와 유사한 구조적 간섭에 의해 정재파가 발생될 수 있다. 이들 파장에서의 전자들은 다른 것들보다 용이하게 양자 우물내로 들어가거나 빠져나올 수 있다.
전자 에너지 E와 그 파장 I는, h는 플랑크 상수이고, m은 유효 전자 질량일 때 방정식 E=h2/2ml2에 의해 서로 반비례적인 관계에 있다. 전자의 에너지는 이러한 구조를 가로지르는 바이어스에 의해 조절될 수 있다. 이중-장벽을 통한 전송(또는 전류)은 인가된 전압에 민감하게 의존한다. 이중-장벽 구조는 어떤 인가된 바이어스에 대해서는 전자를 통과시키고 또 어떤 바이어스에 대해서는 전자를 반사시키는 에너지 대역통과 필터(energy bandpass filter)로 여길 수도 있다. 들어오는 전자의 에너지가 양자-우물 구조의 공진 투과 에너지의 정합할 때 전자는 공진 상태에 있다고 말한다.
RTD에서, 들어오는 전자 에너지의 평균치가 공진 에너지와 거의 같아서 전자가 이중-장벽 구조를 효과적으로 통과할 수 있는 때까지 전류는 인가된 전압과 더불어 단조 증가한다. 약간 높은 전압(인가된 바이어스)에서, 전자는 더 이상 양자우물에 효과적으로 결합하지 못하고, 투과(전류)는 감소한다. 더 높은 인가된 전압에서, 전자의 에너지는 장벽을 극복하기에 충분하게 되어 바이어스와 더불어 전류가 증가하게 된다. 따라서, 공진 터널링 다이오드의 전류-전압 특성은 N-형이다. 이것이 공진 터널링 전자 소자에서 유용하게 이용되는 특성이다.
RTD는 종종 논리 및 아날로그 신호 처리 회로에 이용된다. 이들은 종래 회로의 크기, 전력 소산 또는 지연을 감소시키는데 대단히 유용하다. 그러나, RTD의 동작은 그 고유의 전기 히스테리시스로 인해 문제를 종종 발생시킨다. 낮은 전압 또는 전류에서 높은 전압 또는 전류로 일단 스위칭되면, 소자를 원래의 상태로 되돌리기 위해 그 인가된 바이어스의 리셋이 필요하다.
E. Goto, IRE Trans. Electronic Computers, March 1960, at p.25에 공개된 종래의 Goto 셀은 하나의 패스 트랜지스터(10)와 2개의 RTD(12 및 14)로 구성되며, 도1a에 도시되어 있다. 이것은 컴팩트(compact)하며 정적(static)이라는 장점을 가진다. 도1b는 도1a 회로의 부하선 분석을 도시하며 2개의 안정된 래칭점(16 및 18)을 보여주고 있다. 그러나, 충분한 전류 드라이브를 갖는 RTD에 대해, 계곡 전류는 큰 정적 전력 소산을 유발한다. 따라서, RTD 래치(latch) 쌍의 행동을 증폭하는 "이득 단"의 개념이 발생하게 된다.
CMOS 기가비트 DRAM에 대해 다수의 2-트랜지스터(2T) 셀이 제안되고 있다. 이들 중 4개가 필요한 저장 노드 커패시턴스를 감소시키는 것으로 도2a 내지 도2d에 도시되어 있다. 도2a의 회로는 H.Shichijo et al., Ext Abs. 16th Int. Conf. on Solid State Dev. and Mat.(1984), p.265에 공개되어 있다. 도2b의 회로는 W.Kim, IEEE J.Solid State Circuit, vol. 29(1994) at p.978에 공개되어 있다. 도2c의 회로는 S. Shukuri, Int. Electron Dev. Meeting Tech. Digest(1992) at p.32.8.1에 공개되어 있다. 도2d의 회로는 M. Terauchi, 1993 Symp. VLSI Tech. Digest, at p.21.에 공개되어 있다. 이러한 셀들의 이점은 높은 잡음 여유, 극저 정전력, 및 높은 전류 구동 용량을 포함한다. 이들 회로의 불리한 점은 여전히 리프레싱이 필요하고, 다중-상태 동작이 불가능하다는 것이다.
상술한 어려움과 더불어, 본 발명의 주 목적은 SRAM의 기능과 DRAM의 셀 밀도와 근접한 밀도를 갖는 메모리 셀을 제공하는 것이다.
본 발명은 기입 워드라인에 결합된 게이트 전극과 비트라인에 결합된 드레인 전극을 갖는 p-채널 FET 및 비트라인에 결합된 소오스 전극과 판독 워드라인에 결합된 드레인 전극을 갖는 n-채널 FET를 포함한다. 공급 전압과 기판 전압 사이에 결합된 한 쌍의 직렬연결된 공진 터널링 다이오드들은 p-채널 FET의 소오스 전극과 n-채널 FET의 게이트 전극에 결합된 공통 접속을 가진다.
도1a는 한 쌍의 공진 터널링 다이오드를 포함하는 종래 기술의 메모리 셀을 도시한다.
도1b는 도1a의 회로의 부하선(load line) 분석을 도시한다.
도2a내지 도2d는 저장 노드 커패시턴스를 감소시키기 위한 종래 기술의 4개의 2-트랜지스터 이득 셀을 도시한다.
도3은 본 발명의 한 실시예에 따른 메모리 셀을 도시한다.
도4는 도3의 메모리 셀을 시물레이션하는데 사용되는 회로를 도시한다.
도5는 도4의 시물레이션 파형을 도시한다.
도6a는 본 발명의 제2 실시예에 따른 메모리 셀 회로를 도시한다.
도6b는 도6a의 실시예의 4개의 직렬연결된 중간 노드에 대한 3개의 안정점을 도시하는 부하선 그래프를 도시한다.
도7은 RTD래치(latch)구조를 도시한다.
도8a는 본 발명의 제3 실시예에 따른 메모리 셀 회로를 도시한다.
도8b는 본 발명의 제4 실시예에 따른 메모리 셀 회로를 도시한다.
* 도면의 주요부분에 대한 부호의 설명
20：p-채널 FET 22：n-채널 FET
24, 26：공진 터널링 다이오드(RTD)
도3을 참조하면, 상술된 이점을 가지나 앞서 설명된 종래 기술의 메모리 셀 설계의 어떠한 불리한 점도 가지지 않는 메모리 셀로서의 기능을 하는 회로가 도시되어 있다. 이 메모리 셀 회로는 p-채널 FET(20), n-채널 FET(22) 및 공진 터널링 다이오드(RTD, 24 및 26)을 포함한다. 이 회로는 p-채널 FET(20)이 그 게이트 전극은 기입 워드라인에 결합되고 그 드레인 전극은 비트라인에 결합되도록 하도록 구성되어 있다. n-채널 FET(22)는 비트라인에 결합된 소오스 전극과 판독 워드라인에 결합된 드레인 전극을 가진다. RTD(24 및 26)은 공급 전압 VDD와 기판 전압 Vss사이에 직렬연결된 쌍으로서 결합되며, p-채널 FET(20)의 소오스 전극과 저장전극 SN에 있는 n-채널 FET(22)의 게이트 전극에 결합된 공통 접속을 가진다.
Shukuri 등에 의한 참조문헌에 지시된 것과 유사한 CMOS셀이 도2c에 도시되어 있으며, 1볼트에서의 동작을 허용하는 것으로 간주된다. 한 쌍의 RTD(24 및 26)의 동작은 일반적으로 셀의 상태를 교란시키는 어떠한 누설 전류도 상쇄시켜 리프레싱할 필요성을 없앤다. 따라서, 도1에 도시된 DRAM 셀은 도3의 수정된 소자에 의해 SRAM 셀로 변형된다.
RTD(24 및 26)의 이러한 구성이 가지는 이점은 이들의 액티브 전류가 도1에 도시된 유형의 DRAM 셀의 누설 전류보다 약간 더 큰 정도만 필요하기 때문에 대단히 낮은 전류 밀도 소자가 될 수 있다는 것이다. 이들 전류는 셀당 1fA(10-15A) 정도이며, 단지 10-6A/cm2정도의 극저 RTD 전류 밀도를 초래한다. 어떠한 더 높은 전류 레벨도 래칭 속도를 증가시킬 것이며, 이것은 필요없는 것이며 단지 여분의 전력을 소모할뿐이다. 비-파괴성 판독(Non-Destructive Readout, NDR)인 이상 높은 피크-대-계곡(peak-to-valley) 전류비가 필요없다.
도3의 메모리 셀이 집적회로 에뮬레이션을 위한 표준 컴퓨터 모델링 프로그램인 SPICE를 사용하여 시뮬레이션되었다. 이시뮬레이션에서 표준 0.4㎛ 게이트 길이의 실리콘 CMOS 트랜지스터 모델과 택스사 인스트루먼트(Taxas Instrument)사가 개발한 SPICE RTD 모델을 사용하였다. 시물레이션 회로는 도4에 도시되어 있다. 여기서 선택한 p-채널 기입 FET(20)과 n-채널 판독 FET(22)의 폭은 1㎛였고, 2개의 RTD(24 및 26)의 면적은 0.25㎛2이었다. 도4의 표에는 메모리 셀의 3개 상태를 정의한다. "대기"는 동일한 워드라인 또는 비트라인 상의 셀들이 어드레싱되고 있는 때조차 셀이 기입 또는 판독되지 않는 것을 의미한다.
도5는 도5에 실선으로 표시된 10-4A/cm2계곡 전류 밀도(0.25pA/cell)와 약 8의 피크-대-계곡 전류 밀도를 내도록 선택된 RTD(24 및 26)의 파라미터들에 대한 상술한 시뮬레이션의 결과를 도시한다. 도시된 시간측 상에서, RTD의 어떠한 명백한 래칭도 관찰될 수 없으나, 셀은 근본적으로 RTD(24 및 26)이 없는 상태와 같이 동작한다. 전류 밀도가 도5에 점선으로 도시된 바와 같이 1000의 팩터(factor)만큼 증가할 때, μsec 단위 상에서조차 약간의 래칭 효과가 관찰되기 시작한다. 이것은 묵시적으로 RTD쌍의 극지 밀도가 도1의 DRAM을 누설에 안정적으로 만든다.
본 발명의 메모리 셀의 추가된 이점은 다중-상태 동작이다. 도6a는 본 발명의 제2 실시예에 따른 메모리 셀 회로를 도시한다. 여기에는 저장노드 SN의 각각의 옆에 있는 RTD의 개수를 1개에서 2개로 증가시켜 RTD(24a, 24b, 26a 및 26b)를 직렬연결시킴으로써 3개의 안정된 상태가 얻어진다. 도6b는 도6a 실시예의 4개의 직렬연결된 RTD의 중간 노드 SN에 대한 3개의 안정된 점(30, 32 및 34)를 도시하는 부하선 그래프를 도시한다.
도7은 RTD 래치 구도를 도시한다. 이 구조에서 RTD 스택의 2개의 "다리"는 2개의 메사-모양 기둥(40 및 42)이다. 이들은 1개, 2개 및 그 이상의 RTD를 포함하는 동일한 에피텍셜층을 공유한다. 이러한 유형의 구조는 저장 노드 SN, 즉, 도3의 기입 FET(20)의 소오스 전극 상에 나타난다.
단지1A/cm2(및 약 8의 피크-대-계곡 전류 밀도)를 갖는 RTD가 InP-계열의 재료 시스템에서 구현되었다. 이것은 종래의 고속 RTD에 비해 크기가 4 내지 5정도 낮으나, 역시 목표로서 앞서 설명된 10-6A/cm2보다 훨씬 높다.
본 발명에서 사용하기 위해 설명된 CMOS 소자 및 RTD는 Ⅲ/Ⅴ반도체 시스템에 집적될 수도 있다. 직접적인 집적은 어떤 곳에서는 현재 개발중에 있으나 CMOS DRAM 대량 생산과 호환되는 비용 수준에는 못 미치는 리프트-오프(lift-off) 에피텍셜 설계 기술로만 가능하게 보인다. 또 다른 선택은 실리콘 기반의 극저 전류 RTD의 개발이다. 역시 또 다른 선택은 Si 또는 SiGe 기반의 극저 전류밀도 에사키(Esaki)형 다이오드를 채택하는 것이다.
도3과 관련하여 설명된 셀과 밀접하게 관련된 또 다른 셀이 이후에 설명된다. 이것은 (도3의 판독 트랜지스터(22)와 등가의) 이득단은 가지지 않으나 대신에 부성 미분 저항(NDR) 다이오드 래치(44 및 46)과 더불어 큰 용량의 (대략 25 fF) DRAM 커패시터(48)을 가진다.
도8a는 Goto 셀(도1a)과 표준 DRAM 셀(하나의 패스 트랜지스터와 하나의 커패시터, 즉 1T/1C) 모두에 상당한 유사성을 보이는 셀을 도시한다. 그 동작은 DRAM 셀과 상당히 유사하다. 다이오드(44 및 46)을 포함하는 RTD 쌍은 단지 커패시터(48)의 누설 전류만 보상한다. 다시 한 번 DRAM 셀은 SRAM 셀로 변형된다. (약25 fF인) 커패시터(48)은 종래의 DRAM에서와 같이 판독 동작 중에 비트라인을 구동하므로, RTD 래치(44 및 46)은 다시 한 번 (도1b의 Goto 셀에 반대되는) 극저 전류 밀도이다.
도8a의 셀은 2T/NDR 다이오드 셀보다 덜 튼튼하나 매우 작은 크기(DRAM 셀 크기에 근접한)의 전위를 가진다. 또한 더 낮은 속도, 즉 대응하는 DRAM 셀 속도와 동일하다. 결국 판독 동작은 DRAM에서와 같이 자동 리프레싱과 더불어 수행되어야 할 것이다. DRAM과의 중요한 차이점은 다른 어떤(주기적) 리프레싱도 필요없다는 것이다. 종래의 DRAM 셀과의 부정적인 차이점은 하나 이상의 바이어스 라인(VDD 또는 VSS)가 각각의 셀에 인가되어야 한다는 것이다. 도3의 2T/NDR 다이오드 셀 설계로는 다중-값 데이터 저장이 불가능하지는 않지만 훨씬 더 어려울 것이다.
도8의 실시예의 재료는 일반적으로 도3의 2T/NDR 다이오드셀에 대한 것과 동일하나, NDR 다이오드의 물리적 부분으로서 하나는 큰 커패시턴스(48)을 구현해야 한다. 이와 같은 소자가 도8b에 도시되어 있다. 여기서, 부성 미분 저항 다이오드(50 및 52)는 필요한 커패시턴스를 물리적으로 포함한다. 다음은 도8 a의 셀에 대한 중요한 특성으로 간주된다.
1. 약 10-6A/cm2(또는 그 보다 훨씬 낮은)의 전류 레벨.
2. I-V 특성은 1볼트나 그 이하의 범위에서 제2의 최소치를 가지는 부성 미분 저항을 보인다.
3. 약15fF의 커패시턴스(2개의 부성 미분 저항 다이오드(44 및 46)은 SN에 병렬접속된다.)
도8a의 소자는 "높은 커패시턴스 NDR 다이오드" 또는 "NDR 누설 전류 커패시터"로 간주될 수 있다. 전류 DRAM 커패시터는 상술한 특성 1과 3을 만족시키나 특성 2는 만족시키지 못한다. 이러한 예외적인 커패시터의 구현은 기존의 DRAM 설계는 밀도에 있어서 약간의 히트(hit)와 셀당 하나 이상의 바이어스 라인의 추가와 더불어 SRAM 설계로 전환될 수 있음을 의미한다. 이것은 액세스 속도만 제외하고 현재의 SRAM셀 설계보다 훨씬 더 낮다.
본 발명의 원리가 본 명세서에서 공개된 특정 구조의 예와 더불어 설명되었지만, 본 발명의 원리에서 다양한 수정이 가능하다는 것을 알 수 있을 것이다. 본 발명의 영역은 본 명세서에서 공개된 특정 구조에 제한되지 않고, 이후의 첨부된 청구 범위에 의해 평가되어야 한다.

Claims (7)

  1. 비트라인과 기입 및 판독 워드라인과의 각각의 교차부에 메모리 셀을 포함하는 매트릭스로서 조직된 메모리 시스템에 있어서, 상기 메모리 셀은 기입 워드라인에 결합된 게이트 전극과 비트라인에 결합된 드레인 전극을 갖는 제1 전계 효과 트랜지스터(FET); 상기 비트라인에 결합된 소오스 전극과 판독 워드라인에 결합된 드레인 전극을 갖는 제2 FET; 및 전원 전압과 기관 전압 사이에 직렬접속된 제1 및 제2 부성 저항 소자를 포함하고, 상기 직렬접속된 부성 저항 소자의 공통점은 상기 제1 FET의 소오스 전극과 상기 제2 FET의 게이트 전극에 결합되는 것을 특징으로 하는 비트라인과 기입 및 판독 워드라인과의 각각의 교차부에 메모리 셀을 포함하는 매트릭스로서 조직된 메모리 시스템.
  2. 제1항에 있어서, 상기 제1 FET는 p-채널 FET인 것을 특징으로 하는 비트라인과 기입 및 판독 워드라인과의 각각의 교차부에 메모리 셀을 포함하는 매트릭스로서 조직된 메모리 시스템.
  3. 제1항에 있어서, 상기 제2 FET는 n-채널 FET인 것을 특징으로 하는 비트라인과 기입 및 판독 워드라인과의 각각의 교차부에 메모리 셀을 포함하는 매트릭스로서 조직된 메모리 시스템.
  4. 제1항에 있어서, 상기 제1 및 제2 부성 저항 소자는 공진 터널링 다이오드(RTD)인 것을 특징으로 하는 비트라인과 기입 및 판독 워드라인과 각각의 교차부에 메모리 셀을 포함하는 매트릭스로서 조직된 메모리 시스템.
  5. 비트라인과 워드라인의 각각의 교차부에 메모리 셀을 포함하는 매트릭스로서 조직된 메모리 시스템에 있어서, 상기 메모리 셀은 워드라인에 결합된 게이트 전극과 비트라인에 결합된 소오스 전극을 갖는 전계 효과 트랜지스터(FET); 전원 전압과 기판 전압 사이에서 직렬로 결합되며, 그 공통점이 상기 드레인과 소오스 전극들 중 다른 하나에 결합되는 제1 및 제1 부성 저항 소자; 및 상기 직렬접속된 부성 저항 소자의 상기 공통점과 상기 공급 전압 및 기판 전압 중 하나와의 사이에 결합된 커패시턴스를 포함하는 것을 특징으로 하는 비트라인과 워드라인의 각각의 교차부에 메모리 셀을 포함하는 매트릭스로서 조직된 메모리 시스템.
  6. 제5항에 있어서, 상기 FET는 n-채널인 FET인 것을 특징으로 하는 비트라인과 워드라인의 각각의 교차부에 메모리 셀을 포함하는 매트릭스로서 조직된 메모리 시스템.
  7. 제5항에 있어서, 상기 제1 및 제2 부성 저항 소자는 공진 터널링 다이오드(RTD)인 것을 특징으로 하는 비트라인과 워드라인의 각각의 교차부에 메모리 셀을 포함하는 매트릭스로서 조직된 메모리 시스템.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.
KR1019970030495A 1996-07-01 1997-07-01 부성미분저항소자를갖는메모리셀 KR100450362B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US2116596P 1996-07-01 1996-07-01
US601021,165 1996-07-01
US60/021,165 1996-07-01

Publications (2)

Publication Number Publication Date
KR980011423A true KR980011423A (ko) 1998-04-30
KR100450362B1 KR100450362B1 (ko) 2004-11-26

Family

ID=21802720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970030495A KR100450362B1 (ko) 1996-07-01 1997-07-01 부성미분저항소자를갖는메모리셀

Country Status (6)

Country Link
EP (1) EP0817199B1 (ko)
JP (1) JP3884536B2 (ko)
KR (1) KR100450362B1 (ko)
DE (1) DE69717352T2 (ko)
SG (1) SG54526A1 (ko)
TW (1) TW400636B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100497072B1 (ko) * 2001-08-06 2005-06-23 닛뽕덴끼 가부시끼가이샤 메모리 장치
KR20160106519A (ko) * 2015-03-02 2016-09-12 삼성전자주식회사 Cmos 공진 인터밴드 터널링 셀

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661454A (ja) * 1992-08-10 1994-03-04 Hitachi Ltd 半導体集積回路装置
US5390145A (en) * 1993-04-15 1995-02-14 Fujitsu Limited Resonance tunnel diode memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100497072B1 (ko) * 2001-08-06 2005-06-23 닛뽕덴끼 가부시끼가이샤 메모리 장치
KR20160106519A (ko) * 2015-03-02 2016-09-12 삼성전자주식회사 Cmos 공진 인터밴드 터널링 셀

Also Published As

Publication number Publication date
DE69717352T2 (de) 2003-06-26
EP0817199A2 (en) 1998-01-07
DE69717352D1 (de) 2003-01-09
JP3884536B2 (ja) 2007-02-21
JPH1069766A (ja) 1998-03-10
TW400636B (en) 2000-08-01
SG54526A1 (en) 1998-11-16
EP0817199A3 (en) 1999-10-13
EP0817199B1 (en) 2002-11-27
KR100450362B1 (ko) 2004-11-26

Similar Documents

Publication Publication Date Title
US5953249A (en) Memory cell having negative differential resistance devices
Inokawa et al. A multiple-valued logic and memory with combined single-electron and metal-oxide-semiconductor transistors
van der Wagt Tunneling-based SRAM
JP2915011B2 (ja) 単発性乱調の防護のための容量性を有したメモリ・セル
Yoshida et al. A capacitorless 1T-DRAM technology using gate-induced drain-leakage (GIDL) current for low-power and high-speed embedded memory
Wade et al. Dynamic cross-coupled bit-line content addressable memory cell for high-density arrays
Cho et al. Static random access memory characteristics of single-gated feedback field-effect transistors
JP2004200300A (ja) Ｓｒａｍセルおよびそれを用いたメモリ集積回路
US5677637A (en) Logic device using single electron coulomb blockade techniques
Abiri et al. A novel design of low power and high read stability ternary SRAM (T-SRAM), memory based on the modified gate diffusion input (m-GDI) method in nanotechnology
Chakraborty et al. Pseudo-static 1T capacitorless DRAM using 22nm FDSOI for cryogenic cache memory
Yang et al. Combinational access tunnel FET SRAM for ultra-low power applications
Luk et al. A novel dynamic memory cell with internal voltage gain
Srinivasa et al. Correlated material enhanced SRAMs with robust low power operation
Lee et al. Low-voltage, high-speed circuit designs for gigabit DRAMs
Duari et al. A dual port 8T SRAM cell using FinFET & CMOS logic for leakage reduction and enhanced read & write stability
JPS5944720B2 (ja) ダイナミック半導体記憶装置
KR100450362B1 (ko) 부성미분저항소자를갖는메모리셀
Mizuta et al. Nanoscale Coulomb blockade memory and logic devices
Shieh et al. A multiple-dimensional multiple-state SRAM cell using resonant tunneling diodes
Uemura et al. Design and analysis of resonant-tunneling-diode (RTD) based high performance memory system
Stone et al. A high-speed silicon single-electron random access memory
Takada et al. A 4-Mbit DRAM with half-internal-voltage bit-line precharge
Suzuki et al. A 3.5-ns, 500-mW, 16-kbit BiCMOS ECL RAM
Lu et al. Plate-noise analysis of an on-chip generated half-VDD biased-plate PMOS cell in CMOS DRAMs

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19970701

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20020702

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19970701

Comment text: Patent Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20040622

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20040916

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20040917

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20070718

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20080711

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20090716

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20100827

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20110830

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20120830

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20120830

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20130830

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20140828

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20140828

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20150630

Start annual number: 12

End annual number: 12

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20170705