JP2915011B2 - 単発性乱調の防護のための容量性を有したメモリ・セル - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は集積回路の分野のもので、特にスタティック
・ランダム・アクセス・メモリに関するものである。

〔従来の技術〕

通信衛星の軌道宇宙空間のような放射が存在するよう
な所定の空間内ではスタティック・メモリ・セルはソフ
ト・エラー若しくは単発性乱調−シングル・イベント・
アップセット（SEUS）となりやすくなり、またはなりや
すくなりがちとなろう。E.C.ミュラー（Muller）、M.S.
グッセンハワー（Gussenhower）、K.A.リンチ（Lynch）
およびD.H.ブレンテジャー（Brenteger）による「DMSP
線量計測データ：乱調をひきおこす現象の空間計測およ
びマッピング」IEEE Trans.Nuclear ScienceNS−34、P
P.1251−1255（1987年）およびH.T.ウィーバー（Weave
r）らによる「SRAM内でのSEUのメカニズムの基本的研究
からひき出されるSEU剛性のあるメモリ・セル」IEEE Tr
ans.Nuclear Science NS−34、PP.1281−1286（1987
年）。ソフト・エラー若しくはシングル・イベント・ア
ップセット（SEU）は、一般にメモリのような集積回路
を単一の誘起粒子が通過するとき、その単一の誘起粒子
の経路に沿って、その単一の誘起粒子によって生成され
る電子−ホール対によってひきおこされる。その誘起粒
子がメモリ・セルの臨界量における臨界電荷を生成する
と、メモリの論理状態は乱される。この臨界電荷は定義
によれば、メモリ・セルの論理状態を変えるに必要な電
気的電荷の最小量である。また、この臨界電荷は宇宙線
からの直接のイオン化によりメモリに入り込みうる。T.
C.メイ（May）、M.H.ウッズ（Woods）による「ダイナミ
ック・メモリ内で、アルファ粒子により誘起されるソフ
ト・エラー」IEEE Trans.Electronic Devices、ED−2
6、P.2（1979年）およびJ.C.ピッケル（Pickel）、J.T.
ブロードフッド（Blaud food）、Jrによる「CMOS RAMの
宇宙線により誘起される誤まり率の解析」IEEE Trans.N
vclear Science、Vol.NS−28、PP.3962〜3967（1981
年）掲載を参照。また、臨界電荷はアルファ粒子（ヘリ
ウム原子核）からもたらされうる。SEUの一例はCMOS反
転器の断面図を図示する第1a図に示されうる。アルファ
粒子ＰがＰ型チャネルMOSトランジスタPch内の半導体物
質のかたまりにぶつかると、それは各々マイナスおよび
プラスの符号により示される電子−ホール対を発生す
る。ｎチャネルトランジスタNchがON状態であり、Ｐチ
ャネル・トランジスタPchがOFF状態であるとすると、ド
レインＤに集まる（ドレインＤ方向への矢印参照）ホー
ルは出力OUTの電圧を論理低レベルから論理高レベルに
変化せしめうる。マイナスの符号により示される電子は
回路電源電圧Vccの方向に流れるだろう。トランジスタN
ch上に衝突した、電荷を生成する誘起粒子は正の電荷が
地気の方向へ動き、負の電荷が出力OUTのところに集ま
って反対の効果をもたらし、このようにして反転器の論
理状態を変化せしめうる。一般に、スタティック・ラン
ダム・アクセス・メモリ（SRAM）に用いられる、周知の
CMOS（相補型金属酸化物半導体）スタティック・メモリ
・セルの概略図を図示する第1b図を参照して更に、背景
について述べる。メモリ・セル２はよく知られている相
互結合型反転器の実現化方法により作られ、このように
してCMOS反転器はメモリ・セル２内で用いられる。（な
お、金属酸化物半導体という句において用いられる金属
という語は半導体および関連技術分野においては多結晶
物質を包含するものとしても解釈される。）メモリ・セ
ル２内の第１のCMOS反転器４はVccおよびグランド間で
直列に接続される、ソース−ドレイン行路を有し、共に
結びつけられたゲートを有する、Ｐチャネル・トランジ
スタ６およびｎチャネル・トランジスタ８から構成され
る。メモリ・セル２内の第２のCMOS反転器５も同様に、
Ｐチャネル・トランジスタ10およびｎチャネル・トラン
ジスタ12がそれらのソース−ドレイン行路がVcc−グラ
ンド間で直列に接続されて、それらのゲートもまた共通
に接続されて構成される。この相互結合はトランジスタ
６および８のゲートがトランジスタ10および12のドレイ
ン（第1b図のノードS1）に接続され、トランジスタ10お
よび12のゲートがトランジスタ６および８のドレイン
（第1b図のノードS2）に接続されることにより行われ
る。Ｎチャネル通過トランジスタ14はノードS2と第１の
ビット・ラインBLとの間に接続される、ソース−ドレイ
ン行路およびワード・ラインWLに接続されるゲートを備
えている。Ｎチャネル通過トランジスタ16も同様に、ノ
ードS1と第２のビット・ラインBL_との間に接続される
ソース−ドレイン行路およびワード・ラインWLに接続さ
れるゲートを備えている。通過トランジスタ14、16は動
作可能とされると、ビット・ラインBLおよびBL_の各々
からデータを入れたり、出したりすることができる。ビ
ット・ラインBLおよびBL_はメモリ・セル２へデータを
運び込んだり、運び出したりする。通過トランジスタ1
4、16はSRAM内の列アドレスの関数であるワード・ライ
ンWLにより動作可能となる。この列アドレスはｎワード
・ラインのうちの一つが動作可能となるように、SRAM内
の列デコーダによりデコードされる。なお、ｎはメモリ
の集積度および構造の関数である、メモリ内のメモリ・
セルの列数である。

動作状態では、ノードS1およびS2の電圧はメモリ・セ
ル２内のCMOS反転器４、５の相互結合の性質のために、
必らず相互に論理補数となろう。ワード・ラインWLが列
デコーダ（図示せず）により誘起されると、列デコーダ
に接続されるアドレス・バッファ（図示せず）へのアド
レス入力で受けた列アドレスに従い、通過トランジスタ
14および16はON状態となり、ノードS1およびS2を、ビッ
ト・ラインBL_およびBLに各々、結合する。したがっ
て、ワード・ラインWLがハイレベルであれば、メモリ・
セル２の状態はBLおよびBL_上に差分電圧を生じせしめ
る。または、BLおよびBL_に電圧を印加する周辺回路も
メモリ・セル２の状態を変えることができる。第1b図に
示されるトランジスタの大きさは一般に、通過トランジ
スタ14および16がワード・ラインWLによりON状態とされ
たとき、ビット・ラインBL_に対するビット・ラインBL
での差動的に低い電圧がノードS2を論理低レベルにする
ことができ、ビット・ラインBLに対するビット・ライン
BL_での差動的に低い電圧がノードS1を論理低レベルに
することができるように、選択される。しかしながら、
第１図に示されるトランジスタのサイズはまた、トラン
ジスタ14および16がON状態であるときに、ビット・ライ
ンBL_に対するビット・ラインBLでの差動的に高い電圧
がノードS2をハイレベルにしないように、またビット・
ラインBLに対するビット・ラインBL_での差動的に高い
電圧がノードS1をハイレベルにしないように選択され
る。したがって、メモリ・セル２への書き込みは所望の
ビット・ラインを高電位にすることによりなし得、この
ようにして、ノードS1またはノードS2のいづれかでセル
２の所望の側が低レベルとなることにより、今度はセル
２内の帰還経路によって、セル２の反対側を論理的に高
い状態をせしめる。

SEUに対してメモリ・セルを強化するための一つの方
法は所定のでき事により生成される電荷の量を低減する
ことである。これは、例えば、物質のかたまり内での集
堆の深さより薄いシリコン膜を用いることによりなしう
る。例えば、SOI（Silicon on insulator−絶縁体上の
シリコン）デバイス内のように、シリコンの薄膜上に形
成されたメモリ・セルは絶縁体内の行路沿いのイオン化
電荷が半導体内に生成されるイオン化電荷に比べ、集ま
るより、再結合しやすいので、シリコンのような半導体
のかたまり上に形成されたものよりSEUとなりにくい。

メモリ・セルを乱調状態になりにくくする、もう一つ
の方法はそのセルの臨界電荷を増やすことである。SEU
をもたらすのに要する臨界電荷を増やすことに基づき、
スタティック・メモリ・セル内でのSEUに対する強化案
が第２図の概略図に図示される。図示のとおり、抵抗18
および20は反転器４および５の相互結合ライン内に含ま
れており、それらはトランジスタ６、８、10および12の
ゲート容量に関連するRC時定数遅延を増加する。臨界量
における誘起粒子の衝突の初期の影響はメモリ・セルの
１つのノード、例えばノードS1の電圧を変えてしまうこ
とである。乱調状態はノードS1の初期電圧が再び回復す
る前に、反転器４および５の相互結合によりこの電圧に
おける変化が伝播すると、起こる。増やされたRC遅延は
相互結合による帰還伝播を遅くし、初期的に影響のあっ
たノードの回復のためのより多くの時間を許容する。し
かしながら、このRC伝播遅延の増加はセル２の書き込み
サイクル時間も遅くする。読み込みのサイクル時間が最
も重要であったので、SRAMの書き込みサイクルは一般に
読み込みサイクルより速いものであり、その結果、書き
込みサイクルをいくらか遅くすることは受け入れられる
ことであった。しかしなから、メモリ・セルを小さい形
状に制限すると、SEU強化セルの書き込みサイクルの速
度は重要なものとなる。したがって、このSEU強化への
抵抗力のあるアプローチももはや望ましくはない。

臨界電荷を増やすことに基づくSEUに対するもう１つ
の強化案は、反転器のドレインの容量を増やし、所定の
集積電荷量に対してノード上の電圧変化を減少させるこ
とである。SEUに対する臨界電荷を増加させることにお
けるキャパシタンスの有効性は、２つの反転器のドレイ
ン間にキャパシタンス＿それは第３図に示されるように
相互結合により、同じ反転器のゲートとドレインとの間
のものと同でものであるが＿を有することにより増大す
る。第３図は、キャパシタ22がインバータS1およびS2の
ドレイン間で接続されていることを除いて、第1b図と同
じ概略的回路を図示する。反転器のゲートとドレインと
の間にキャパシタンスを有することにより、キャパシタ
ンスの効果はミラー（Miller）キャパシタンスにより増
大される。また、ゲートからドレインへのキャパシタン
スにより、ドレイン電圧の変化は回復電流が増加される
ように、ゲート電圧の変化を引き起こす。ゲート上の増
加したキャパシタンスはまた、帰還経路内でのRC遅延を
増加し、SEUに対する抵抗力を増大させ、また書き込み
を遅くするが、その抵抗力が小さい限り、この効果は最
小のものとなろう。

本発明の目的は新規で、かつ改善されたメモリ・セル
を提供することである。

本発明の他の目的はスタティック・ランダム・アクセ
ス・メモリに用いられる。新規で、かつ改善されたメモ
リ・セルを提供することである。

本発明のさらに他の目的は、単発性乱調に対して強化
された、新規で、かつ改善されたメモリ・セルを提供す
ることである。

本発明のさらに他の目的は高集積メモリのために、メ
モリ・セル内に密集したキャパシタを提供することであ
る。

本発明の更なる目的は全ての容量性ゲート電圧に対し
て、比較的、高容量を維持する、メモリ・セル内に密集
したキャパシタを提供することである。

〔問題点を解決するための手段および作用〕

上記の本発明の目的は相互結合をした反転器を含み、
キャパシタ・チャネルに接続された、ｎ＋半導体物質お
よびＰ＋半導体物質の両者を備えたMOSキャパシタを有
し、これにより高い容量性が正および負のキャパシタ・
ゲート電圧に対して維持されうるようにしたメモリ・セ
ルにより達成される。MOSキャパシタは単発性乱調の防
止を強化するために、反転器の相互結合間で接続され
る。

または、ダイナミック・メモリ（リフレッシュを必要
とするメモリ）はスタティック・メモリに代わって代用
され得、上述のMOSキャパシタ構造を含みうる。

〔実施例〕

本発明を具体化する集積回路の概略図が第４図に図示
されている。なお、最適なSEUに対する強さのために
は、この回路は絶縁体上に形成され（それは半導体物質
のかたまり上にも形成されうるが）、それゆえにSOIデ
バイスとして分類されうる。第４図はキャパシタ22がキ
ャパシタ24およびキャパシタ26の２つの部分に描かれて
いることを除いて、第３図に示されるものと同じ概略回
路を図示している。キャパシタ24はトランジスタ６およ
び８の共通ゲートと共通ドレインとの間で、それらに接
続されており、キャパシタ26はトランジスタ10および12
の共通ゲートと共通ドレインとの間で、それらに接続さ
れている。さらに、VSSは回路地気に対する電圧がその
ノードにより保持されうることを示すために、第３図中
の地気ノードに代用されている。第３図中に示されてい
る回路と、同じように、この回路はかなりの量により、
書き込みサイクル時間に否定的に影響を与えることはな
い。

キャパシタ24および26の構造は正面図、平面図、左側
面図および右側面図を各々、図示する第5a、5b、5cおよ
び5d図に示されている。第４図の各キャパシタ24、26は
第5a乃至5d図に示されるとおり、キャパシタ・ゲート28
（好ましくは多結晶シリコンからなるもの）、軽く注入
されたＰ型領域p^-上に層成されるキャパシタ・ゲート酸
化物、重く注入されたｎ型ソース／ドレイン領域n⁺およ
びこのn⁺ソーソ／ドレイン領域に隣接する、重く注入さ
れたＰ型ソース／ドレイン領域P⁺を含んでいる。このよ
うに、第４図に示されるキャパシタはドレイン部分の領
域上にポリシリコンを延長させて形成されうるMOSキャ
パシタである。これには更なる接触を必要とせず、キャ
パシタなしのセルの配置に依存して、セルの大きさを大
きくすることなく、いくらかのキャパシタンスを追加す
ることができる。例えば、金属レベルの要件によって決
定される大きさの、18マイクロメートル×24マイクロメ
ートルのセルにおいて、および29.8平方マイクロメート
ルの領域のキャパシタがセルの大きさを増やすことな
く、かつ組成のプロセスを変えることなく、付加され
た。付加的な容量性の領域はセル領域の増加に近い容量
性領域の増加をもって、増加したセル領域にもたらされ
うる。

（第5a図乃至第5d図を参照して）動作状態において
は、正の電圧がゲート28にかけられると、領域n⁺からの
電子が拡散するゲート28の下のｎ型のチャネルを形成す
る、強い反転層により容量性が展開する。同じように、
負の電圧がゲート28にかけられると、領域P⁺からのホー
ルが拡散するＰ型のチャネルを形成するホールの蓄積に
より容量性が展開する。また、この構造は充分なSEU強
化のための容量レベルを維持するという以前に述べた問
題点を解決する。

第6a乃至6c図は第5a乃至5d図の図面に示されるよう
に、ゲート28と領域n⁺または領域P⁺との間のソース電圧
Vgsに対する、ゲートの変化による容量性の変化を示す
グラフである。第6a乃至6c図に表わされる容量性の変化
は主に、MOSキャパシタのチャネル領域における蓄積層
または反転層の形成によるものである。このように、第
6a図に図示されるとおり、MOSキャパシタの蓄積（ｎ
型）層側の容量はより小さい値についてより、Vgs（ソ
ースに対するキャパシタ・ゲートの電圧）のより大きい
正の値についての方が大きくなる。同様に、第6b図は反
転５（Ｐ型）層側の容量はより小さい負の値についてよ
り、Vgsのより大きい負の値についての方が大きくな
る。第6c図はキャパシタ24および26の（第5a乃至5d図に
図示される）P⁺およびn⁺領域により接触されるデュアル
・チャネルによって、それらの容量性が負および正の両
者のゲート電圧に対して、比較的高い値に維持されるこ
とを示している。ソース−ゲート間電圧はメモリ・セル
２つの安定状態について実質的な正または実質的な負と
なるであろうから、そのデュアル・チャネルの接触は所
定の領域について一貫して大きな容量性をもたらす。

第7a図はメモリ・セル２内の要素の相対的位置と同様
に第４図のメモリ・セル２の物理的配置を示すために、
写真平板のマスクの複数の挿入箇所を図示している。
（ラベルが付された垂直線に示される）ワード・ライン
WLの位置はそれがトランジスタ14および16のゲートとし
て働くことを示している。トランジスタ14および16の１
つのドレイン／ソースd/s領域は接触領域42を介して、
金属または多結晶の半導体物質（例えば、シリコン）に
より、ビット・ラインBLおよびBL_の各々についての領
域に接続される。斜め模様の部分はＰ型物質の領域の位
置を表わしている。第４図中のトランジスタ６、８、1
0、および12の（斜線により陰影をつけた部分に示され
る）ゲート、ドレインおよびソースの領域は各々、ｇ、
ｄ、およびＳのラベルが付されている。トランジスタ６
および８の共通ドレインは領域44のところで、金属また
は多結晶半導体により、トランジスタ10および12の共通
ゲートに接続される領域46に接続される。同じように、
トランジスタ10および12の共通ドレインは領域44のとこ
ろで、トランジスタ６および８の共通ゲートに接続され
る領域46に接続される。VccおよびVssとの接触のための
位置もまた示されている。キャパシタ24および26のため
の位置はn⁺の符号が付された領域であるキャパシタn⁺お
よびP⁺の符号が付された領域であるキャパシタP⁺の位置
と共に区分けされた領域内に示されている。位置40はゲ
ートの側壁チャネルから漏れるのを封じるに供するP⁺の
領域である。

第7b図は堀の領域（moat region）ｍ内でメモリ・セ
ルを形成するに供する写真平板マスクの複数箇所を図示
している。ここではトランジスタ６および８の共通ゲー
トｇ（斜線で陰影を吹けた部分参照）が反転器４の共通
ドレインおよび反転器４の共通ゲートｇを含むキャパシ
タ24を形成するように延びている。同じように、トラン
ジスタ10および12の共通ゲートｇ（斜線で陰影を付けた
部分参照）が反転器５の共通ドレインおよび反転器５の
共通ゲートｇを含むキャパシタ26を形成するように延び
ている。キャパシタ24および26を形成し、アニール（an
neal）するステップを省略し、以下の説明により、この
分野の熟練家であれば明白であろう。その多の種々の詳
細のための、実現可能な組成プロセスの短かい概要を形
成の様々な段階の間のキャパシタの構造の斜視図である
第8a乃至8e図を参照して説明する。

第8a図に示されるような、絶縁物54（すなわち、二酸
化シリコン）上のシリコン52の構造から始めると、地卓
（mesa）が第8b図に示されるように食刻される。光アク
セプタ、例えばボロンが（矢印で示されるように）注入
される。次に、酸化層56が生じる。そして、多結晶のゲ
ート58が堆積し、パターンが作られ、次に重くマスクさ
れたドナーに注入（注入の矢印の下のn⁺の領域参照）、
さらに、重くマスクされたアクセプタ注入（注入の矢印
の下のP⁺の領域参照）が続いて行われる。このように形
成され、窒素の中で焼結された構造上に、n⁺およびP⁺の
領域間に導電性チタニウムシリサイドによる上部接続を
形成するために、チタニウムが蒸着される。n⁺およびP⁺
の領域上のシリサイドによる共通ノードの形成を行うこ
とができる。

本発明により好ましい実施例および特記した代替案を
参照して、ここに詳細に記述されてきたが、本記述はほ
んの例示として理解されるべきであり、限定された意味
で解釈されるべきではない。更に、本発明の実施例の詳
細における数多くの変形および本発明の付加的な実施例
は本記述を参照して、この技術分野の通常の技術を有す
る者にとって明白であろうし、それらの人々によりなし
うるものと理解されるべきである。例えば、ｎ型の半導
体領域はＰ型の半導体領域と全体的に入れ替えられ得、
反対にＰ型の半導体領域はｎ型の半導体領域と入れ替え
られ得る。このような変形および付加的な実施例は全
て、以下の項目に示される本発明の精神および真の範囲
内にあるものとする。

以下の記載に関連して、以下の各項を開示する。

（１） 異なる電圧のノード対を含み、更に前記ノード
間にまたがって接続されるMOSキャパシタを含み、前記M
OSキャパシタはゲート領域、ソース／ドレイン領域、重
く注入されたｎ型の半導体物質および重く注入されたＰ
型の半導体物質の両者が接続されるチャネル領域を含む
メモリ・セル。

（２） 前記MOSキャパシタの前記重く注入されたｎお
よびＰ型半導体物質は相互に隣接する前記１項に記載の
メモリ・セル。

（３） 前記隣接する重く注入されたｎおよびＰ型の半
導体領域はシリサイドにより相互に接続される前記
（２）項に記載のメモリ・セル。

（４） 一対の相互結合した反転器を含み、更に前記一
対の反転器の相互結合にまたがって接続されるMOSキャ
パシタを含み、前記MOSキャパシタはゲート領域、チャ
ネル領域およびチャネル領域に接続された重く注入され
たｎ型半導体物質および重く注入されたＰ型半導体物質
の両者を含むソース領域を含むメモリ・セル。

（５） 前記MOSキャパシタの前記重く注入されたｎお
よびＰ型半導体物質は相互に隣接して形成される前記４
項に記載のメモリ・セル。

（６） 前記隣接する重く注入されたｎおよびＰ型半導
体はシリサイドにより相互に接続される前記４項に記載
のメモリ・セル。

（７） 前記ゲート領域は多結晶の（Polycrystallin
e）半導体領域を含み、前記チャネル領域は軽く注入さ
れたＰ型半導体物質を含み、前記重く注入されたｎ型半
導体は前記重く注入されたＰ型半導体物質の近傍に形成
され、前記MOSキャパシタは前記軽く注入されたＰ型チ
ャネル領域上に形成されるゲート酸化層を含んでいる前
記４項に記載のメモリ・セル。

（８） 前記近傍の半導体物質はシリサイドにより接続
される前記７項に記載のメモリ・セル。

（９） 前記ゲート領域は多結晶の半導体領域を含み、
前記チャネル領域を軽く注入されたｎ型半導体物質を含
み、前記重く注入されたｎ型半導体物質は前記重く注入
されたＰ型半導体物質の近傍に形成され、前記MOSキャ
パシタは更に前記軽く注入されたｎ型チャネル領域上に
形成されるゲート酸化層を含んでいる前記４項に記載の
メモリ・セル。

（10） 前記近傍の半導体物質はシリサイドにより接続
される前記９項に記載のメモリ・セル。

（11） 前記半導体物質はシリコンである前記４項に記
載のメモリ・セル。

（12） 前記半導体物質はガリウム・アルセノイドであ
る前記４項に記載のメモリ・セル。

（13） 前記反転器は少なくとも１つの電界効果トラン
ジスタを含む前記４項に記載のメモリ・セル。

（14） 前記MOSキャパシタは前記少なくとも１つのト
ランジスタのドレイン上の前記少なくとも１つの電界効
果トランジスタのゲートの延長により形成される前記13
項のメモリ・セルのための配置。

（15） 前記MOSキャパシタの前記ゲート領域は前記メ
モリ・セルの少なくとも１つの方向にほぼ沿って延びる
前記13項に記載のメモリ・セルのための配置。

（16） ダイナミック・メモリを含み、異なる電圧の一
対のノードを含み、更に前記ノードにまたがって接続さ
れるMOSキャパシタを含み、前記MOSキャパシタはゲート
領域、ソース領域、重く注入されたｎ型の半導体物質お
よび重く注入されたＰ型の半導体物質の両者が接続され
るチャネル領域を含むメモリ・セル。

（17） 前記MOSキャパシタの前記重く注入されたｎ型
およびＰ型の半導体物質は相互に隣接して形成される前
記16項に記載のメモリ・セル。

（18） 前記隣接する重く注入されたｎ型およびＰ型の
半導体領域は相互にシリサイドにより接続される前記16
項に記載のメモリ・セル。

（19） 高密度のメモリ内の小さなメモリ・セルに使用
されるコンパクトなキャパシタ（24、26）が開示されて
いる。メモリ・セル中の相互結合した反転器（４、５）
の相互結合内のそのようなキャパシタ（24、26）は単発
性の乱調に対する強化を改善する。それより好ましい実
施例においては、その主題となるキャパシタ（24、26）
は正および負の両者のキャパシタ・ゲート電圧に対し
て、比較的高い容量性を維持するように、キャパシタ・
チャネルに接続されるn⁺およびP⁺を備えたMOSキャパシ
タである。

【図面の簡単な説明】

第1a図はCMOS反転器の断面図である。 第1b図はSRAMに一般的に用いられる周知のCMOSメモリ・
セルの概略図である。 第２図は臨界電荷を増加させることに基づく、従来のSE
U強化案の概略図である。 第３図は反転器相互結合内での容量性を用いたSEU強化
案の概略図である。 第４図は本発明を具体化するSEU強化案の概略図であ
る。 第5a乃至5d図は各々、本発明のキャパシタ構造の正面
図、平面図、左側面図および右側面図である。 第6a乃至6c図はゲート−ソース電圧の変化に伴う、容量
性の変化を示すグラフである。 第7aおよび7b図はメモリ・セルの物理的配置を示す写真
平板のマスクの複数の挿入箇所を示す図である。 第8a乃至8e図は形成の様々な段階の間のキャパシタ構造
の３次元図である。 ２……メモリ・セル、 ６、８、10、12……トランジスタ、 14、16……Ｎチャネル通過トランジスタ、 18、20……抵抗、 22……キャパシタ、 24、26……キャパシタ、 28……ゲート、 52……シリコン、 56……酸化層、 58……多結晶のゲート。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−32961（ＪＰ，Ａ) 特開 昭61−100958（ＪＰ，Ａ) 特開 昭60−10663（ＪＰ，Ａ) 特開 平１−304785（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/11,21/8244

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】異なる電圧のノード対を含み、更に前記ノ
   ード間に接続されるMOSキャパシタを含み、前記MOSキャ
   パシタは、ゲート領域と、チャネル領域と、当該チャネ
   ル領域への高濃度に注入されたｎ型の半導体材料及び高
   濃度に注入されたｐ型の半導体材料接合を有しているソ
   ース／ドレイン領域とを含むことを特徴とするSRAMメモ
   リセル。