JPH06215579A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06215579A JPH06215579A JP5210615A JP21061593A JPH06215579A JP H06215579 A JPH06215579 A JP H06215579A JP 5210615 A JP5210615 A JP 5210615A JP 21061593 A JP21061593 A JP 21061593A JP H06215579 A JPH06215579 A JP H06215579A
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Abstract
(57)【要約】
【目的】ソフトエラー耐性に優れ、書き込み時間増大の
抑制並びに書き込み後のデータの安定化を図れる半導体
記憶装置を実現する。 【構成】高負荷抵抗素子Ｒ1 ，Ｒ2 とドライバトランジ
スタＱ1 ，Ｑ2 とからなる第１および第２のインバータ
の入出力同士が接続されてなるＳＲＡＭにおいて、第１
のインバータの出力となる第１のノードｎ1 と第２のイ
ンバータの出力となる第２のノードｎ2 との間に、第１
のダイオードＤ1 、キャパシタＣ1 および第２のダイオ
ードＤ2 を直列に接続し、第１のダイオードＤ1 のアノ
ードを第１のノードｎ1 に接続し、カソードをキャパシ
タＣ1 の一方の電極に接続し、第２のダイオードのアノ
ードを第２のノードｎ2 に接続し、カソードをキャパシ
タＣ 1 の他方の電極に接続することにより、ソフトエラ
ー耐性を高めるとともに、書き込み時間を短くする。
抑制並びに書き込み後のデータの安定化を図れる半導体
記憶装置を実現する。 【構成】高負荷抵抗素子Ｒ1 ，Ｒ2 とドライバトランジ
スタＱ1 ，Ｑ2 とからなる第１および第２のインバータ
の入出力同士が接続されてなるＳＲＡＭにおいて、第１
のインバータの出力となる第１のノードｎ1 と第２のイ
ンバータの出力となる第２のノードｎ2 との間に、第１
のダイオードＤ1 、キャパシタＣ1 および第２のダイオ
ードＤ2 を直列に接続し、第１のダイオードＤ1 のアノ
ードを第１のノードｎ1 に接続し、カソードをキャパシ
タＣ1 の一方の電極に接続し、第２のダイオードのアノ
ードを第２のノードｎ2 に接続し、カソードをキャパシ
タＣ 1 の他方の電極に接続することにより、ソフトエラ
ー耐性を高めるとともに、書き込み時間を短くする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にスタティックＲＡＭ（Static RandomAccess Me
mory 、以下ＳＲＡＭという）のメモリセル回路の改良
に関するものである。
り、特にスタティックＲＡＭ（Static RandomAccess Me
mory 、以下ＳＲＡＭという）のメモリセル回路の改良
に関するものである。
【０００２】
【従来の技術】ＳＲＡＭでは、たとえばＳｉ基板やセラ
ミックからなるケーシングなどから放出されるα線が照
射されると、電子およびホールが発生する。ホールは
「０」Ｖにバイアスされている基板に吸収されるが、電
子はＳＲＡＭのセルの記憶ノード、具体的には論理的に
「ハイ（Ｈ）」レベル（ＶCCレベル）にある記憶ノード
へ飛び込みその電位を下げ、その結果、記憶データを破
壊する、いわゆる「ソフトエラー」が生じる。
ミックからなるケーシングなどから放出されるα線が照
射されると、電子およびホールが発生する。ホールは
「０」Ｖにバイアスされている基板に吸収されるが、電
子はＳＲＡＭのセルの記憶ノード、具体的には論理的に
「ハイ（Ｈ）」レベル（ＶCCレベル）にある記憶ノード
へ飛び込みその電位を下げ、その結果、記憶データを破
壊する、いわゆる「ソフトエラー」が生じる。
【０００３】従来、この「ソフトエラー」の発生を低減
するため、図２９〜図３１に示すように、キャパシタお
よび抵抗素子を記憶ノード間に挿入する方法が採用され
ている。
するため、図２９〜図３１に示すように、キャパシタお
よび抵抗素子を記憶ノード間に挿入する方法が採用され
ている。
【０００４】図２９は、「ソフトエラー」対策がなされ
た、いわゆる高負荷抵抗方式を採用した従来のＳＲＡＭ
のメモリセルの回路図である。図２９において、ＷＬは
ワード線、ＢＬはビット線、ＢＬ はビット線ＢＬと極
性が反転した反ビット線、ＶCCは電源電圧、Ｒ1 ，Ｒ2
は高負荷抵抗素子、Ｒ 3 ，Ｒ4 は抵抗素子、Ｑ1 ，Ｑ2
はＮ形金属酸化膜半導体(MOS;Metal Oxide Semiconduct
or) トランジスタからなるドライバトランジスタ、
Ｑ3 ，Ｑ4 はＮ形ＭＯＳトランジスタからなるワードト
ランジスタ、Ｃ1 はキャパシタ、ｎ1 は第１の記憶ノー
ド（以下、単にノードという）、ｎ2 は第２のノード、
ｎ3 は第３のノード、ｎ4 は第４のノードをそれぞれ示
している。
た、いわゆる高負荷抵抗方式を採用した従来のＳＲＡＭ
のメモリセルの回路図である。図２９において、ＷＬは
ワード線、ＢＬはビット線、ＢＬ はビット線ＢＬと極
性が反転した反ビット線、ＶCCは電源電圧、Ｒ1 ，Ｒ2
は高負荷抵抗素子、Ｒ 3 ，Ｒ4 は抵抗素子、Ｑ1 ，Ｑ2
はＮ形金属酸化膜半導体(MOS;Metal Oxide Semiconduct
or) トランジスタからなるドライバトランジスタ、
Ｑ3 ，Ｑ4 はＮ形ＭＯＳトランジスタからなるワードト
ランジスタ、Ｃ1 はキャパシタ、ｎ1 は第１の記憶ノー
ド（以下、単にノードという）、ｎ2 は第２のノード、
ｎ3 は第３のノード、ｎ4 は第４のノードをそれぞれ示
している。
【０００５】本ＳＲＡＭでは、上記した構成要素のう
ち、高負荷抵抗素子Ｒ1 およびドライバトランジスタＱ
1 により第１のインバータが、高負荷抵抗素子Ｒ2 およ
びドライバトランジスタＱ2 により第２のインバータが
それぞれ構成され、第１のインバータの出力である第１
のノードｎ1 と第２のインバータの入力となるドライバ
トランジスタＱ2 のゲート電極とが接続され、第２のイ
ンバータの出力である第２のノードｎ2 と第１のインバ
ータの入力となるドライバトランジスタＱ1 のゲート電
極とが接続されて、基本メモリセルが構成されている。
そして、本ＳＲＡＭでは、ビット線ＢＬに対してワード
トランジスタＱ3 により作動的に接続された第１のノー
ドｎ1 と反ビット線ＢＬ に対してワードトランジスタ
Ｑ4 により作動的に接続された第２のノードｎ2 との間
に、各ノード側からそれぞれ抵抗素子Ｒ3 ，Ｒ4 を介し
てキャパシタＣ1 を挿入することにより、「ソフトエラ
ー」耐性の向上を図っている。
ち、高負荷抵抗素子Ｒ1 およびドライバトランジスタＱ
1 により第１のインバータが、高負荷抵抗素子Ｒ2 およ
びドライバトランジスタＱ2 により第２のインバータが
それぞれ構成され、第１のインバータの出力である第１
のノードｎ1 と第２のインバータの入力となるドライバ
トランジスタＱ2 のゲート電極とが接続され、第２のイ
ンバータの出力である第２のノードｎ2 と第１のインバ
ータの入力となるドライバトランジスタＱ1 のゲート電
極とが接続されて、基本メモリセルが構成されている。
そして、本ＳＲＡＭでは、ビット線ＢＬに対してワード
トランジスタＱ3 により作動的に接続された第１のノー
ドｎ1 と反ビット線ＢＬ に対してワードトランジスタ
Ｑ4 により作動的に接続された第２のノードｎ2 との間
に、各ノード側からそれぞれ抵抗素子Ｒ3 ，Ｒ4 を介し
てキャパシタＣ1 を挿入することにより、「ソフトエラ
ー」耐性の向上を図っている。
【０００６】このような構成において、たとえば、第１
および第４のノードｎ1 ，ｎ4 の電位が「Ｈ」レベル
（ＶCC）、第２および第３のノードｎ2 ，ｎ3 の電位が
「Ｌ」レベル（ＧＮＤ）の状態において、第１のノード
ｎ1 にα線が照射されたとする。このとき、Ｓｉ基板中
で発生した電子が急速に第１のノードｎ1 に収集され
て、第１のノードｎ1 の電位は急速に低下する。一方、
第１のノードｎ1 と第４のノードｎ4 との間に接続され
た高抵抗素子Ｒ 3 の存在により、キャパシタＣ1 に蓄積
されていた電荷の放電は遅く、第４のノードｎ4 の電位
の下降も遅い。
および第４のノードｎ1 ，ｎ4 の電位が「Ｈ」レベル
（ＶCC）、第２および第３のノードｎ2 ，ｎ3 の電位が
「Ｌ」レベル（ＧＮＤ）の状態において、第１のノード
ｎ1 にα線が照射されたとする。このとき、Ｓｉ基板中
で発生した電子が急速に第１のノードｎ1 に収集され
て、第１のノードｎ1 の電位は急速に低下する。一方、
第１のノードｎ1 と第４のノードｎ4 との間に接続され
た高抵抗素子Ｒ 3 の存在により、キャパシタＣ1 に蓄積
されていた電荷の放電は遅く、第４のノードｎ4 の電位
の下降も遅い。
【０００７】したがって、第４のノードｎ4 の電位が十
分下がる前に第１のノードｎ1 への電子の収集が終了す
ると、その後のキャパシタＣ1 に残留していた電荷が分
配され、第１および第４のノードｎ1 ，ｎ4 は「Ｈ」レ
ベルへと回復していく。すなわち、ソフトエラーは起こ
らない。
分下がる前に第１のノードｎ1 への電子の収集が終了す
ると、その後のキャパシタＣ1 に残留していた電荷が分
配され、第１および第４のノードｎ1 ，ｎ4 は「Ｈ」レ
ベルへと回復していく。すなわち、ソフトエラーは起こ
らない。
【０００８】図３０は、「ソフトエラー」対策がなされ
た、Ｐ形ＴＦＴ負荷方式を採用した従来のＳＲＡＭのメ
モリセルの回路図である。本ＳＲＡＭでは、負荷素子と
してＰ形ＭＯＳトランジスタからなる負荷用トランジス
タＱ5 およびＱ6 を用い、負荷用トランジスタＱ5 のゲ
ート電極とドライバトランジスタＱ1 のゲート電極とが
接続されて第１のインバータが構成され、負荷用トラン
ジスタＱ6 のゲート電極とドライバトランジスタＱ2 の
ゲート電極とが接続されて第２のインバータが構成さ
れ、第１のインバータの出力である第１のノードｎ1 と
第２のインバータの入力となるドライバトランジスタＱ
2 のゲート電極とが接続され、第２のインバータの出力
である第２のノードｎ2 と第１のインバータの入力とな
るドライバトランジスタＱ1 のゲート電極とが接続され
て、基本メモリセルが構成されている。
た、Ｐ形ＴＦＴ負荷方式を採用した従来のＳＲＡＭのメ
モリセルの回路図である。本ＳＲＡＭでは、負荷素子と
してＰ形ＭＯＳトランジスタからなる負荷用トランジス
タＱ5 およびＱ6 を用い、負荷用トランジスタＱ5 のゲ
ート電極とドライバトランジスタＱ1 のゲート電極とが
接続されて第１のインバータが構成され、負荷用トラン
ジスタＱ6 のゲート電極とドライバトランジスタＱ2 の
ゲート電極とが接続されて第２のインバータが構成さ
れ、第１のインバータの出力である第１のノードｎ1 と
第２のインバータの入力となるドライバトランジスタＱ
2 のゲート電極とが接続され、第２のインバータの出力
である第２のノードｎ2 と第１のインバータの入力とな
るドライバトランジスタＱ1 のゲート電極とが接続され
て、基本メモリセルが構成されている。
【０００９】そして、本ＳＲＡＭでは、負荷用トランジ
スタＱ5 およびＱ6 のゲート電極間にキャパシタＣ1 を
挿入し、負荷用トランジスタＱ5 のゲート電極とキャパ
シタＣ1 の他方の電極との接続中点（第３のノード）ｎ
3 と第１のインバータの入力となるドライバトランジス
タＱ1 のゲート電極との間に抵抗素子Ｒ4 を挿入し、負
荷用トランジスタＱ6 のゲート電極とキャパシタＣ1 の
一方の電極との接続中点（第４のノード）ｎ4 と第２の
インバータの入力となるドライバトランジスタＱ2 のゲ
ート電極との間に抵抗素子Ｒ3 を挿入することにより、
「ソフトエラー」耐性の向上を図っている。
スタＱ5 およびＱ6 のゲート電極間にキャパシタＣ1 を
挿入し、負荷用トランジスタＱ5 のゲート電極とキャパ
シタＣ1 の他方の電極との接続中点（第３のノード）ｎ
3 と第１のインバータの入力となるドライバトランジス
タＱ1 のゲート電極との間に抵抗素子Ｒ4 を挿入し、負
荷用トランジスタＱ6 のゲート電極とキャパシタＣ1 の
一方の電極との接続中点（第４のノード）ｎ4 と第２の
インバータの入力となるドライバトランジスタＱ2 のゲ
ート電極との間に抵抗素子Ｒ3 を挿入することにより、
「ソフトエラー」耐性の向上を図っている。
【００１０】このような構成において、第１および第４
のノードｎ1 ，ｎ4 の電位が「Ｈ」レベル（ＶCC）、第
２および第３のノードｎ2 ，ｎ3 の電位が「Ｌ」レベル
（ＧＮＤ）の状態において、第１のノードｎ1 にα線が
照射されたとする。このとき、Ｓｉ基板中で発生した電
子が急速に第１のノードｎ1 に収集されて、第１のノー
ドｎ1 の電位は急速に低下する。一方、第１のノードｎ
1 と第４のノードｎ4 との間に接続された高抵抗素子Ｒ
3 の存在により、キャパシタＣ1 に蓄積されていた電荷
の放電は遅く、第４のノードｎ4 の電位の下降も遅い。
のノードｎ1 ，ｎ4 の電位が「Ｈ」レベル（ＶCC）、第
２および第３のノードｎ2 ，ｎ3 の電位が「Ｌ」レベル
（ＧＮＤ）の状態において、第１のノードｎ1 にα線が
照射されたとする。このとき、Ｓｉ基板中で発生した電
子が急速に第１のノードｎ1 に収集されて、第１のノー
ドｎ1 の電位は急速に低下する。一方、第１のノードｎ
1 と第４のノードｎ4 との間に接続された高抵抗素子Ｒ
3 の存在により、キャパシタＣ1 に蓄積されていた電荷
の放電は遅く、第４のノードｎ4 の電位の下降も遅い。
【００１１】したがって、第４のノードｎ4 の電位が十
分下がる前に第１のノードｎ1 への電子の収集が終了す
ると、その後のキャパシタＣ1 に残留していた電荷が分
配され、また負荷用トランジスタＱ5 からの電荷の供給
もあり、第１および第４のノードｎ1 ，ｎ4 は「Ｈ」レ
ベルへと回復していく。すなわち、ソフトエラーは起こ
らない。
分下がる前に第１のノードｎ1 への電子の収集が終了す
ると、その後のキャパシタＣ1 に残留していた電荷が分
配され、また負荷用トランジスタＱ5 からの電荷の供給
もあり、第１および第４のノードｎ1 ，ｎ4 は「Ｈ」レ
ベルへと回復していく。すなわち、ソフトエラーは起こ
らない。
【００１２】図３１は、「ソフトエラー」対策がなされ
た、Ｐ形ＴＦＴ負荷方式を採用した従来のＳＲＡＭのメ
モリセルの他の例を示す回路図である。本ＳＲＡＭで
は、図３０の構成のように、負荷用トランジスタＱ5 と
Ｑ6 のゲート電極間をキャパシタＣ1 を介して接続する
のではなく、負荷用トランジスタＱ5 のゲート電極と抵
抗素子Ｒ4 との接続中点（第３のノード）ｎ3 と負荷用
トランジスタＱ5 のドレインとの間に第１のキャパシタ
Ｃ2 を挿入し、負荷用トランジスタＱ6 のゲート電極と
抵抗素子Ｒ3 との接続中点（第４のノード）ｎ4 と負荷
用トランジスタＱ6 のドレインとの間に第２のキャパシ
タＣ3 を挿入することにより、「ソフトエラー」耐性の
向上を図っている。
た、Ｐ形ＴＦＴ負荷方式を採用した従来のＳＲＡＭのメ
モリセルの他の例を示す回路図である。本ＳＲＡＭで
は、図３０の構成のように、負荷用トランジスタＱ5 と
Ｑ6 のゲート電極間をキャパシタＣ1 を介して接続する
のではなく、負荷用トランジスタＱ5 のゲート電極と抵
抗素子Ｒ4 との接続中点（第３のノード）ｎ3 と負荷用
トランジスタＱ5 のドレインとの間に第１のキャパシタ
Ｃ2 を挿入し、負荷用トランジスタＱ6 のゲート電極と
抵抗素子Ｒ3 との接続中点（第４のノード）ｎ4 と負荷
用トランジスタＱ6 のドレインとの間に第２のキャパシ
タＣ3 を挿入することにより、「ソフトエラー」耐性の
向上を図っている。
【００１３】このような構成においても、上述した図３
０の構成の場合と同様に、第１および第４のノード
ｎ1 ，ｎ4 の電位が「Ｈ」レベル（ＶCC）、第２および
第３のノードｎ2 ，ｎ3 の電位が「Ｌ」レベル（ＧＮ
Ｄ）の状態において、第１のノードｎ1 にα線が照射さ
れたとする。このとき、Ｓｉ基板中で発生した電子が急
速に第１のノードｎ1 に収集されて、第１のノードｎ1
の電位は急速に低下する。この場合、第１のノードｎ1
と第４のノードｎ4 との間に接続された高抵抗素子Ｒ3
の存在により、キャパシタＣ3 に蓄積されていた電荷の
放電は遅く、第４のノードｎ4 の電位の下降も遅い。
０の構成の場合と同様に、第１および第４のノード
ｎ1 ，ｎ4 の電位が「Ｈ」レベル（ＶCC）、第２および
第３のノードｎ2 ，ｎ3 の電位が「Ｌ」レベル（ＧＮ
Ｄ）の状態において、第１のノードｎ1 にα線が照射さ
れたとする。このとき、Ｓｉ基板中で発生した電子が急
速に第１のノードｎ1 に収集されて、第１のノードｎ1
の電位は急速に低下する。この場合、第１のノードｎ1
と第４のノードｎ4 との間に接続された高抵抗素子Ｒ3
の存在により、キャパシタＣ3 に蓄積されていた電荷の
放電は遅く、第４のノードｎ4 の電位の下降も遅い。
【００１４】一方、第２のノードｎ2 と第３のノードｎ
3 との間に接続された高抵抗素子Ｒ 4 の存在により、キ
ャパシタＣ2 に蓄積されていた電荷の放電は遅く、第１
のノードｎ1 と第３のノードｎ3 との間の電位差が保た
れようとする。そのため、第３のノードｎ3 の電位は急
激に低下する。ここで、第３のノードｎ3 の電位は、ド
ライバトランジスタのゲート・ドレイン間オーバーラッ
プ容量によって、負電位に下がる。
3 との間に接続された高抵抗素子Ｒ 4 の存在により、キ
ャパシタＣ2 に蓄積されていた電荷の放電は遅く、第１
のノードｎ1 と第３のノードｎ3 との間の電位差が保た
れようとする。そのため、第３のノードｎ3 の電位は急
激に低下する。ここで、第３のノードｎ3 の電位は、ド
ライバトランジスタのゲート・ドレイン間オーバーラッ
プ容量によって、負電位に下がる。
【００１５】以上のように、第４のノードｎ4 の電位は
高く保たれようとし、逆に第２および第３のノード
ｎ2 ，ｎ3 の電位は負電位に大きく下がることから、そ
の後、第１および第４のノードｎ1 ，ｎ4 は「Ｈ」レベ
ルに、第２および第３のノードｎ 2 , ｎ3 は「Ｌ」レベ
ルに回復していく。すなわち、ソフトエラーは起こらな
い。
高く保たれようとし、逆に第２および第３のノード
ｎ2 ，ｎ3 の電位は負電位に大きく下がることから、そ
の後、第１および第４のノードｎ1 ，ｎ4 は「Ｈ」レベ
ルに、第２および第３のノードｎ 2 , ｎ3 は「Ｌ」レベ
ルに回復していく。すなわち、ソフトエラーは起こらな
い。
【００１６】
【発明が解決しようとする課題】上述した従来のＳＲＡ
Ｍでは、キャパシタＣと抵抗素子Ｒ3 およびＲ4 とを組
み合わせることにより、ソフトエラー耐性の向上を図っ
ている。
Ｍでは、キャパシタＣと抵抗素子Ｒ3 およびＲ4 とを組
み合わせることにより、ソフトエラー耐性の向上を図っ
ている。
【００１７】しかしながら、これらＳＲＡＭでは、ソフ
トエラー耐性の向上を図れるという利点はあるものの、
長い書き込み時間を必要としたり、書き込み後の状態が
不安定で、ある期間でのノイズ耐性が弱いなどの問題が
あった。以下に、この問題について、図３０の構成のＳ
ＲＡＭを例にとり詳細に説明する。
トエラー耐性の向上を図れるという利点はあるものの、
長い書き込み時間を必要としたり、書き込み後の状態が
不安定で、ある期間でのノイズ耐性が弱いなどの問題が
あった。以下に、この問題について、図３０の構成のＳ
ＲＡＭを例にとり詳細に説明する。
【００１８】ここでは、図３０の構成において、第１お
よび第４のノードｎ1 ，ｎ4 が「Ｌ」レベル、第２およ
び第３のノードｎ2 ，ｎ3 が「Ｈ」レベルであって、こ
れと逆のデータを書き込む場合を例に説明する。書き込
み時には、ワード線ＷＬが「Ｈ」レベルに保持され、ワ
ードトランジスタＱ3 およびＱ4 がオン状態となる。こ
のとき、ビット線ＢＬは「Ｈ」レベルに保持され、反ビ
ット線ＢＬ は「Ｌ」レベルに保持されている。したが
って、第１のノードｎ1 にはワードトランジスタＱ3 を
介して「Ｈ」レベルが書き込まれ、第２のノードｎ2 に
はワードトランジスタＱ4 を介して「Ｌ」レベルが書き
込まれる。
よび第４のノードｎ1 ，ｎ4 が「Ｌ」レベル、第２およ
び第３のノードｎ2 ，ｎ3 が「Ｈ」レベルであって、こ
れと逆のデータを書き込む場合を例に説明する。書き込
み時には、ワード線ＷＬが「Ｈ」レベルに保持され、ワ
ードトランジスタＱ3 およびＱ4 がオン状態となる。こ
のとき、ビット線ＢＬは「Ｈ」レベルに保持され、反ビ
ット線ＢＬ は「Ｌ」レベルに保持されている。したが
って、第１のノードｎ1 にはワードトランジスタＱ3 を
介して「Ｈ」レベルが書き込まれ、第２のノードｎ2 に
はワードトランジスタＱ4 を介して「Ｌ」レベルが書き
込まれる。
【００１９】書き込み直後、第１のノードｎ1 の電位は
ＶCC−Ｖth( Ｖth；ワードトランジスタＱ3 の基板バイ
アス効果を含めたしきい値）、第２のノードｎ2 は
「Ｌ」レベルである。このとき、抵抗素子Ｒ3 ，Ｒ4 の
存在により、キャパシタＣ1 に蓄積されていた電荷の放
電は遅い。したがって、第４のノードｎ4 の電位上昇お
よび第３のノードｎ3 の電位降下は遅い。
ＶCC−Ｖth( Ｖth；ワードトランジスタＱ3 の基板バイ
アス効果を含めたしきい値）、第２のノードｎ2 は
「Ｌ」レベルである。このとき、抵抗素子Ｒ3 ，Ｒ4 の
存在により、キャパシタＣ1 に蓄積されていた電荷の放
電は遅い。したがって、第４のノードｎ4 の電位上昇お
よび第３のノードｎ3 の電位降下は遅い。
【００２０】そのため、ワード線ＷＬが「Ｌ」レベルに
落ちワードトランジスタＱ3 およびＱ4 がオフした後
は、キャパシタＣ1 に残っていた電荷の分配により、第
１のノードｎ1 の電位は下がり、また、第２のノードｎ
2 の電位は上がろうとする。キャパシタＣ1 に残ってい
た電荷量が多い場合、図３２に示すように、第１および
第４のノードｎ1 ，ｎ4 はそのまま「Ｌ」レベル、ま
た、第２および第３のノードｎ2 ，ｎ3 は「Ｈ」レベル
となって安定し、いわゆるデータの破壊が起こる。
落ちワードトランジスタＱ3 およびＱ4 がオフした後
は、キャパシタＣ1 に残っていた電荷の分配により、第
１のノードｎ1 の電位は下がり、また、第２のノードｎ
2 の電位は上がろうとする。キャパシタＣ1 に残ってい
た電荷量が多い場合、図３２に示すように、第１および
第４のノードｎ1 ，ｎ4 はそのまま「Ｌ」レベル、ま
た、第２および第３のノードｎ2 ，ｎ3 は「Ｈ」レベル
となって安定し、いわゆるデータの破壊が起こる。
【００２１】これを防止するためには、書き込み時間Ｔ
W を長くして書き込み直後のキャパシタＣ1 に残ってい
る電荷量を少なくしておく必要がある。また、そのまま
ではデータ破壊に至らない場合でも、書き込み後は各ノ
ード電位が不安定な状態となる期間があり、ここで、た
とえば図３３に示すように、第１のノードｎ1 に対して
電位を下げるようなノイズが入ると、データは破壊され
る。
W を長くして書き込み直後のキャパシタＣ1 に残ってい
る電荷量を少なくしておく必要がある。また、そのまま
ではデータ破壊に至らない場合でも、書き込み後は各ノ
ード電位が不安定な状態となる期間があり、ここで、た
とえば図３３に示すように、第１のノードｎ1 に対して
電位を下げるようなノイズが入ると、データは破壊され
る。
【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ソフトエラー耐性に優れ、書き
込み時間増大の抑制並びに書き込み後のデータの安定化
を図れる半導体記憶装置を提供することにある。
のであり、その目的は、ソフトエラー耐性に優れ、書き
込み時間増大の抑制並びに書き込み後のデータの安定化
を図れる半導体記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、負荷素子とドライバトランジスタとか
らなる第１および第２のインバータの入出力同士が接続
されてなる半導体記憶装置において、上記第１のインバ
ータの出力と第２のインバータの出力との間に、第１の
ダイオード、キャパシタおよび第２のダイオードが直列
に接続され、上記第１のダイオードのアノードが第１の
インバータの出力に接続され、カソードがキャパシタの
一方の電極に接続され、上記第２のダイオードのアノー
ドが第２のインバータの出力に接続され、カソードがキ
ャパシタの他方の電極に接続されている。
め、本発明では、負荷素子とドライバトランジスタとか
らなる第１および第２のインバータの入出力同士が接続
されてなる半導体記憶装置において、上記第１のインバ
ータの出力と第２のインバータの出力との間に、第１の
ダイオード、キャパシタおよび第２のダイオードが直列
に接続され、上記第１のダイオードのアノードが第１の
インバータの出力に接続され、カソードがキャパシタの
一方の電極に接続され、上記第２のダイオードのアノー
ドが第２のインバータの出力に接続され、カソードがキ
ャパシタの他方の電極に接続されている。
【００２４】本発明では、上記第１および第２のインバ
ータの負荷素子が抵抗素子により構成されている。
ータの負荷素子が抵抗素子により構成されている。
【００２５】本発明では、上記第１および第２のインバ
ータの負荷素子がＰ形金属酸化膜半導体トランジスタに
より構成され、上記第１のダイオードのカソードとキャ
パシタの一方の電極との接続中点が、第２のインバータ
のＰ形金属酸化膜半導体トランジスタのゲート電極に接
続され、上記第２のダイオードのカソードとキャパシタ
の他方の電極との接続中点が、第１のインバータのＰ形
金属酸化膜半導体トランジスタのゲート電極に接続され
ている。
ータの負荷素子がＰ形金属酸化膜半導体トランジスタに
より構成され、上記第１のダイオードのカソードとキャ
パシタの一方の電極との接続中点が、第２のインバータ
のＰ形金属酸化膜半導体トランジスタのゲート電極に接
続され、上記第２のダイオードのカソードとキャパシタ
の他方の電極との接続中点が、第１のインバータのＰ形
金属酸化膜半導体トランジスタのゲート電極に接続され
ている。
【００２６】本発明では、上記第１および第２のインバ
ータの負荷素子がＰ形金属酸化膜半導体トランジスタに
より構成され、上記第１のダイオードのアノードと第１
のインバータの出力との接続中点が、第２のインバータ
のＰ形金属酸化膜半導体トランジスタのゲート電極に接
続され、上記第２のダイオードのアノードと第２のイン
バータの出力との接続中点が、第１のインバータのＰ形
金属酸化膜半導体トランジスタのゲート電極に接続され
ている。
ータの負荷素子がＰ形金属酸化膜半導体トランジスタに
より構成され、上記第１のダイオードのアノードと第１
のインバータの出力との接続中点が、第２のインバータ
のＰ形金属酸化膜半導体トランジスタのゲート電極に接
続され、上記第２のダイオードのアノードと第２のイン
バータの出力との接続中点が、第１のインバータのＰ形
金属酸化膜半導体トランジスタのゲート電極に接続され
ている。
【００２７】本発明では、第１のインバータのＰ形金属
酸化膜半導体トランジスタのゲート電極と、第２のダイ
オードのアノードと第２のインバータの出力との接続中
点との間、および第２のインバータのＰ形金属酸化膜半
導体トランジスタのゲート電極と、第１のダイオードの
アノードと第１のインバータの出力との接続中点との間
のうちの少なくとも一方に、接続中点からゲート電極に
対して順方向となるようにダイオードが接続されてい
る。
酸化膜半導体トランジスタのゲート電極と、第２のダイ
オードのアノードと第２のインバータの出力との接続中
点との間、および第２のインバータのＰ形金属酸化膜半
導体トランジスタのゲート電極と、第１のダイオードの
アノードと第１のインバータの出力との接続中点との間
のうちの少なくとも一方に、接続中点からゲート電極に
対して順方向となるようにダイオードが接続されてい
る。
【００２８】本発明では、負荷素子とドライバトランジ
スタとからなる第１および第２のインバータの入出力同
士が接続されてなる半導体記憶装置において、第１のイ
ンバータの入出力間および第２のインバータの入出力間
の各々に、第１のダイオードと第１のキャパシタおよび
第２のダイオードと第２のキャパシタがそれぞれ直列に
接続され、上記第１のダイオードのアノードが第１のイ
ンバータの入力に、カソードが第１のキャパシタの一方
の電極にそれぞれ接続され、第１のキャパシタの他方の
電極が第１のインバータの出力に接続され、上記第２の
ダイオードのアノードが第２のインバータの入力に、カ
ソードが第２のキャパシタの一方の電極にそれぞれ接続
され、第２のキャパシタの他方の電極が第２のインバー
タの出力に接続されている。
スタとからなる第１および第２のインバータの入出力同
士が接続されてなる半導体記憶装置において、第１のイ
ンバータの入出力間および第２のインバータの入出力間
の各々に、第１のダイオードと第１のキャパシタおよび
第２のダイオードと第２のキャパシタがそれぞれ直列に
接続され、上記第１のダイオードのアノードが第１のイ
ンバータの入力に、カソードが第１のキャパシタの一方
の電極にそれぞれ接続され、第１のキャパシタの他方の
電極が第１のインバータの出力に接続され、上記第２の
ダイオードのアノードが第２のインバータの入力に、カ
ソードが第２のキャパシタの一方の電極にそれぞれ接続
され、第２のキャパシタの他方の電極が第２のインバー
タの出力に接続されている。
【００２９】本発明では、上記第１および第２のインバ
ータの負荷素子が抵抗素子により構成されている。
ータの負荷素子が抵抗素子により構成されている。
【００３０】本発明では、上記第１および第２のインバ
ータの負荷素子がＰ形金属酸化膜半導体トランジスタに
より構成され、上記第１のダイオードのカソードと第１
のキャパシタの一方の電極との接続中点が、第１のイン
バータのＰ形金属酸化膜半導体トランジスタのゲート電
極に接続され、上記第２のダイオードのカソードと第２
のキャパシタの一方の電極との接続中点が、第２のイン
バータのＰ形金属酸化膜半導体トランジスタのゲート電
極に接続されている。
ータの負荷素子がＰ形金属酸化膜半導体トランジスタに
より構成され、上記第１のダイオードのカソードと第１
のキャパシタの一方の電極との接続中点が、第１のイン
バータのＰ形金属酸化膜半導体トランジスタのゲート電
極に接続され、上記第２のダイオードのカソードと第２
のキャパシタの一方の電極との接続中点が、第２のイン
バータのＰ形金属酸化膜半導体トランジスタのゲート電
極に接続されている。
【００３１】本発明では、上記第１および第２のインバ
ータの負荷素子がＰ形金属酸化膜半導体トランジスタに
より構成され、上記第１のダイオードのアノードと第１
のインバータの入力との接続中点が、第１のインバータ
のＰ形金属酸化膜半導体トランジスタのゲート電極に接
続され、上記第２のダイオードのアノードと第２のイン
バータの入力との接続中点が、第２のインバータのＰ形
金属酸化膜半導体トランジスタのゲート電極に接続され
ている。
ータの負荷素子がＰ形金属酸化膜半導体トランジスタに
より構成され、上記第１のダイオードのアノードと第１
のインバータの入力との接続中点が、第１のインバータ
のＰ形金属酸化膜半導体トランジスタのゲート電極に接
続され、上記第２のダイオードのアノードと第２のイン
バータの入力との接続中点が、第２のインバータのＰ形
金属酸化膜半導体トランジスタのゲート電極に接続され
ている。
【００３２】
【作用】本発明によれば、第１のインバータの出力（第
１のノードとする）と第２のインバータの出力（第２の
ノードとする）との間に、第１のダイオード、キャパシ
タおよび第２のダイオードが直列に接続され、第１のダ
イオードのアノードが第１のノードに接続され、カソー
ドがキャパシタの一方の電極に接続され（両者の接続中
点を第４のノードとする）、第２のダイオードのアノー
ドが第２のノードに接続され、カソードがキャパシタの
他方の電極に接続された（両者の接続中点を第３のノー
ドとする）場合の作用は、以下のようになる。
１のノードとする）と第２のインバータの出力（第２の
ノードとする）との間に、第１のダイオード、キャパシ
タおよび第２のダイオードが直列に接続され、第１のダ
イオードのアノードが第１のノードに接続され、カソー
ドがキャパシタの一方の電極に接続され（両者の接続中
点を第４のノードとする）、第２のダイオードのアノー
ドが第２のノードに接続され、カソードがキャパシタの
他方の電極に接続された（両者の接続中点を第３のノー
ドとする）場合の作用は、以下のようになる。
【００３３】すなわち、たとえば、第１および第４のノ
ードの電位が「Ｈ」レベル（ＶCC）、第２および第３の
ノードの電位が「Ｌ」レベル（ＧＮＤ）の状態におい
て、第１のノードにα線が照射されたとすると、α線の
照射により、Ｓｉ基板中で発生した電子が急速に第１の
ノードに収集されて、第１のノードの電位は急速に低下
する。このとき、第１のノードと第４のノードとの間に
接続された第１のダイオードは逆バイアス状態となる。
したがって、逆バイアスされた第１のダイオードの高い
インピーダンスにより、キャパシタに蓄積されていた電
荷の放電は遅く、第４のノードの電位の下降も遅い。し
たがって、第４のノードの電位が十分下がる前に第１の
ノードへの電子の収集が終了すると、その後のキャパシ
タに残留していた電荷が分配され、第１および第４のノ
ードは「Ｈ」レベルへと回復していく。すなわち、ソフ
トエラーは起こらない。
ードの電位が「Ｈ」レベル（ＶCC）、第２および第３の
ノードの電位が「Ｌ」レベル（ＧＮＤ）の状態におい
て、第１のノードにα線が照射されたとすると、α線の
照射により、Ｓｉ基板中で発生した電子が急速に第１の
ノードに収集されて、第１のノードの電位は急速に低下
する。このとき、第１のノードと第４のノードとの間に
接続された第１のダイオードは逆バイアス状態となる。
したがって、逆バイアスされた第１のダイオードの高い
インピーダンスにより、キャパシタに蓄積されていた電
荷の放電は遅く、第４のノードの電位の下降も遅い。し
たがって、第４のノードの電位が十分下がる前に第１の
ノードへの電子の収集が終了すると、その後のキャパシ
タに残留していた電荷が分配され、第１および第４のノ
ードは「Ｈ」レベルへと回復していく。すなわち、ソフ
トエラーは起こらない。
【００３４】また、第１および第４のノードが「Ｌ」レ
ベル、第２および第３のノードが「Ｈ」レベルであっ
て、これと逆のデータを書き込む場合、書き込み直後、
第１のノードの電位はほぼ「Ｈ」レベル、第２のノード
は「Ｌ」レベルである。このとき、第１のダイオードは
順バイアス状態となるため、そのインピーダンスは小さ
い。したがって、キャパシタに蓄積されていた電荷は容
易に放電されて、第４のノードは速く高電位となり、ま
た、第３のノードの電位降下も速い。そのため、ドライ
バトランジスタのオフ状態、オン状態が速く確定して、
メモリセルへの書き込みデータが安定化する。このよう
に、短い書き込み時間で、安定したデータ書き込みが行
われる。
ベル、第２および第３のノードが「Ｈ」レベルであっ
て、これと逆のデータを書き込む場合、書き込み直後、
第１のノードの電位はほぼ「Ｈ」レベル、第２のノード
は「Ｌ」レベルである。このとき、第１のダイオードは
順バイアス状態となるため、そのインピーダンスは小さ
い。したがって、キャパシタに蓄積されていた電荷は容
易に放電されて、第４のノードは速く高電位となり、ま
た、第３のノードの電位降下も速い。そのため、ドライ
バトランジスタのオフ状態、オン状態が速く確定して、
メモリセルへの書き込みデータが安定化する。このよう
に、短い書き込み時間で、安定したデータ書き込みが行
われる。
【００３５】また、本発明によれば、第１のインバータ
の入出力間および第２のインバータの入出力間の各々
に、第１のダイオードと第１のキャパシタおよび第２の
ダイオードと第２のキャパシタがそれぞれ直列に接続さ
れ、第１のダイオードのアノードが第１のインバータの
入力に接続され、カソードが第１のキャパシタの一方の
電極に接続され（両者の接続中点を第３のノードとす
る）、第１のキャパシタの他方の電極が第１のインバー
タの出力（第１のノードとする）に接続され、第２のダ
イオードのアノードが第２のインバータの入力に接続さ
れ、カソードが第２のキャパシタの一方の電極に接続さ
れ（両者の接続中点を第４のノードとする）、第２のキ
ャパシタの他方の電極が第２のインバータの出力（第２
のノードとする）に接続された場合の作用は、以下のよ
うになる。
の入出力間および第２のインバータの入出力間の各々
に、第１のダイオードと第１のキャパシタおよび第２の
ダイオードと第２のキャパシタがそれぞれ直列に接続さ
れ、第１のダイオードのアノードが第１のインバータの
入力に接続され、カソードが第１のキャパシタの一方の
電極に接続され（両者の接続中点を第３のノードとす
る）、第１のキャパシタの他方の電極が第１のインバー
タの出力（第１のノードとする）に接続され、第２のダ
イオードのアノードが第２のインバータの入力に接続さ
れ、カソードが第２のキャパシタの一方の電極に接続さ
れ（両者の接続中点を第４のノードとする）、第２のキ
ャパシタの他方の電極が第２のインバータの出力（第２
のノードとする）に接続された場合の作用は、以下のよ
うになる。
【００３６】すなわち、たとえば、上述した構成の場合
と同様に、第１および第４のノードの電位が「Ｈ」レベ
ル（ＶCC）、第２および第３のノードの電位が「Ｌ」レ
ベル（ＧＮＤ）の状態において、第１のノードにα線が
照射されたとすると、α線の照射により、Ｓｉ基板中で
発生した電子が急速に第１のノードに収集されて、第１
のノードの電位は急速に低下する。このとき、第１のノ
ードと第４のノードとの間に接続された第２のダイオー
ドは逆バイアス状態となる。したがって、逆バイアスさ
れた第２のダイオードの高いインピーダンスにより、第
２のキャパシタに蓄積されていた電荷の放電は遅く、第
４のノードの電位の下降も遅い。したがって、第４のノ
ードの電位が十分下がる前に第１のノードへの電子の収
集が終了すると、その後の第２のキャパシタに残留して
いた電荷が分配され、第１および第４のノードは「Ｈ」
レベルへと回復していく。すなわち、ソフトエラーは起
こらない。
と同様に、第１および第４のノードの電位が「Ｈ」レベ
ル（ＶCC）、第２および第３のノードの電位が「Ｌ」レ
ベル（ＧＮＤ）の状態において、第１のノードにα線が
照射されたとすると、α線の照射により、Ｓｉ基板中で
発生した電子が急速に第１のノードに収集されて、第１
のノードの電位は急速に低下する。このとき、第１のノ
ードと第４のノードとの間に接続された第２のダイオー
ドは逆バイアス状態となる。したがって、逆バイアスさ
れた第２のダイオードの高いインピーダンスにより、第
２のキャパシタに蓄積されていた電荷の放電は遅く、第
４のノードの電位の下降も遅い。したがって、第４のノ
ードの電位が十分下がる前に第１のノードへの電子の収
集が終了すると、その後の第２のキャパシタに残留して
いた電荷が分配され、第１および第４のノードは「Ｈ」
レベルへと回復していく。すなわち、ソフトエラーは起
こらない。
【００３７】また、第１および第４のノードが「Ｌ」レ
ベル、第２および第３のノードが「Ｈ」レベルであっ
て、これと逆のデータを書き込む場合、書き込み直後、
第１のノードの電位はほぼ「Ｈ」レベル、第２のノード
は「Ｌ」レベルである。このとき、第２のダイオードは
順バイアス状態となるため、そのインピーダンスは小さ
い。したがって、第２のキャパシタに蓄積されていた電
荷は容易に放電されて、第４のノードは速く高電位とな
り、また、第３のノードの電位降下も速い。そのため、
ドライバトランジスタのオフ状態、オン状態が速く確定
して、メモリセルへの書き込みデータが安定化する。こ
のように、短い書き込み時間で、安定したデータ書き込
みが行われる。
ベル、第２および第３のノードが「Ｈ」レベルであっ
て、これと逆のデータを書き込む場合、書き込み直後、
第１のノードの電位はほぼ「Ｈ」レベル、第２のノード
は「Ｌ」レベルである。このとき、第２のダイオードは
順バイアス状態となるため、そのインピーダンスは小さ
い。したがって、第２のキャパシタに蓄積されていた電
荷は容易に放電されて、第４のノードは速く高電位とな
り、また、第３のノードの電位降下も速い。そのため、
ドライバトランジスタのオフ状態、オン状態が速く確定
して、メモリセルへの書き込みデータが安定化する。こ
のように、短い書き込み時間で、安定したデータ書き込
みが行われる。
【００３８】
【実施例１】図１は、本発明に係る半導体記憶装置の第
１の実施例を示す回路図で、具体的には高負荷抵抗方式
を採用したＳＲＡＭのメモリセルを示す回路図であっ
て、従来例を示す図２９と同一構成部分は同一符号をも
って表す。すなわち、ＷＬはワード線、ＢＬはビット
線、ＢＬ はビット線ＢＬと極性が反転した反ビット
線、ＶCCは電源電圧、Ｒ1 ，Ｒ2 は高負荷抵抗素子、Ｑ
1 ，Ｑ 2 はＮ形ＭＯＳトランジスタからなるドライバト
ランジスタ、Ｑ3 ，Ｑ4 はＮ形ＭＯＳトランジスタから
なるワードトランジスタ、Ｃ1 はキャパシタ、ｎ1 は第
１のノード、ｎ2 は第２のノード、ｎ3 は第３のノー
ド、ｎ4 は第４のノード、Ｄ1 は第１のダイオード、Ｄ
2 は第２のダイオードをそれぞれ示している。
１の実施例を示す回路図で、具体的には高負荷抵抗方式
を採用したＳＲＡＭのメモリセルを示す回路図であっ
て、従来例を示す図２９と同一構成部分は同一符号をも
って表す。すなわち、ＷＬはワード線、ＢＬはビット
線、ＢＬ はビット線ＢＬと極性が反転した反ビット
線、ＶCCは電源電圧、Ｒ1 ，Ｒ2 は高負荷抵抗素子、Ｑ
1 ，Ｑ 2 はＮ形ＭＯＳトランジスタからなるドライバト
ランジスタ、Ｑ3 ，Ｑ4 はＮ形ＭＯＳトランジスタから
なるワードトランジスタ、Ｃ1 はキャパシタ、ｎ1 は第
１のノード、ｎ2 は第２のノード、ｎ3 は第３のノー
ド、ｎ4 は第４のノード、Ｄ1 は第１のダイオード、Ｄ
2 は第２のダイオードをそれぞれ示している。
【００３９】本ＳＲＡＭでは、上記した構成要素のう
ち、高負荷抵抗素子Ｒ1 およびドライバトランジスタＱ
1 により第１のインバータが、高負荷抵抗素子Ｒ2 およ
びドライバトランジスタＱ2 により第２のインバータが
それぞれ構成され、第１のインバータの出力である第１
のノードｎ1 と第２のインバータの入力となるドライバ
トランジスタＱ2 のゲート電極とが接続され、第２のイ
ンバータの出力である第２のノードｎ2 と第１のインバ
ータの入力となるドライバトランジスタＱ1 のゲート電
極とが接続されて、基本メモリセルが構成されている。
そして、本ＳＲＡＭでは、ビット線ＢＬに対してワード
トランジスタＱ3 により作動的に接続された第１のノー
ドｎ1 と反ビット線ＢＬ に対してワードトランジスタ
Ｑ4 により作動的に接続された第２のノードｎ2 との間
に、各ノード側からそれぞれ第１および第２のダイオー
ドＤ1 ，Ｄ2 を介してキャパシタＣ1 を挿入することに
より、「ソフトエラー」耐性の向上を図っている。
ち、高負荷抵抗素子Ｒ1 およびドライバトランジスタＱ
1 により第１のインバータが、高負荷抵抗素子Ｒ2 およ
びドライバトランジスタＱ2 により第２のインバータが
それぞれ構成され、第１のインバータの出力である第１
のノードｎ1 と第２のインバータの入力となるドライバ
トランジスタＱ2 のゲート電極とが接続され、第２のイ
ンバータの出力である第２のノードｎ2 と第１のインバ
ータの入力となるドライバトランジスタＱ1 のゲート電
極とが接続されて、基本メモリセルが構成されている。
そして、本ＳＲＡＭでは、ビット線ＢＬに対してワード
トランジスタＱ3 により作動的に接続された第１のノー
ドｎ1 と反ビット線ＢＬ に対してワードトランジスタ
Ｑ4 により作動的に接続された第２のノードｎ2 との間
に、各ノード側からそれぞれ第１および第２のダイオー
ドＤ1 ，Ｄ2 を介してキャパシタＣ1 を挿入することに
より、「ソフトエラー」耐性の向上を図っている。
【００４０】すなわち、本構成は、図２９の回路におけ
る抵抗素子Ｒ3 およびＲ4 に代えて、第１のダイオード
Ｄ1 および第２のダイオードＤ2 を配設している。具体
的には、第１のダイオードＤ1 は、第１のノードｎ1 か
らキャパシタＣ1に向かって順方向となるように、アノ
ードが第１のノードｎ1 と高負荷抵抗素子Ｒ1 との接続
中点に接続され、カソードがキャパシタＣ1 の一方の電
極に接続されている。
る抵抗素子Ｒ3 およびＲ4 に代えて、第１のダイオード
Ｄ1 および第２のダイオードＤ2 を配設している。具体
的には、第１のダイオードＤ1 は、第１のノードｎ1 か
らキャパシタＣ1に向かって順方向となるように、アノ
ードが第１のノードｎ1 と高負荷抵抗素子Ｒ1 との接続
中点に接続され、カソードがキャパシタＣ1 の一方の電
極に接続されている。
【００４１】第２のダイオードＤ2 は、第２のノードｎ
2 からキャパシタＣ1 に向かって順方向となるように、
アノードが第２のノードｎ2 と高負荷抵抗素子Ｒ2 との
接続中点に接続され、カソードがキャパシタＣ1 の他方
の電極に接続されている。
2 からキャパシタＣ1 に向かって順方向となるように、
アノードが第２のノードｎ2 と高負荷抵抗素子Ｒ2 との
接続中点に接続され、カソードがキャパシタＣ1 の他方
の電極に接続されている。
【００４２】次に、上記構成による動作を、α線照射時
および書き込み動作時にわけて説明する。
および書き込み動作時にわけて説明する。
【００４３】たとえば、第１および第４のノードｎ1 ，
ｎ4 の電位が「Ｈ」レベル（ＶCC）、第２および第３の
ノードｎ2 ，ｎ3 の電位が「Ｌ」レベル（ＧＮＤ）の状
態において、第１のノードｎ1 にα線が照射されたとす
る。α線の照射により、Ｓｉ基板中で発生した電子が急
速に第１のノードｎ1 に収集されて、第１のノードｎ1
の電位は急速に低下する。このとき、第１のノードｎ1
と第４のノードｎ4 との間に接続された第１のダイオー
ドＤ1 は逆バイアス状態となる。したがって、逆バイア
スされた第１のダイオードＤ1 の高いインピーダンスに
より、キャパシタＣ1 に蓄積されていた電荷の放電は遅
く、第４のノードｎ4 の電位の下降も遅い。また、第２
および第３のノードｎ2 ，ｎ3 の電位は、「Ｌ」レベル
に保持される。
ｎ4 の電位が「Ｈ」レベル（ＶCC）、第２および第３の
ノードｎ2 ，ｎ3 の電位が「Ｌ」レベル（ＧＮＤ）の状
態において、第１のノードｎ1 にα線が照射されたとす
る。α線の照射により、Ｓｉ基板中で発生した電子が急
速に第１のノードｎ1 に収集されて、第１のノードｎ1
の電位は急速に低下する。このとき、第１のノードｎ1
と第４のノードｎ4 との間に接続された第１のダイオー
ドＤ1 は逆バイアス状態となる。したがって、逆バイア
スされた第１のダイオードＤ1 の高いインピーダンスに
より、キャパシタＣ1 に蓄積されていた電荷の放電は遅
く、第４のノードｎ4 の電位の下降も遅い。また、第２
および第３のノードｎ2 ，ｎ3 の電位は、「Ｌ」レベル
に保持される。
【００４４】したがって、第４のノードｎ4 の電位が十
分下がる前に第１のノードｎ1 への電子の収集が終了す
ると、その後のキャパシタＣ1 に残留していた電荷が分
配され、第１および第４のノードｎ1 ，ｎ4 は「Ｈ」レ
ベルへと回復していく。すなわち、ソフトエラーは起こ
らない。
分下がる前に第１のノードｎ1 への電子の収集が終了す
ると、その後のキャパシタＣ1 に残留していた電荷が分
配され、第１および第４のノードｎ1 ，ｎ4 は「Ｈ」レ
ベルへと回復していく。すなわち、ソフトエラーは起こ
らない。
【００４５】次に、図１の構成において、第１および第
４のノードｎ1 ，ｎ4 が「Ｌ」レベル、第２および第３
のノードｎ2 ，ｎ3 が「Ｈ」レベルであって、これと逆
のデータを書き込む場合の動作を例に説明する。書き込
み時には、ワード線ＷＬが「Ｈ」レベルに保持され、ワ
ードトランジスタＱ3 およびＱ4 がオン状態となる。こ
のとき、ビット線ＢＬは「Ｈ」レベルに保持され、反ビ
ット線ＢＬ は「Ｌ」レベルに保持されている。したが
って、第１のノードｎ1 にはワードトランジスタＱ3 を
介して「Ｈ」レベルが書き込まれ、第２のノードｎ2 に
はワードトランジスタＱ4 を介して「Ｌ」レベルが書き
込まれる。
４のノードｎ1 ，ｎ4 が「Ｌ」レベル、第２および第３
のノードｎ2 ，ｎ3 が「Ｈ」レベルであって、これと逆
のデータを書き込む場合の動作を例に説明する。書き込
み時には、ワード線ＷＬが「Ｈ」レベルに保持され、ワ
ードトランジスタＱ3 およびＱ4 がオン状態となる。こ
のとき、ビット線ＢＬは「Ｈ」レベルに保持され、反ビ
ット線ＢＬ は「Ｌ」レベルに保持されている。したが
って、第１のノードｎ1 にはワードトランジスタＱ3 を
介して「Ｈ」レベルが書き込まれ、第２のノードｎ2 に
はワードトランジスタＱ4 を介して「Ｌ」レベルが書き
込まれる。
【００４６】書き込み直後、第１のノードｎ1 の電位は
ＶCC−Ｖth( Ｖth；ワードトランジスタＱ3 の基板バイ
アス効果を含めたしきい値）、第２のノードｎ2 は
「Ｌ」レベルである。このとき、第１のダイオードＤ1
は順バイアス状態となるため、そのインピーダンスは小
さい。したがって、キャパシタＣ1 に蓄積されていた電
荷は容易に放電されて、第４のノードｎ4 は速く高電位
となり、また、第３のノードｎ3 の電位降下も速い。そ
のため、ドライバトランジスタＱ1 のオフ状態、ドライ
バトランジスタＱ2のオン状態が速く確定して、メモリ
セルへの書き込みデータが安定化する。このように、短
い書き込み時間で、安定したデータ書き込みが行われ
る。
ＶCC−Ｖth( Ｖth；ワードトランジスタＱ3 の基板バイ
アス効果を含めたしきい値）、第２のノードｎ2 は
「Ｌ」レベルである。このとき、第１のダイオードＤ1
は順バイアス状態となるため、そのインピーダンスは小
さい。したがって、キャパシタＣ1 に蓄積されていた電
荷は容易に放電されて、第４のノードｎ4 は速く高電位
となり、また、第３のノードｎ3 の電位降下も速い。そ
のため、ドライバトランジスタＱ1 のオフ状態、ドライ
バトランジスタＱ2のオン状態が速く確定して、メモリ
セルへの書き込みデータが安定化する。このように、短
い書き込み時間で、安定したデータ書き込みが行われ
る。
【００４７】以上説明したように、本実施例によれば、
高負荷抵抗方式を採用したＳＲＡＭにおいて、第１のノ
ードｎ1 と第２のノードｎ2 との間に、キャパシタＣ1
を挿入し、かつ、第１のノードｎ1 とキャパシタＣ1 と
の間および第２のノードｎ2とキャパシタＣ1 との間
に、各ノードからキャパシタＣ1 に向かって順方向とな
るように第１および第２のダイオードＤ1 およびＤ2 を
それぞれ接続したので、ソフトエラー耐性の向上を図れ
ることはもとより、短い書き込み時間で、安定したデー
タの書き込みを行うことができることから、データ破壊
を防止でき、また、各ノード電位が不安定になることが
なく、ノイズ耐性の向上を図れるという利点がある。
高負荷抵抗方式を採用したＳＲＡＭにおいて、第１のノ
ードｎ1 と第２のノードｎ2 との間に、キャパシタＣ1
を挿入し、かつ、第１のノードｎ1 とキャパシタＣ1 と
の間および第２のノードｎ2とキャパシタＣ1 との間
に、各ノードからキャパシタＣ1 に向かって順方向とな
るように第１および第２のダイオードＤ1 およびＤ2 を
それぞれ接続したので、ソフトエラー耐性の向上を図れ
ることはもとより、短い書き込み時間で、安定したデー
タの書き込みを行うことができることから、データ破壊
を防止でき、また、各ノード電位が不安定になることが
なく、ノイズ耐性の向上を図れるという利点がある。
【００４８】
【実施例２】図２は、本発明に係る半導体記憶装置の第
２の実施例を示す回路図で、具体的にはＰ形ＴＦＴ負荷
方式を採用したＳＲＡＭのメモリセルを示す回路図であ
って、従来例を示す図３０と同一構成部分は同一符号を
もって表す。すなわち、ＷＬはワード線、ＢＬはビット
線、ＢＬ は反ビット線、ＶCCは電源電圧、Ｑ1 ，Ｑ2
はドライバトランジスタ、Ｑ3 ，Ｑ4 はワードトランジ
スタ、Ｑ5 ，Ｑ6 はＰ形ＭＯＳトランジスタからなる負
荷用トランジスタ、Ｃ1 はキャパシタ、ｎ1 は第１のノ
ード、ｎ2 は第２のノード、ｎ3 は第３のノード、ｎ 4
は第４のノード、Ｄ1 は第１のダイオード、Ｄ2 は第２
のダイオードをそれぞれ示している。
２の実施例を示す回路図で、具体的にはＰ形ＴＦＴ負荷
方式を採用したＳＲＡＭのメモリセルを示す回路図であ
って、従来例を示す図３０と同一構成部分は同一符号を
もって表す。すなわち、ＷＬはワード線、ＢＬはビット
線、ＢＬ は反ビット線、ＶCCは電源電圧、Ｑ1 ，Ｑ2
はドライバトランジスタ、Ｑ3 ，Ｑ4 はワードトランジ
スタ、Ｑ5 ，Ｑ6 はＰ形ＭＯＳトランジスタからなる負
荷用トランジスタ、Ｃ1 はキャパシタ、ｎ1 は第１のノ
ード、ｎ2 は第２のノード、ｎ3 は第３のノード、ｎ 4
は第４のノード、Ｄ1 は第１のダイオード、Ｄ2 は第２
のダイオードをそれぞれ示している。
【００４９】本ＳＲＡＭでは、負荷用トランジスタＱ5
のゲート電極とドライバトランジスタＱ1 のゲート電極
とが接続されて第１のインバータが構成され、負荷用ト
ランジスタＱ6 のゲート電極とドライバトランジスタＱ
2 のゲート電極とが接続されて第２のインバータが構成
され、第１のインバータの出力である第１のノードｎ 1
と第２のインバータの入力となるドライバトランジスタ
Ｑ2 のゲート電極とが接続され、第２のインバータの出
力である第２のノードｎ2 と第１のインバータの入力と
なるドライバトランジスタＱ1 のゲート電極とが接続さ
れて、基本メモリセルが構成されている。
のゲート電極とドライバトランジスタＱ1 のゲート電極
とが接続されて第１のインバータが構成され、負荷用ト
ランジスタＱ6 のゲート電極とドライバトランジスタＱ
2 のゲート電極とが接続されて第２のインバータが構成
され、第１のインバータの出力である第１のノードｎ 1
と第２のインバータの入力となるドライバトランジスタ
Ｑ2 のゲート電極とが接続され、第２のインバータの出
力である第２のノードｎ2 と第１のインバータの入力と
なるドライバトランジスタＱ1 のゲート電極とが接続さ
れて、基本メモリセルが構成されている。
【００５０】そして、本ＳＲＡＭでは、負荷用トランジ
スタＱ5 およびＱ6 のゲート電極間にキャパシタＣ1 を
挿入し、負荷用トランジスタＱ5 のゲート電極とキャパ
シタＣ1 の他方の電極との接続中点（第３のノード）ｎ
3 と第１のインバータの入力となるドライバトランジス
タＱ1 のゲート電極との間に第２のダイオードＤ2 を挿
入し、負荷用トランジスタＱ6 のゲート電極とキャパシ
タＣ1 の一方の電極との接続中点（第４のノード）ｎ4
と第２のインバータの入力となるドライバトランジスタ
Ｑ2 のゲート電極との間に第１のダイオードＤ1 を挿入
することにより、「ソフトエラー」耐性の向上を図って
いる。
スタＱ5 およびＱ6 のゲート電極間にキャパシタＣ1 を
挿入し、負荷用トランジスタＱ5 のゲート電極とキャパ
シタＣ1 の他方の電極との接続中点（第３のノード）ｎ
3 と第１のインバータの入力となるドライバトランジス
タＱ1 のゲート電極との間に第２のダイオードＤ2 を挿
入し、負荷用トランジスタＱ6 のゲート電極とキャパシ
タＣ1 の一方の電極との接続中点（第４のノード）ｎ4
と第２のインバータの入力となるドライバトランジスタ
Ｑ2 のゲート電極との間に第１のダイオードＤ1 を挿入
することにより、「ソフトエラー」耐性の向上を図って
いる。
【００５１】すなわち、本構成は、図３０の回路におけ
る抵抗素子Ｒ3 およびＲ4 に代えて、ダイオードＤ1 お
よびＤ2 を配設している。具体的には、第１のダイオー
ドＤ1 は、第１のノードｎ1 からキャパシタＣ1に向か
って順方向となるように、アノードが第１のノードｎ1
とドライバトランジスタＱ2 のゲート電極との接続中点
に接続され、カソードがキャパシタＣ1 の一方の電極と
負荷用トランジスタＱ6 のゲート電極との接続中点（第
４のノード）ｎ4 に接続されている。
る抵抗素子Ｒ3 およびＲ4 に代えて、ダイオードＤ1 お
よびＤ2 を配設している。具体的には、第１のダイオー
ドＤ1 は、第１のノードｎ1 からキャパシタＣ1に向か
って順方向となるように、アノードが第１のノードｎ1
とドライバトランジスタＱ2 のゲート電極との接続中点
に接続され、カソードがキャパシタＣ1 の一方の電極と
負荷用トランジスタＱ6 のゲート電極との接続中点（第
４のノード）ｎ4 に接続されている。
【００５２】第２のダイオードＤ2 は、第２のノードｎ
2 からキャパシタＣ1 に向かって順方向となるように、
アノードが第２のノードｎ2 とドライバトランジスタＱ
1 のゲート電極との接続中点に接続され、カソードがキ
ャパシタＣ1 の他方の電極と負荷用トランジスタＱ5 の
ゲート電極との接続中点（第３のノード）ｎ3 に接続さ
れている。
2 からキャパシタＣ1 に向かって順方向となるように、
アノードが第２のノードｎ2 とドライバトランジスタＱ
1 のゲート電極との接続中点に接続され、カソードがキ
ャパシタＣ1 の他方の電極と負荷用トランジスタＱ5 の
ゲート電極との接続中点（第３のノード）ｎ3 に接続さ
れている。
【００５３】次に、上記構成による動作を、α線照射時
および書き込み動作時にわけて説明する。
および書き込み動作時にわけて説明する。
【００５４】たとえば、実施例１の場合と同様に、第１
および第４のノードｎ1 ，ｎ4 の電位が「Ｈ」レベル
（ＶCC）、第２および第３のノードｎ2 ，ｎ3 の電位が
「Ｌ」レベル（ＧＮＤ）の状態において、第１のノード
ｎ1 にα線が照射されたとする。α線の照射により、Ｓ
ｉ基板中で発生した電子が急速に第１のノードｎ1 に収
集されて、第１のノードｎ1 の電位は急速に低下する。
このとき、第１のノードｎ1 と第４のノードｎ4 との間
に接続された第１のダイオードＤ1 は逆バイアス状態と
なる。したがって、逆バイアスされた第１のダイオード
Ｄ1 の高いインピーダンスにより、キャパシタＣ1 に蓄
積されていた電荷の放電は遅く、第４のノードｎ4 の電
位の下降も遅い。また、第２および第３のノードｎ2 ，
ｎ3 の電位は、「Ｌ」レベルに保持される。
および第４のノードｎ1 ，ｎ4 の電位が「Ｈ」レベル
（ＶCC）、第２および第３のノードｎ2 ，ｎ3 の電位が
「Ｌ」レベル（ＧＮＤ）の状態において、第１のノード
ｎ1 にα線が照射されたとする。α線の照射により、Ｓ
ｉ基板中で発生した電子が急速に第１のノードｎ1 に収
集されて、第１のノードｎ1 の電位は急速に低下する。
このとき、第１のノードｎ1 と第４のノードｎ4 との間
に接続された第１のダイオードＤ1 は逆バイアス状態と
なる。したがって、逆バイアスされた第１のダイオード
Ｄ1 の高いインピーダンスにより、キャパシタＣ1 に蓄
積されていた電荷の放電は遅く、第４のノードｎ4 の電
位の下降も遅い。また、第２および第３のノードｎ2 ，
ｎ3 の電位は、「Ｌ」レベルに保持される。
【００５５】したがって、第４のノードｎ4 の電位が十
分下がる前に第１のノードｎ1 への電子の収集が終了す
ると、その後のキャパシタＣ1 に残留していた電荷が分
配され、またＰ形ＭＯＳトランジスタからの電荷の供給
もあり、図３に示すように、第１および第４のノードｎ
1 ，ｎ4 は「Ｈ」レベルへと回復していく。すなわち、
ソフトエラーは起こらない。
分下がる前に第１のノードｎ1 への電子の収集が終了す
ると、その後のキャパシタＣ1 に残留していた電荷が分
配され、またＰ形ＭＯＳトランジスタからの電荷の供給
もあり、図３に示すように、第１および第４のノードｎ
1 ，ｎ4 は「Ｈ」レベルへと回復していく。すなわち、
ソフトエラーは起こらない。
【００５６】次に、図２の構成において、第１および第
４のノードｎ1 ，ｎ4 が「Ｌ」レベル、第２および第３
のノードｎ2 ，ｎ3 が「Ｈ」レベルであって、これと逆
のデータを書き込む場合の動作を例に説明する。書き込
み時には、ワード線ＷＬが「Ｈ」レベルに保持され、ワ
ードトランジスタＱ3 およびＱ4 がオン状態となる。こ
のとき、ビット線ＢＬは「Ｈ」レベルに保持され、反ビ
ット線ＢＬ は「Ｌ」レベルに保持されている。したが
って、第１のノードｎ1 にはワードトランジスタＱ3 を
介して「Ｈ」レベルが書き込まれ、第２のノードｎ2 に
はワードトランジスタＱ4 を介して「Ｌ」レベルが書き
込まれる。
４のノードｎ1 ，ｎ4 が「Ｌ」レベル、第２および第３
のノードｎ2 ，ｎ3 が「Ｈ」レベルであって、これと逆
のデータを書き込む場合の動作を例に説明する。書き込
み時には、ワード線ＷＬが「Ｈ」レベルに保持され、ワ
ードトランジスタＱ3 およびＱ4 がオン状態となる。こ
のとき、ビット線ＢＬは「Ｈ」レベルに保持され、反ビ
ット線ＢＬ は「Ｌ」レベルに保持されている。したが
って、第１のノードｎ1 にはワードトランジスタＱ3 を
介して「Ｈ」レベルが書き込まれ、第２のノードｎ2 に
はワードトランジスタＱ4 を介して「Ｌ」レベルが書き
込まれる。
【００５７】書き込み直後、第１のノードｎ1 の電位は
ＶCC−Ｖth( Ｖth；ワードトランジスタＱ3 の基板バイ
アス効果を含めたしきい値）、第２のノードｎ2 は
「Ｌ」レベルである。このとき、第１のダイオードＤ1
は順バイアス状態となるため、そのインピーダンスは小
さい。したがって、キャパシタＣ1 に蓄積されていた電
荷は容易に放電されて、第４のノードｎ4 は速く高電位
となり、また、第３のノードｎ3 の電位降下も速い。そ
のため、ドライバトランジスタＱ1 のオフ状態、ドライ
バトランジスタＱ2のオン状態が速く確定して、メモリ
セルへの書き込みデータが安定化する。すなわち、図４
に示すように、短い書き込み時間で、安定したデータ書
き込みが行われ、また、各ノード電位が不安定な状態に
なることがなく、ノイズ耐性に優れている。
ＶCC−Ｖth( Ｖth；ワードトランジスタＱ3 の基板バイ
アス効果を含めたしきい値）、第２のノードｎ2 は
「Ｌ」レベルである。このとき、第１のダイオードＤ1
は順バイアス状態となるため、そのインピーダンスは小
さい。したがって、キャパシタＣ1 に蓄積されていた電
荷は容易に放電されて、第４のノードｎ4 は速く高電位
となり、また、第３のノードｎ3 の電位降下も速い。そ
のため、ドライバトランジスタＱ1 のオフ状態、ドライ
バトランジスタＱ2のオン状態が速く確定して、メモリ
セルへの書き込みデータが安定化する。すなわち、図４
に示すように、短い書き込み時間で、安定したデータ書
き込みが行われ、また、各ノード電位が不安定な状態に
なることがなく、ノイズ耐性に優れている。
【００５８】以上説明したように、本実施例によれば、
上述した実施例１と同様に、ソフトエラー耐性の向上を
図れることはもとより、短い書き込み時間で、安定した
データの書き込みを行うことができることから、データ
破壊を防止でき、また、各ノード電位が不安定になるこ
とがなくノイズ耐性の向上を図れるという効果を得るこ
とができる。
上述した実施例１と同様に、ソフトエラー耐性の向上を
図れることはもとより、短い書き込み時間で、安定した
データの書き込みを行うことができることから、データ
破壊を防止でき、また、各ノード電位が不安定になるこ
とがなくノイズ耐性の向上を図れるという効果を得るこ
とができる。
【００５９】
【実施例３】図５は、本発明に係る半導体記憶装置の第
３の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式を採用
したＳＲＡＭのメモリセルの他の構成例を示す回路図で
ある。
３の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式を採用
したＳＲＡＭのメモリセルの他の構成例を示す回路図で
ある。
【００６０】本実施例が上記実施例２と異なる点は、第
１および第２のダイオードＤ1 およびＤ2 を、第１のノ
ードｎ1 とドライバトランジスタＱ2 のゲート電極との
接続中点とキャパシタＣ1 の一方の電極と負荷用トラン
ジスタＱ6 のゲート電極との接続中点との間、並びに第
２のノードｎ2 とドライバトランジスタＱ1 のゲート電
極との接続中点とキャパシタＣ1 の他方の電極と負荷用
トランジスタＱ5 のゲート電極との接続中点との間にそ
れぞれ挿入するのではなく、第１のノードｎ1とドライ
バトランジスタＱ2 のゲート電極との接続中点と負荷用
トランジスタＱ 6 のゲート電極との接続中点とキャパシ
タＣ1 の一方の電極との間、並びに第２のノードｎ2 と
ドライバトランジスタＱ1 のゲート電極との接続中点と
負荷用トランジスタＱ5 のゲート電極との接続中点とキ
ャパシタＣ1 の他方の電極との間にそれぞれ挿入したこ
とにある。なお、各第１および第２のダイオードＤ1 お
よびＤ2 の挿入方向は、両者ともカソードがキャパシタ
Ｃ1 の各電極と接続される方向である。
１および第２のダイオードＤ1 およびＤ2 を、第１のノ
ードｎ1 とドライバトランジスタＱ2 のゲート電極との
接続中点とキャパシタＣ1 の一方の電極と負荷用トラン
ジスタＱ6 のゲート電極との接続中点との間、並びに第
２のノードｎ2 とドライバトランジスタＱ1 のゲート電
極との接続中点とキャパシタＣ1 の他方の電極と負荷用
トランジスタＱ5 のゲート電極との接続中点との間にそ
れぞれ挿入するのではなく、第１のノードｎ1とドライ
バトランジスタＱ2 のゲート電極との接続中点と負荷用
トランジスタＱ 6 のゲート電極との接続中点とキャパシ
タＣ1 の一方の電極との間、並びに第２のノードｎ2 と
ドライバトランジスタＱ1 のゲート電極との接続中点と
負荷用トランジスタＱ5 のゲート電極との接続中点とキ
ャパシタＣ1 の他方の電極との間にそれぞれ挿入したこ
とにある。なお、各第１および第２のダイオードＤ1 お
よびＤ2 の挿入方向は、両者ともカソードがキャパシタ
Ｃ1 の各電極と接続される方向である。
【００６１】その他の構成は実施例２と同様であり、こ
のような構成を有するＳＲＡＭにおいても、上述した実
施例２と同様の効果を得ることができる。
のような構成を有するＳＲＡＭにおいても、上述した実
施例２と同様の効果を得ることができる。
【００６２】
【実施例４】図６は、本発明に係る半導体記憶装置の第
４の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式を採用
したＳＲＡＭのメモリセルの他の構成例を示す回路図で
ある。
４の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式を採用
したＳＲＡＭのメモリセルの他の構成例を示す回路図で
ある。
【００６３】本実施例が上記実施例２と異なる点は、第
３のダイオードＤ3 を、第２のダイオードＤ2 のアノー
ドに接続された接続中点Ａと負荷用トランジスタＱ5 の
ゲート電極間に、接続中点Ａから負荷用トランジスタＱ
5 のゲート電極に向かって順方向となるように挿入した
ことにある。
３のダイオードＤ3 を、第２のダイオードＤ2 のアノー
ドに接続された接続中点Ａと負荷用トランジスタＱ5 の
ゲート電極間に、接続中点Ａから負荷用トランジスタＱ
5 のゲート電極に向かって順方向となるように挿入した
ことにある。
【００６４】その他の構成は実施例２と同様であり、こ
のような構成を有するＳＲＡＭにおいても、ソフトエラ
ー耐性の向上を図れ、短い書き込み時間で、安定したデ
ータの書き込みを行うことができ、上述した実施例２お
よび３と同様に、データ破壊を防止でき、また、各ノー
ド電位が不安定になることがなくノイズ耐性の向上を図
れるという効果を得ることができる。
のような構成を有するＳＲＡＭにおいても、ソフトエラ
ー耐性の向上を図れ、短い書き込み時間で、安定したデ
ータの書き込みを行うことができ、上述した実施例２お
よび３と同様に、データ破壊を防止でき、また、各ノー
ド電位が不安定になることがなくノイズ耐性の向上を図
れるという効果を得ることができる。
【００６５】また、第１のダイオードＤ1 のアノードに
接続された接続中点Ｂと負荷用トランジスタＱ6 のゲー
ト電極間に、接続中点Ｂから負荷用トランジスタＱ6 の
ゲート電極に向かって順方向となるようにダイオードを
挿入しても、上述と同様の効果を得ることができ、ま
た、両ダイオードを設けても同様の効果を得ることがで
きる。
接続された接続中点Ｂと負荷用トランジスタＱ6 のゲー
ト電極間に、接続中点Ｂから負荷用トランジスタＱ6 の
ゲート電極に向かって順方向となるようにダイオードを
挿入しても、上述と同様の効果を得ることができ、ま
た、両ダイオードを設けても同様の効果を得ることがで
きる。
【００６６】
【実施例５】図７は、本発明に係る半導体記憶装置の第
５の実施例を示す回路図で、具体的にはＰ形ＴＦＴ負荷
方式を採用したＳＲＡＭのメモリセルの他の構成例を示
す回路図である。
５の実施例を示す回路図で、具体的にはＰ形ＴＦＴ負荷
方式を採用したＳＲＡＭのメモリセルの他の構成例を示
す回路図である。
【００６７】本ＳＲＡＭでは、負荷用トランジスタＱ5
のゲート電極とドライバトランジスタＱ1 のゲート電極
とが接続されて第１のインバータが構成され、負荷用ト
ランジスタＱ6 のゲート電極とドライバトランジスタＱ
2 のゲート電極とが接続されて第２のインバータが構成
され、第１のインバータの出力である第１のノードｎ 1
と第２のインバータの入力となるドライバトランジスタ
Ｑ2 のゲート電極とが接続され、第２のインバータの出
力である第２のノードｎ2 と第１のインバータの入力と
なるドライバトランジスタＱ1 のゲート電極とが接続さ
れて、基本メモリセルが構成されている。
のゲート電極とドライバトランジスタＱ1 のゲート電極
とが接続されて第１のインバータが構成され、負荷用ト
ランジスタＱ6 のゲート電極とドライバトランジスタＱ
2 のゲート電極とが接続されて第２のインバータが構成
され、第１のインバータの出力である第１のノードｎ 1
と第２のインバータの入力となるドライバトランジスタ
Ｑ2 のゲート電極とが接続され、第２のインバータの出
力である第２のノードｎ2 と第１のインバータの入力と
なるドライバトランジスタＱ1 のゲート電極とが接続さ
れて、基本メモリセルが構成されている。
【００６８】そして、本ＳＲＡＭでは、第１のインバー
タの入出力間、すなわちドライバトランジスタＱ1 のゲ
ート電極と第１のノードｎ1 間および第２のインバータ
の入出力間、すなわちドライバトランジスタＱ2 のゲー
ト電極と第２のノードｎ2 間の各々に、第１のダイオー
ドＤ1 と第１のキャパシタＣ2 および第２のダイオード
Ｄ2 と第２のキャパシタＣ3 をそれぞれ直列に挿入する
ことにより、「ソフトエラー」耐性の向上を図ってい
る。
タの入出力間、すなわちドライバトランジスタＱ1 のゲ
ート電極と第１のノードｎ1 間および第２のインバータ
の入出力間、すなわちドライバトランジスタＱ2 のゲー
ト電極と第２のノードｎ2 間の各々に、第１のダイオー
ドＤ1 と第１のキャパシタＣ2 および第２のダイオード
Ｄ2 と第２のキャパシタＣ3 をそれぞれ直列に挿入する
ことにより、「ソフトエラー」耐性の向上を図ってい
る。
【００６９】すなわち、本構成は、従来例を示す図３１
に示す回路中の抵抗素子Ｒ3 およびＲ4 に代えて、第１
および第２のダイオードＤ1 およびＤ2 を配設してい
る。具体的には、第１のダイオードＤ1 は、第２のノー
ドｎ2 から第１のキャパシタＣ2 に向かって順方向とな
るように、アノードが第２のノードｎ2 とドライバトラ
ンジスタＱ1 のゲート電極との接続中点に接続され、カ
ソードが第１のキャパシタＣ2 の一方の電極と負荷用ト
ランジスタＱ5 のゲート電極との接続中点（第３のノー
ド）ｎ3 に接続されている。
に示す回路中の抵抗素子Ｒ3 およびＲ4 に代えて、第１
および第２のダイオードＤ1 およびＤ2 を配設してい
る。具体的には、第１のダイオードＤ1 は、第２のノー
ドｎ2 から第１のキャパシタＣ2 に向かって順方向とな
るように、アノードが第２のノードｎ2 とドライバトラ
ンジスタＱ1 のゲート電極との接続中点に接続され、カ
ソードが第１のキャパシタＣ2 の一方の電極と負荷用ト
ランジスタＱ5 のゲート電極との接続中点（第３のノー
ド）ｎ3 に接続されている。
【００７０】第２のダイオードＤ2 は、第１のノードｎ
1 から第２のキャパシタＣ3 に向かって順方向となるよ
うに、アノードが第１のノードｎ1 とドライバトランジ
スタＱ2 のゲート電極との接続中点に接続され、カソー
ドが第２のキャパシタＣ3 の他方の電極と負荷用トラン
ジスタＱ6 のゲート電極との接続中点（第４のノード）
ｎ4 に接続されている。
1 から第２のキャパシタＣ3 に向かって順方向となるよ
うに、アノードが第１のノードｎ1 とドライバトランジ
スタＱ2 のゲート電極との接続中点に接続され、カソー
ドが第２のキャパシタＣ3 の他方の電極と負荷用トラン
ジスタＱ6 のゲート電極との接続中点（第４のノード）
ｎ4 に接続されている。
【００７１】これら第１および第２のダイオードＤ1 ，
Ｄ2 としては、たとえばＰ／Ｎ接合ダイオードやショッ
トキーダイオードにより構成される。図８は、図７の回
路における第１および第２のダイオードＤ1 ，Ｄ2 とし
てＰ／Ｎ接合ダイオードを適用した場合のＴＦＴ負荷お
よび容量部のレイアウトを示している。図８において、
Ｑ5Gは負荷用ＰＭＯＳトランジスタＱ5 のゲート電極、
Ｑ5Sは負荷用ＰＭＯＳトランジスタＱ5 のソース、Ｑ5C
は負荷用ＰＭＯＳトランジスタＱ5 のチャネル、Ｑ5Dは
負荷用ＰＭＯＳトランジスタＱ5 のドレイン、Ｑ6Gは負
荷用ＰＭＯＳトランジスタＱ6 のゲート電極、Ｑ6Sの負
荷用ＰＭＯＳトランジスタＱ6 のソース、Ｑ6Cは負荷用
ＰＭＯＳトランジスタＱ6 のチャネル、Ｑ6Dは負荷用Ｐ
ＭＯＳトランジスタＱ6 のドレイン、ＣＴＣ1 は第１の
ノードｎ1 と接続するためのコンタクト、ＣＴＣ2 は第
２のノードｎ2 と接続するためのコンタクトをそれぞれ
示している。
Ｄ2 としては、たとえばＰ／Ｎ接合ダイオードやショッ
トキーダイオードにより構成される。図８は、図７の回
路における第１および第２のダイオードＤ1 ，Ｄ2 とし
てＰ／Ｎ接合ダイオードを適用した場合のＴＦＴ負荷お
よび容量部のレイアウトを示している。図８において、
Ｑ5Gは負荷用ＰＭＯＳトランジスタＱ5 のゲート電極、
Ｑ5Sは負荷用ＰＭＯＳトランジスタＱ5 のソース、Ｑ5C
は負荷用ＰＭＯＳトランジスタＱ5 のチャネル、Ｑ5Dは
負荷用ＰＭＯＳトランジスタＱ5 のドレイン、Ｑ6Gは負
荷用ＰＭＯＳトランジスタＱ6 のゲート電極、Ｑ6Sの負
荷用ＰＭＯＳトランジスタＱ6 のソース、Ｑ6Cは負荷用
ＰＭＯＳトランジスタＱ6 のチャネル、Ｑ6Dは負荷用Ｐ
ＭＯＳトランジスタＱ6 のドレイン、ＣＴＣ1 は第１の
ノードｎ1 と接続するためのコンタクト、ＣＴＣ2 は第
２のノードｎ2 と接続するためのコンタクトをそれぞれ
示している。
【００７２】本例は、負荷用ＰＭＯＳトランジスタＱ5
およびＱ6 のゲート電極Ｑ5G，Ｑ6Gとドレイン領域
Ｑ5D，Ｑ6Dが重なった領域において、クロスカップルキ
ャパシタＣ2 ，Ｃ3 が形成されている場合を示してい
る。本例においては、図８に示すように、第１のノード
ｎ1 と接続するコンタクトＣＴＣ1 および第２のノード
ｎ2 と接続するコンタクトＣＴＣ2 、並びにその近傍領
域をＰ形とし、それ以外の領域をＮ形とすることにより
Ｐ／Ｎ接合が形成されている。なお、Ｐ形領域とＮ形領
域との作り分けは、たとえば通常のイオン注入技術によ
り容易に実現できる。
およびＱ6 のゲート電極Ｑ5G，Ｑ6Gとドレイン領域
Ｑ5D，Ｑ6Dが重なった領域において、クロスカップルキ
ャパシタＣ2 ，Ｃ3 が形成されている場合を示してい
る。本例においては、図８に示すように、第１のノード
ｎ1 と接続するコンタクトＣＴＣ1 および第２のノード
ｎ2 と接続するコンタクトＣＴＣ2 、並びにその近傍領
域をＰ形とし、それ以外の領域をＮ形とすることにより
Ｐ／Ｎ接合が形成されている。なお、Ｐ形領域とＮ形領
域との作り分けは、たとえば通常のイオン注入技術によ
り容易に実現できる。
【００７３】また、図９は、図７の回路における第１お
よび第２のダイオードＤ1 ，Ｄ2 としてショットキーダ
イオードを適用した場合のＴＦＴ負荷および容量部のレ
イアウトを示している。この場合、負荷用ＰＭＯＳトラ
ンジスタＱ5 およびＱ6 のゲート電極Ｑ5G，Ｑ 6Gをすべ
てＮ形領域とし、第１および第２のノードｎ1 ，ｎ2 と
接続するためのコンタクトＣＴＣ1 ，ＣＴＣ2 の接続孔
に金属を埋め込む等することによりショットキー接合が
構成されている。その他の構成は図８と同様である。こ
れにより、第１および第２のノードｎ1 ，ｎ2 と第１お
よび第２のキャパシタＣ2 ，Ｃ3 との間にショットキー
接合がそれぞれ形成される。なお、このとき、ショット
キー接合が確実に得られるように、接続孔の近傍にＮ形
半導体層の不純物濃度を他の領域より低くすることが望
ましい。
よび第２のダイオードＤ1 ，Ｄ2 としてショットキーダ
イオードを適用した場合のＴＦＴ負荷および容量部のレ
イアウトを示している。この場合、負荷用ＰＭＯＳトラ
ンジスタＱ5 およびＱ6 のゲート電極Ｑ5G，Ｑ 6Gをすべ
てＮ形領域とし、第１および第２のノードｎ1 ，ｎ2 と
接続するためのコンタクトＣＴＣ1 ，ＣＴＣ2 の接続孔
に金属を埋め込む等することによりショットキー接合が
構成されている。その他の構成は図８と同様である。こ
れにより、第１および第２のノードｎ1 ，ｎ2 と第１お
よび第２のキャパシタＣ2 ，Ｃ3 との間にショットキー
接合がそれぞれ形成される。なお、このとき、ショット
キー接合が確実に得られるように、接続孔の近傍にＮ形
半導体層の不純物濃度を他の領域より低くすることが望
ましい。
【００７４】次に、上記構成による動作を、α線照射時
および書き込み動作時にわけて説明する。
および書き込み動作時にわけて説明する。
【００７５】たとえば、実施例１および２の場合と同様
に、第１および第４のノードｎ1 ，ｎ4 の電位が「Ｈ」
レベル（ＶCC）、第２および第３のノードｎ2 ，ｎ3 の
電位が「Ｌ」レベル（ＧＮＤ）の状態において、第１の
ノードｎ1 にα線が照射されたとする。α線の照射によ
り、Ｓｉ基板中で発生した電子が急速に第１のノードｎ
1 に収集されて、第１のノードｎ1 の電位は急速に低下
する。このとき、第１のノードｎ1 と第４のノードｎ4
との間に接続された第２のダイオードＤ2 は逆バイアス
状態となる。したがって、逆バイアスされた第２のダイ
オードＤ2 の高いインピーダンスにより、第２のキャパ
シタＣ3 に蓄積されていた電荷の放電は遅く、第４のノ
ードｎ4 の電位の下降も遅い。
に、第１および第４のノードｎ1 ，ｎ4 の電位が「Ｈ」
レベル（ＶCC）、第２および第３のノードｎ2 ，ｎ3 の
電位が「Ｌ」レベル（ＧＮＤ）の状態において、第１の
ノードｎ1 にα線が照射されたとする。α線の照射によ
り、Ｓｉ基板中で発生した電子が急速に第１のノードｎ
1 に収集されて、第１のノードｎ1 の電位は急速に低下
する。このとき、第１のノードｎ1 と第４のノードｎ4
との間に接続された第２のダイオードＤ2 は逆バイアス
状態となる。したがって、逆バイアスされた第２のダイ
オードＤ2 の高いインピーダンスにより、第２のキャパ
シタＣ3 に蓄積されていた電荷の放電は遅く、第４のノ
ードｎ4 の電位の下降も遅い。
【００７６】一方、第２のノードｎ2 と第３のノードｎ
3 に接続された第１のダイオードＤ 1 が順バイアスされ
るまではその高いインピーダンスにより、第１のキャパ
シタＣ2 に蓄積されていた電荷の放電は遅く、第１のノ
ードｎ1 と第３のノードｎ3との間の電位差が保持され
ようとするため、第３のノードｎ3 の電位は、 （第２のノードｎ2 の電位）−（ダイオードＤ1 のクラ
ンプ電圧ＶF ） まで大幅に下がる。ここで、第３のノードｎ3 の電位
は、ドライバトランジスタＱ1 のゲート−ドレイン間オ
ーバラップ容量によって、負電位に下がる。
3 に接続された第１のダイオードＤ 1 が順バイアスされ
るまではその高いインピーダンスにより、第１のキャパ
シタＣ2 に蓄積されていた電荷の放電は遅く、第１のノ
ードｎ1 と第３のノードｎ3との間の電位差が保持され
ようとするため、第３のノードｎ3 の電位は、 （第２のノードｎ2 の電位）−（ダイオードＤ1 のクラ
ンプ電圧ＶF ） まで大幅に下がる。ここで、第３のノードｎ3 の電位
は、ドライバトランジスタＱ1 のゲート−ドレイン間オ
ーバラップ容量によって、負電位に下がる。
【００７７】以上のように、第４のノードｎ4 の電位は
高く保たれようとし、逆に第２および第３のノード
ｎ2 ，ｎ3 の電位は負電位に大きく下がることから、そ
の後、図１０に示すように、第１および第４のノードｎ
1 ，ｎ4 は「Ｈ」レベルに、第２および第３のノードｎ
2 ，ｎ3 は「Ｌ」レベルへと回復していく。すなわち、
ソフトエラーは起こらない。
高く保たれようとし、逆に第２および第３のノード
ｎ2 ，ｎ3 の電位は負電位に大きく下がることから、そ
の後、図１０に示すように、第１および第４のノードｎ
1 ，ｎ4 は「Ｈ」レベルに、第２および第３のノードｎ
2 ，ｎ3 は「Ｌ」レベルへと回復していく。すなわち、
ソフトエラーは起こらない。
【００７８】次に、図７の構成において、第１および第
４のノードｎ1 ，ｎ4 が「Ｌ」レベル、第２および第３
のノードｎ2 ，ｎ3 が「Ｈ」レベルであって、これと逆
のデータを書き込む場合の動作を例に説明する。書き込
み時には、ワード線ＷＬが「Ｈ」レベルに保持され、ワ
ードトランジスタＱ3 およびＱ4 がオン状態となる。こ
のとき、ビット線ＢＬは「Ｈ」レベルに保持され、反ビ
ット線ＢＬ は「Ｌ」レベルに保持されている。したが
って、第１のノードｎ1 にはワードトランジスタＱ3 を
介して「Ｈ」レベルが書き込まれ、第２のノードｎ2 に
はワードトランジスタＱ4 を介して「Ｌ」レベルが書き
込まれる。
４のノードｎ1 ，ｎ4 が「Ｌ」レベル、第２および第３
のノードｎ2 ，ｎ3 が「Ｈ」レベルであって、これと逆
のデータを書き込む場合の動作を例に説明する。書き込
み時には、ワード線ＷＬが「Ｈ」レベルに保持され、ワ
ードトランジスタＱ3 およびＱ4 がオン状態となる。こ
のとき、ビット線ＢＬは「Ｈ」レベルに保持され、反ビ
ット線ＢＬ は「Ｌ」レベルに保持されている。したが
って、第１のノードｎ1 にはワードトランジスタＱ3 を
介して「Ｈ」レベルが書き込まれ、第２のノードｎ2 に
はワードトランジスタＱ4 を介して「Ｌ」レベルが書き
込まれる。
【００７９】書き込み直後、第１のノードｎ1 の電位は
ＶCC−Ｖth( Ｖth；ワードトランジスタＱ3 の基板バイ
アス効果を含めたしきい値）、第２のノードｎ2 は
「Ｌ」レベルである。このとき、第２のダイオードＤ2
は順バイアス状態となるため、そのインピーダンスは小
さい。したがって、第２のキャパシタＣ3 に蓄積されて
いた電荷は容易に放電されて、第４のノードｎ4 は速く
高電位となる。また、第３のノードｎ 3 の電位降下も速
い。そのため、ドライバトランジスタＱ1 のオフ状態、
ドライバトランジスタＱ2のオン状態が速く確定して、
メモリセルへの書き込みデータが安定化する。すなわ
ち、図１１に示すように、短い書き込み時間で、安定し
たデータ書き込みが行われ、また、各ノード電位が不安
定な状態になることがなく、ノイズ耐性に優れている。
ＶCC−Ｖth( Ｖth；ワードトランジスタＱ3 の基板バイ
アス効果を含めたしきい値）、第２のノードｎ2 は
「Ｌ」レベルである。このとき、第２のダイオードＤ2
は順バイアス状態となるため、そのインピーダンスは小
さい。したがって、第２のキャパシタＣ3 に蓄積されて
いた電荷は容易に放電されて、第４のノードｎ4 は速く
高電位となる。また、第３のノードｎ 3 の電位降下も速
い。そのため、ドライバトランジスタＱ1 のオフ状態、
ドライバトランジスタＱ2のオン状態が速く確定して、
メモリセルへの書き込みデータが安定化する。すなわ
ち、図１１に示すように、短い書き込み時間で、安定し
たデータ書き込みが行われ、また、各ノード電位が不安
定な状態になることがなく、ノイズ耐性に優れている。
【００８０】以上説明したように、本実施例によれば、
上述した実施例１〜４と同様に、ソフトエラー耐性の向
上を図れることはもとより、短い書き込み時間で、安定
したデータの書き込みを行うことができることから、デ
ータ破壊を防止でき、また、各ノード電位が不安定にな
ることがなくノイズ耐性の向上を図れるという効果を得
ることができる。
上述した実施例１〜４と同様に、ソフトエラー耐性の向
上を図れることはもとより、短い書き込み時間で、安定
したデータの書き込みを行うことができることから、デ
ータ破壊を防止でき、また、各ノード電位が不安定にな
ることがなくノイズ耐性の向上を図れるという効果を得
ることができる。
【００８１】
【実施例６】図１２は、本発明に係る半導体記憶装置の
第６の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式を採
用したＳＲＡＭのメモリセルの他の構成例を示す回路図
である。
第６の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式を採
用したＳＲＡＭのメモリセルの他の構成例を示す回路図
である。
【００８２】本実施例が上記実施例５と異なる点は、第
１のダイオードＤ1 のカソードと第１のキャパシタＣ2
との接続中点である第３のノードｎ3 が負荷用トランジ
スタＱ5 のゲート電極と接続されず、同様に、第２のダ
イオードＤ2 のカソードと第２のキャパシタＣ3 との接
続中点である第４のノードｎ4 が負荷用トランジスタＱ
6 のゲート電極と接続されていないことにある。すなわ
ち、第１のダイオードＤ1 のアノードとドライバトラン
ジスタＱ1 のゲート電極との接続中点が負荷用トランジ
スタＱ5 のゲート電極に接続され、第２のダイオードＤ
2 のアノードとドライバトランジスタＱ2 のゲート電極
との接続中点が負荷用トランジスタＱ6 のゲート電極に
接続された構成となっている。
１のダイオードＤ1 のカソードと第１のキャパシタＣ2
との接続中点である第３のノードｎ3 が負荷用トランジ
スタＱ5 のゲート電極と接続されず、同様に、第２のダ
イオードＤ2 のカソードと第２のキャパシタＣ3 との接
続中点である第４のノードｎ4 が負荷用トランジスタＱ
6 のゲート電極と接続されていないことにある。すなわ
ち、第１のダイオードＤ1 のアノードとドライバトラン
ジスタＱ1 のゲート電極との接続中点が負荷用トランジ
スタＱ5 のゲート電極に接続され、第２のダイオードＤ
2 のアノードとドライバトランジスタＱ2 のゲート電極
との接続中点が負荷用トランジスタＱ6 のゲート電極に
接続された構成となっている。
【００８３】その他の構成は実施例５と同様であり、こ
のような構成を有するＳＲＡＭにおいても、上述した実
施例５の効果と同様の効果を得ることができる。
のような構成を有するＳＲＡＭにおいても、上述した実
施例５の効果と同様の効果を得ることができる。
【００８４】
【実施例７】図１３は、本発明に係る半導体記憶装置の
第７の実施例を示す回路図で、本例は高抵抗負荷方式を
採用したＳＲＡＭのメモリセルの他の構成例を示す回路
図である。
第７の実施例を示す回路図で、本例は高抵抗負荷方式を
採用したＳＲＡＭのメモリセルの他の構成例を示す回路
図である。
【００８５】本実施例が上記実施例６と異なる点は、負
荷用トランジスタＱ5 およびＱ6 の代わりに、高負荷抵
抗素子Ｒ1 ，Ｒ2 を配設して、高抵抗負荷方式のＳＲＡ
Ｍを構成したことにある。
荷用トランジスタＱ5 およびＱ6 の代わりに、高負荷抵
抗素子Ｒ1 ，Ｒ2 を配設して、高抵抗負荷方式のＳＲＡ
Ｍを構成したことにある。
【００８６】その他の構成は実施例６と同様であり、こ
のような構成を有するＳＲＡＭにおいても、上述した実
施例５および６の効果と同様の効果を得ることができ
る。
のような構成を有するＳＲＡＭにおいても、上述した実
施例５および６の効果と同様の効果を得ることができ
る。
【００８７】
【実施例８】図１４は、本発明に係る半導体記憶装置の
第８の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式を採
用したＳＲＡＭのメモリセルの他の構成例を示す回路図
である。
第８の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式を採
用したＳＲＡＭのメモリセルの他の構成例を示す回路図
である。
【００８８】本実施例が上記実施例６と異なる点は、第
１のダイオードＤ1 と第１のキャパシタＣ2 とが第１の
ノードｎ1 と負荷用トランジスタＱ5 のドレインとの接
続中点と接地との間に直列に接続され、第２のダイオー
ドＤ1 と第２のキャパシタＣ 3 とが第２のノードｎ2 と
負荷用トランジスタＱ6 のドレインとの接続中点と接地
との間に直列に接続されていることにある。具体的に
は、第１のダイオードＤ1 のアノードが第１のノードｎ
1 と負荷用トランジスタＱ5 のドレインとの接続中点に
接続され、第１のダイオードＤ1 のカソードが第１のキ
ャパシタＣ2 の一方の電極に接続され、第１のキャパシ
タＣ2の他方の電極が接地されている。また、第２のダ
イオードＤ2 のアノードが第２のノードｎ2 と負荷用ト
ランジスタＱ6 のドレインとの接続中点に接続され、第
２のダイオードＤ2 のカソードが第２のキャパシタＣ3
の一方の電極に接続され、第２のキャパシタＣ3 の他方
の電極が接地されている。
１のダイオードＤ1 と第１のキャパシタＣ2 とが第１の
ノードｎ1 と負荷用トランジスタＱ5 のドレインとの接
続中点と接地との間に直列に接続され、第２のダイオー
ドＤ1 と第２のキャパシタＣ 3 とが第２のノードｎ2 と
負荷用トランジスタＱ6 のドレインとの接続中点と接地
との間に直列に接続されていることにある。具体的に
は、第１のダイオードＤ1 のアノードが第１のノードｎ
1 と負荷用トランジスタＱ5 のドレインとの接続中点に
接続され、第１のダイオードＤ1 のカソードが第１のキ
ャパシタＣ2 の一方の電極に接続され、第１のキャパシ
タＣ2の他方の電極が接地されている。また、第２のダ
イオードＤ2 のアノードが第２のノードｎ2 と負荷用ト
ランジスタＱ6 のドレインとの接続中点に接続され、第
２のダイオードＤ2 のカソードが第２のキャパシタＣ3
の一方の電極に接続され、第２のキャパシタＣ3 の他方
の電極が接地されている。
【００８９】次に、上記構成による動作を、α線照射時
および書き込み動作時にわけて説明する。
および書き込み動作時にわけて説明する。
【００９０】たとえば、第１および第３のノードｎ1 ，
ｎ3 の電位が「Ｈ」レベル（ＶCC）、第２および第４の
ノードｎ2 ，ｎ4 の電位が「Ｌ」レベル（ＧＮＤ）の状
態において、第１のノードｎ1 にα線が照射されたとす
る。α線の照射により、Ｓｉ基板中で発生した電子が急
速に第１のノードｎ1 に収集されて、第１のノードｎ1
の電位は急速に低下する。このとき、第１のノードｎ1
と第３のノードｎ3 との間に接続された第１のダイオー
ドＤ1 は逆バイアス状態となる。したがって、逆バイア
スされた第１のダイオードＤ1 の高いインピーダンスに
より、第１のキャパシタＣ2 に蓄積されていた電荷の放
電は遅く、第３のノードｎ3 の電位の下降も第１のノー
ドｎ1 の電位の下降より遅い。そして、電荷の収集が終
了した後の第１のノードｎ1 の電位は、第１のキャパシ
タＣ2 の電荷が第１のノードｎ1 における寄生容量との
間で分配されることにより、負荷用トランジスタＱ5 に
よる電荷供給のみの場合よりも速く上昇する。
ｎ3 の電位が「Ｈ」レベル（ＶCC）、第２および第４の
ノードｎ2 ，ｎ4 の電位が「Ｌ」レベル（ＧＮＤ）の状
態において、第１のノードｎ1 にα線が照射されたとす
る。α線の照射により、Ｓｉ基板中で発生した電子が急
速に第１のノードｎ1 に収集されて、第１のノードｎ1
の電位は急速に低下する。このとき、第１のノードｎ1
と第３のノードｎ3 との間に接続された第１のダイオー
ドＤ1 は逆バイアス状態となる。したがって、逆バイア
スされた第１のダイオードＤ1 の高いインピーダンスに
より、第１のキャパシタＣ2 に蓄積されていた電荷の放
電は遅く、第３のノードｎ3 の電位の下降も第１のノー
ドｎ1 の電位の下降より遅い。そして、電荷の収集が終
了した後の第１のノードｎ1 の電位は、第１のキャパシ
タＣ2 の電荷が第１のノードｎ1 における寄生容量との
間で分配されることにより、負荷用トランジスタＱ5 に
よる電荷供給のみの場合よりも速く上昇する。
【００９１】一方、第２のノードｎ2 と第４のノードｎ
4 とは負荷用トランジスタＱ6 による電荷供給により電
位が上昇しようとするが、第１および第３のノード
ｎ1 ，ｎ 3 の上昇速度よりも遅い。したがって、図１５
に示すように、第１および第３のノードｎ1 ，ｎ3 は
「Ｈ」レベルに、第２および第４のノードｎ2 ，ｎ4 は
「Ｌ」レベルへと回復していく。すなわち、ソフトエラ
ーは起こらない。
4 とは負荷用トランジスタＱ6 による電荷供給により電
位が上昇しようとするが、第１および第３のノード
ｎ1 ，ｎ 3 の上昇速度よりも遅い。したがって、図１５
に示すように、第１および第３のノードｎ1 ，ｎ3 は
「Ｈ」レベルに、第２および第４のノードｎ2 ，ｎ4 は
「Ｌ」レベルへと回復していく。すなわち、ソフトエラ
ーは起こらない。
【００９２】次に、図１４の構成において、第１および
第３のノードｎ1 ，ｎ3 が「Ｌ」レベル、第２および第
４のノードｎ2 ，ｎ4 が「Ｈ」レベルであって、これと
逆のデータを書き込む場合の動作を例に説明する。書き
込み時には、ワード線ＷＬが「Ｈ」レベルに保持され、
ワードトランジスタＱ3 およびＱ4 がオン状態となる。
このとき、ビット線ＢＬは「Ｈ」レベルに保持され、反
ビット線ＢＬ は「Ｌ」レベルに保持されている。した
がって、第１のノードｎ1 にはワードトランジスタＱ3
を介して「Ｈ」レベルが書き込まれ、第２のノードｎ2
にはワードトランジスタＱ4 を介して「Ｌ」レベルが書
き込まれる。
第３のノードｎ1 ，ｎ3 が「Ｌ」レベル、第２および第
４のノードｎ2 ，ｎ4 が「Ｈ」レベルであって、これと
逆のデータを書き込む場合の動作を例に説明する。書き
込み時には、ワード線ＷＬが「Ｈ」レベルに保持され、
ワードトランジスタＱ3 およびＱ4 がオン状態となる。
このとき、ビット線ＢＬは「Ｈ」レベルに保持され、反
ビット線ＢＬ は「Ｌ」レベルに保持されている。した
がって、第１のノードｎ1 にはワードトランジスタＱ3
を介して「Ｈ」レベルが書き込まれ、第２のノードｎ2
にはワードトランジスタＱ4 を介して「Ｌ」レベルが書
き込まれる。
【００９３】書き込み直後、第１のノードｎ1 の電位は
ＶCC−Ｖth( Ｖth；ワードトランジスタＱ3 の基板バイ
アス効果を含めたしきい値）、第２のノードｎ2 は
「Ｌ」レベルである。このとき、第１のダイオードＤ1
は順バイアス状態となるため、そのインピーダンスは小
さい。したがって、第１のキャパシタＣ2 に蓄積されて
いた電荷は容易に放電されて、第３のノードｎ3 は速く
高電位となる。また、第４のノードｎ 4 の電位降下も速
い。そのため、ドライバトランジスタＱ1 のオフ状態、
ドライバトランジスタＱ2のオン状態が速く確定して、
メモリセルへの書き込みデータが安定化する。すなわ
ち、図１６に示すように、短い書き込み時間で、安定し
たデータ書き込みが行われ、また、各ノード電位が不安
定な状態になることがなく、ノイズ耐性に優れている。
ＶCC−Ｖth( Ｖth；ワードトランジスタＱ3 の基板バイ
アス効果を含めたしきい値）、第２のノードｎ2 は
「Ｌ」レベルである。このとき、第１のダイオードＤ1
は順バイアス状態となるため、そのインピーダンスは小
さい。したがって、第１のキャパシタＣ2 に蓄積されて
いた電荷は容易に放電されて、第３のノードｎ3 は速く
高電位となる。また、第４のノードｎ 4 の電位降下も速
い。そのため、ドライバトランジスタＱ1 のオフ状態、
ドライバトランジスタＱ2のオン状態が速く確定して、
メモリセルへの書き込みデータが安定化する。すなわ
ち、図１６に示すように、短い書き込み時間で、安定し
たデータ書き込みが行われ、また、各ノード電位が不安
定な状態になることがなく、ノイズ耐性に優れている。
【００９４】以上説明したように、本実施例によれば、
上述した実施例１〜７と同様に、ソフトエラー耐性の向
上を図れることはもとより、短い書き込み時間で、安定
したデータの書き込みを行うことができることから、デ
ータ破壊を防止でき、また、各ノード電位が不安定にな
ることがなくノイズ耐性の向上を図れるという効果を得
ることができる。
上述した実施例１〜７と同様に、ソフトエラー耐性の向
上を図れることはもとより、短い書き込み時間で、安定
したデータの書き込みを行うことができることから、デ
ータ破壊を防止でき、また、各ノード電位が不安定にな
ることがなくノイズ耐性の向上を図れるという効果を得
ることができる。
【００９５】
【実施例９】図１７は、本発明に係る半導体記憶装置の
第９の実施例を示す回路図で、本例は高抵抗負荷方式を
採用したＳＲＡＭのメモリセルの他の構成例を示す回路
図である。
第９の実施例を示す回路図で、本例は高抵抗負荷方式を
採用したＳＲＡＭのメモリセルの他の構成例を示す回路
図である。
【００９６】本実施例が上記実施例８と異なる点は、負
荷用トランジスタＱ5 およびＱ6 の代わりに、高負荷抵
抗素子Ｒ1 ，Ｒ2 を配設して、高抵抗負荷方式のＳＲＡ
Ｍを構成したことにある。
荷用トランジスタＱ5 およびＱ6 の代わりに、高負荷抵
抗素子Ｒ1 ，Ｒ2 を配設して、高抵抗負荷方式のＳＲＡ
Ｍを構成したことにある。
【００９７】その他の構成は実施例８と同様であり、こ
のような構成を有するＳＲＡＭにおいても、上述した実
施例８の効果と同様の効果を得ることができる。
のような構成を有するＳＲＡＭにおいても、上述した実
施例８の効果と同様の効果を得ることができる。
【００９８】
【実施例１０】図１８は、本発明に係る半導体記憶装置
の第１０の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式
を採用したＳＲＡＭのメモリセルの他の構成例を示す回
路図である。
の第１０の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式
を採用したＳＲＡＭのメモリセルの他の構成例を示す回
路図である。
【００９９】本実施例が上記実施例５と異なる点は、第
１および第２のキャパシタＣ2 ，Ｃ 3 の他方の電極を、
それぞれ第１および第２のノードｎ1 ，ｎ2 に直接接続
する代わりに、第３および第４のダイオードＤ3 ，Ｄ4
を介してそれぞれ第１および第２のノードｎ1 ，ｎ2 に
接続するように構成したことにある。具体的には、第１
のキャパシタＣ2 の他方の電極は第３のダイオードＤ3
のカソードに接続され、第３のダイオードＤ3 のアノー
ドが第１のノードｎ1 とドライバトランジスタＱ2 のゲ
ート電極との接続中点に接続されている。第２のキャパ
シタＣ3 の他方の電極は第４のダイオードＤ4 のカソー
ドに接続され、第４のダイオードＤ4 のアノードが第２
のノードｎ2 とドライバトランジスタＱ1 のゲート電極
との接続中点に接続されている。
１および第２のキャパシタＣ2 ，Ｃ 3 の他方の電極を、
それぞれ第１および第２のノードｎ1 ，ｎ2 に直接接続
する代わりに、第３および第４のダイオードＤ3 ，Ｄ4
を介してそれぞれ第１および第２のノードｎ1 ，ｎ2 に
接続するように構成したことにある。具体的には、第１
のキャパシタＣ2 の他方の電極は第３のダイオードＤ3
のカソードに接続され、第３のダイオードＤ3 のアノー
ドが第１のノードｎ1 とドライバトランジスタＱ2 のゲ
ート電極との接続中点に接続されている。第２のキャパ
シタＣ3 の他方の電極は第４のダイオードＤ4 のカソー
ドに接続され、第４のダイオードＤ4 のアノードが第２
のノードｎ2 とドライバトランジスタＱ1 のゲート電極
との接続中点に接続されている。
【０１００】その他の構成は実施例５と同様であり、こ
のような構成を有するＳＲＡＭにおいても、ソフトエラ
ー耐性の向上を図れることはもとより、短い書き込み時
間で、安定したデータの書き込みを行うことができるこ
とから、データ破壊を防止でき、また、各ノード電位が
不安定になることがなくノイズ耐性の向上を図れるとい
う効果を得ることができる。
のような構成を有するＳＲＡＭにおいても、ソフトエラ
ー耐性の向上を図れることはもとより、短い書き込み時
間で、安定したデータの書き込みを行うことができるこ
とから、データ破壊を防止でき、また、各ノード電位が
不安定になることがなくノイズ耐性の向上を図れるとい
う効果を得ることができる。
【０１０１】なお、図１９は、図１８の回路における第
１および第２のダイオードＤ1 ，Ｄ 2 としてＰ／Ｎ接合
ダイオードを適用した場合のＴＦＴ負荷および容量部の
レイアウトを示している。本例では、図８の構成に導電
層ＣＤＬ1 ，ＣＤＬ2 を追加してクロスカップルキャパ
シタが形成されている。図１９において、ＣＴＣ3 ，Ｃ
ＴＣ4 はそれぞれＰ形のノード部分と負荷用ＰＭＯＳト
ランジスタＱ5 ，Ｑ6 のゲート電極Ｑ5G，Ｑ6Gと導電層
ＣＤＬ1 ，ＣＤＬ2 との相互コンタクトを示している。
本例においても、導電層ＣＤＬ1 ，ＣＤＬ2 はポリシリ
コンにより構成され、導電層ＣＤＬ1 ，ＣＤＬ2 と負荷
用ＰＭＯＳトランジスタＱ5 ，Ｑ6 のゲート電極Ｑ5G，
Ｑ6Gとの間に第１および第２のキャパシタＣ2 ，Ｃ3 が
構成され、追加したポリシリコンにおいても少なくとも
キャパシタ領域はＮ形とされ、Ｐ形の第１および第２の
ノードｎ1 ，ｎ2 部分との間にＰ／Ｎ接合が形成され
る。
１および第２のダイオードＤ1 ，Ｄ 2 としてＰ／Ｎ接合
ダイオードを適用した場合のＴＦＴ負荷および容量部の
レイアウトを示している。本例では、図８の構成に導電
層ＣＤＬ1 ，ＣＤＬ2 を追加してクロスカップルキャパ
シタが形成されている。図１９において、ＣＴＣ3 ，Ｃ
ＴＣ4 はそれぞれＰ形のノード部分と負荷用ＰＭＯＳト
ランジスタＱ5 ，Ｑ6 のゲート電極Ｑ5G，Ｑ6Gと導電層
ＣＤＬ1 ，ＣＤＬ2 との相互コンタクトを示している。
本例においても、導電層ＣＤＬ1 ，ＣＤＬ2 はポリシリ
コンにより構成され、導電層ＣＤＬ1 ，ＣＤＬ2 と負荷
用ＰＭＯＳトランジスタＱ5 ，Ｑ6 のゲート電極Ｑ5G，
Ｑ6Gとの間に第１および第２のキャパシタＣ2 ，Ｃ3 が
構成され、追加したポリシリコンにおいても少なくとも
キャパシタ領域はＮ形とされ、Ｐ形の第１および第２の
ノードｎ1 ，ｎ2 部分との間にＰ／Ｎ接合が形成され
る。
【０１０２】また、図２０は、図１８の回路における第
１および第２のダイオードＤ1 ，Ｄ 2 としてショットキ
ーダイオードを適用した場合のＴＦＴ負荷および容量部
のレイアウトを示している。本例では、図９の構成に導
電層ＣＤＬ1 ，ＣＤＬ2 を追加してクロスカップルキャ
パシタが形成されている。この場合、導電層ＣＤＬ1 ，
ＣＤＬ2 、並びに負荷用ＰＭＯＳトランジスタＱ 5 およ
びＱ6 のゲート電極Ｑ5G，Ｑ6GをすべてＮ形領域とし、
これらと第１および第２のノードｎ1 ，ｎ2 と接続する
ためのコンタクトＣＴＣ3 ，ＣＴＣ4 の接続孔に、たと
えばサイドコンタクト法を用いて金属を埋め込む等する
ことによりショットキー接合が構成される。
１および第２のダイオードＤ1 ，Ｄ 2 としてショットキ
ーダイオードを適用した場合のＴＦＴ負荷および容量部
のレイアウトを示している。本例では、図９の構成に導
電層ＣＤＬ1 ，ＣＤＬ2 を追加してクロスカップルキャ
パシタが形成されている。この場合、導電層ＣＤＬ1 ，
ＣＤＬ2 、並びに負荷用ＰＭＯＳトランジスタＱ 5 およ
びＱ6 のゲート電極Ｑ5G，Ｑ6GをすべてＮ形領域とし、
これらと第１および第２のノードｎ1 ，ｎ2 と接続する
ためのコンタクトＣＴＣ3 ，ＣＴＣ4 の接続孔に、たと
えばサイドコンタクト法を用いて金属を埋め込む等する
ことによりショットキー接合が構成される。
【０１０３】
【実施例１１】図２１は、本発明に係る半導体記憶装置
の第１１の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式
を採用したＳＲＡＭのメモリセルの他の構成例を示す回
路図である。
の第１１の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式
を採用したＳＲＡＭのメモリセルの他の構成例を示す回
路図である。
【０１０４】本実施例が上記実施例５と異なる点は、第
１および第２のキャパシタＣ2 ，Ｃ 3 の他方の電極を、
それぞれ第１および第２のノードｎ1 ，ｎ2 に接続する
代わりに、第３のノードｎ3 と第４のノードｎ4 との間
に並列に接続したことにある。
１および第２のキャパシタＣ2 ，Ｃ 3 の他方の電極を、
それぞれ第１および第２のノードｎ1 ，ｎ2 に接続する
代わりに、第３のノードｎ3 と第４のノードｎ4 との間
に並列に接続したことにある。
【０１０５】その他の構成は実施例５と同様であり、こ
のような構成を有するＳＲＡＭにおいても、ソフトエラ
ー耐性の向上を図れることはもとより、短い書き込み時
間で、安定したデータの書き込みを行うことができるこ
とから、データ破壊を防止でき、また、各ノード電位が
不安定になることがなくノイズ耐性の向上を図れるとい
う効果を得ることができる。
のような構成を有するＳＲＡＭにおいても、ソフトエラ
ー耐性の向上を図れることはもとより、短い書き込み時
間で、安定したデータの書き込みを行うことができるこ
とから、データ破壊を防止でき、また、各ノード電位が
不安定になることがなくノイズ耐性の向上を図れるとい
う効果を得ることができる。
【０１０６】なお、図２２は、図２１の回路における第
１および第２のダイオードＤ1 ，Ｄ 2 としてＰ／Ｎ接合
ダイオードを適用した場合のＴＦＴ負荷および容量部の
レイアウトを示している。本例では、図１９の場合と同
様に図８の構成に導電層ＣＤＬ1 ，ＣＤＬ2 を追加して
クロスカップルキャパシタが形成されているが、図１９
の構成と異なる点は、追加した導電層ＣＤＬ1 ，ＣＤＬ
2 を直接Ｐ形のノード部分に接続せず、Ｎ形の負荷用Ｐ
ＭＯＳトランジスタＱ5 ，Ｑ6 のゲート電極Ｑ5G，Ｑ6G
にコンタクトＣＴＣ3 ，ＣＴＣ4 を介して接続されてい
ることにある。このときの導電層ＣＤＬ1 ，ＣＤＬ2 は
Ｎ形半導体層あるいはポリシリコン以外のもの、たとえ
ば金属、ポリサイドなどにより構成される。
１および第２のダイオードＤ1 ，Ｄ 2 としてＰ／Ｎ接合
ダイオードを適用した場合のＴＦＴ負荷および容量部の
レイアウトを示している。本例では、図１９の場合と同
様に図８の構成に導電層ＣＤＬ1 ，ＣＤＬ2 を追加して
クロスカップルキャパシタが形成されているが、図１９
の構成と異なる点は、追加した導電層ＣＤＬ1 ，ＣＤＬ
2 を直接Ｐ形のノード部分に接続せず、Ｎ形の負荷用Ｐ
ＭＯＳトランジスタＱ5 ，Ｑ6 のゲート電極Ｑ5G，Ｑ6G
にコンタクトＣＴＣ3 ，ＣＴＣ4 を介して接続されてい
ることにある。このときの導電層ＣＤＬ1 ，ＣＤＬ2 は
Ｎ形半導体層あるいはポリシリコン以外のもの、たとえ
ば金属、ポリサイドなどにより構成される。
【０１０７】また、図２３は、図２１の回路における第
１および第２のダイオードＤ1 ，Ｄ 2 としてショットキ
ーダイオードを適用した場合のＴＦＴ負荷および容量部
のレイアウトを示している。本例では、図２０の場合と
同様に図９の構成に導電層ＣＤＬ1 ，ＣＤＬ2 を追加し
てクロスカップルキャパシタが形成されているが、図２
０の構成と異なる点は追加した導電層ＣＤＬ1 ，ＣＤＬ
2 を直接Ｐ形のノード部分に接続せず、Ｎ形の負荷用Ｐ
ＭＯＳトランジスタＱ5 ，Ｑ6 のゲート電極Ｑ5G，Ｑ6G
にコンタクトＣＴＣ3 ，ＣＴＣ4 を介して接続されてい
ることにある。このときの導電層ＣＤＬ1 ，ＣＤＬ2 は
Ｎ形半導体層である必要はなく、コンタクトＣＴＣ3 ，
ＣＴＣ4 における接続孔ではオーミックな接続であれば
よい。
１および第２のダイオードＤ1 ，Ｄ 2 としてショットキ
ーダイオードを適用した場合のＴＦＴ負荷および容量部
のレイアウトを示している。本例では、図２０の場合と
同様に図９の構成に導電層ＣＤＬ1 ，ＣＤＬ2 を追加し
てクロスカップルキャパシタが形成されているが、図２
０の構成と異なる点は追加した導電層ＣＤＬ1 ，ＣＤＬ
2 を直接Ｐ形のノード部分に接続せず、Ｎ形の負荷用Ｐ
ＭＯＳトランジスタＱ5 ，Ｑ6 のゲート電極Ｑ5G，Ｑ6G
にコンタクトＣＴＣ3 ，ＣＴＣ4 を介して接続されてい
ることにある。このときの導電層ＣＤＬ1 ，ＣＤＬ2 は
Ｎ形半導体層である必要はなく、コンタクトＣＴＣ3 ，
ＣＴＣ4 における接続孔ではオーミックな接続であれば
よい。
【０１０８】
【実施例１２】図２４は、本発明に係る半導体記憶装置
の第１２の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式
を採用したＳＲＡＭのメモリセルの他の構成例を示す回
路図である。
の第１２の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式
を採用したＳＲＡＭのメモリセルの他の構成例を示す回
路図である。
【０１０９】本実施例が上記実施例５と異なる点は、第
１および第２のキャパシタＣ2 ，Ｃ 3 の他方の電極を、
それぞれ第１および第２のノードｎ1 ，ｎ2 に接続する
代わりに、第３のノードｎ3 と第４のノードｎ4 との間
に直列に接続したことにある。
１および第２のキャパシタＣ2 ，Ｃ 3 の他方の電極を、
それぞれ第１および第２のノードｎ1 ，ｎ2 に接続する
代わりに、第３のノードｎ3 と第４のノードｎ4 との間
に直列に接続したことにある。
【０１１０】その他の構成は実施例５と同様であり、こ
のような構成を有するＳＲＡＭにおいても、ソフトエラ
ー耐性の向上を図れることはもとより、短い書き込み時
間で、安定したデータの書き込みを行うことができるこ
とから、データ破壊を防止でき、また、各ノード電位が
不安定になることがなくノイズ耐性の向上を図れるとい
う効果を得ることができる。
のような構成を有するＳＲＡＭにおいても、ソフトエラ
ー耐性の向上を図れることはもとより、短い書き込み時
間で、安定したデータの書き込みを行うことができるこ
とから、データ破壊を防止でき、また、各ノード電位が
不安定になることがなくノイズ耐性の向上を図れるとい
う効果を得ることができる。
【０１１１】なお、図２５は、図２４の回路における第
１および第２のダイオードＤ1 ，Ｄ 2 としてＰ／Ｎ接合
ダイオードを適用した場合のＴＦＴ負荷および容量部の
レイアウトを示している。本例では、図８の構成に一の
導電層ＣＤＬ3 を追加してクロスカップルキャパシタが
形成されている。導電層ＣＤＬ3 は負荷用トランジスタ
Ｑ5 ，Ｑ6 のゲート電極Ｑ5G，Ｑ6GのうちＮ形領域部分
に重なるように追加形成され、いわゆるフローティング
状態とされている。この場合もゲート電極Ｑ5G，Ｑ6Gの
ポリシリコン層においてＰ／Ｎ接合が形成され、これら
のＮ形領域とフローティング導電層ＣＤＬ3 とで２個の
直列なキャパシタＣ2 ，Ｃ3 が構成される。
１および第２のダイオードＤ1 ，Ｄ 2 としてＰ／Ｎ接合
ダイオードを適用した場合のＴＦＴ負荷および容量部の
レイアウトを示している。本例では、図８の構成に一の
導電層ＣＤＬ3 を追加してクロスカップルキャパシタが
形成されている。導電層ＣＤＬ3 は負荷用トランジスタ
Ｑ5 ，Ｑ6 のゲート電極Ｑ5G，Ｑ6GのうちＮ形領域部分
に重なるように追加形成され、いわゆるフローティング
状態とされている。この場合もゲート電極Ｑ5G，Ｑ6Gの
ポリシリコン層においてＰ／Ｎ接合が形成され、これら
のＮ形領域とフローティング導電層ＣＤＬ3 とで２個の
直列なキャパシタＣ2 ，Ｃ3 が構成される。
【０１１２】また、図２６は、図２４の回路における第
１および第２のダイオードＤ1 ，Ｄ 2 としてショットキ
ーダイオードを適用した場合のＴＦＴ負荷および容量部
のレイアウトを示している。本例では、図８の構成に一
の導電層ＣＤＬ3 を追加してクロスカップルキャパシタ
が形成されている。導電層ＣＤＬ3 は、第１および第２
のノードｎ1 ，ｎ2 とショットキー接合されているＮ形
半導体の負荷用トランジスタＱ5 ，Ｑ6 のゲート電極Ｑ
5G，Ｑ6Gに重なるように追加形成され、フローティング
状態とされている。この場合も２つのゲート電極Ｑ5G，
Ｑ6Gとフローティング導電層ＣＤＬ3 とで２個の直列な
キャパシタＣ2 ，Ｃ3 が構成される。なお、この場合の
導電層ＣＤＬ3 はＮ形半導体層である必要はない。
１および第２のダイオードＤ1 ，Ｄ 2 としてショットキ
ーダイオードを適用した場合のＴＦＴ負荷および容量部
のレイアウトを示している。本例では、図８の構成に一
の導電層ＣＤＬ3 を追加してクロスカップルキャパシタ
が形成されている。導電層ＣＤＬ3 は、第１および第２
のノードｎ1 ，ｎ2 とショットキー接合されているＮ形
半導体の負荷用トランジスタＱ5 ，Ｑ6 のゲート電極Ｑ
5G，Ｑ6Gに重なるように追加形成され、フローティング
状態とされている。この場合も２つのゲート電極Ｑ5G，
Ｑ6Gとフローティング導電層ＣＤＬ3 とで２個の直列な
キャパシタＣ2 ，Ｃ3 が構成される。なお、この場合の
導電層ＣＤＬ3 はＮ形半導体層である必要はない。
【０１１３】
【実施例１３】図２７は、本発明に係る半導体記憶装置
の第１３の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式
を採用したＳＲＡＭのメモリセルの他の構成例を示す回
路図である。
の第１３の実施例を示す回路図で、Ｐ形ＴＦＴ負荷方式
を採用したＳＲＡＭのメモリセルの他の構成例を示す回
路図である。
【０１１４】本実施例が上記実施例１２と異なる点は、
直列に接続された第１および第２のキャパシタＣ2 ，Ｃ
3 の接続中点を接地したことにある。
直列に接続された第１および第２のキャパシタＣ2 ，Ｃ
3 の接続中点を接地したことにある。
【０１１５】その他の構成は実施例１２と同様であり、
このような構成を有するＳＲＡＭにおいても、上述した
実施例１２と同様の効果を得ることができる。
このような構成を有するＳＲＡＭにおいても、上述した
実施例１２と同様の効果を得ることができる。
【０１１６】なお、図２８は、図２７の回路における第
１および第２のダイオードＤ1 ，Ｄ 2 としてＰ／Ｎ接合
ダイオードまたはショットキーダイオードを適用した場
合のＴＦＴ負荷および容量部のレイアウトを示してい
る。本例では、図８および図９の構成に、ある電位に固
定した導電層としてのプレート電極ＰＥＬを追加して構
成されている。第１および第２のダイオードＤ1 ，Ｄ2
としてＰ／Ｎ接合ダイオードを適用する場合には、負荷
用トランジスタＱ5 ，Ｑ6 のゲート電極Ｑ5G，Ｑ6Gのポ
リシリコン層においてＰ／Ｎ接合が形成され、このＮ形
領域とプレート電極ＰＥＬとの間でキャパシタＣ2 ，Ｃ
3 が構成される。
１および第２のダイオードＤ1 ，Ｄ 2 としてＰ／Ｎ接合
ダイオードまたはショットキーダイオードを適用した場
合のＴＦＴ負荷および容量部のレイアウトを示してい
る。本例では、図８および図９の構成に、ある電位に固
定した導電層としてのプレート電極ＰＥＬを追加して構
成されている。第１および第２のダイオードＤ1 ，Ｄ2
としてＰ／Ｎ接合ダイオードを適用する場合には、負荷
用トランジスタＱ5 ，Ｑ6 のゲート電極Ｑ5G，Ｑ6Gのポ
リシリコン層においてＰ／Ｎ接合が形成され、このＮ形
領域とプレート電極ＰＥＬとの間でキャパシタＣ2 ，Ｃ
3 が構成される。
【０１１７】また、第１および第２のダイオードＤ1 ，
Ｄ2 としてショットキーダイオードを適用する場合に
は、負荷用ＰＭＯＳトランジスタＱ5 およびＱ6 のゲー
ト電極Ｑ5G，Ｑ6GはＮ形領域とされ、第１および第２の
ノードｎ1 ，ｎ2 と接続するためのコンタクトＣＴ
Ｃ1 ，ＣＴＣ2 の接続孔に金属を埋め込む等することに
よりショットキー接合が構成され、このＮ形領域とプレ
ート電極ＰＥＬとの間でキャパシタＣ2 ，Ｃ3 が構成さ
れる。なお、この場合のプレート電極ＰＥＬはＮ形半導
体層である必要はない。
Ｄ2 としてショットキーダイオードを適用する場合に
は、負荷用ＰＭＯＳトランジスタＱ5 およびＱ6 のゲー
ト電極Ｑ5G，Ｑ6GはＮ形領域とされ、第１および第２の
ノードｎ1 ，ｎ2 と接続するためのコンタクトＣＴ
Ｃ1 ，ＣＴＣ2 の接続孔に金属を埋め込む等することに
よりショットキー接合が構成され、このＮ形領域とプレ
ート電極ＰＥＬとの間でキャパシタＣ2 ，Ｃ3 が構成さ
れる。なお、この場合のプレート電極ＰＥＬはＮ形半導
体層である必要はない。
【０１１８】
【発明の効果】以上説明したように、本発明によれば、
ソフトエラー耐性の向上を図れることはもとより、短い
書き込み時間で、安定したデータの書き込みを行うこと
ができることから、データ破壊を防止でき、また、各ノ
ード電位が不安定になることがなくノイズ耐性の向上を
図れるという利点がある。
ソフトエラー耐性の向上を図れることはもとより、短い
書き込み時間で、安定したデータの書き込みを行うこと
ができることから、データ破壊を防止でき、また、各ノ
ード電位が不安定になることがなくノイズ耐性の向上を
図れるという利点がある。
【図１】本発明に係る半導体記憶装置の第１の実施例を
示す回路図である。
示す回路図である。
【図２】本発明に係る半導体記憶装置の第２の実施例を
示す回路図である。
示す回路図である。
【図３】図２のＳＲＡＭ（半導体記憶装置）におけるα
線照射時の各ノード電位の遷移状態を示す図である。
線照射時の各ノード電位の遷移状態を示す図である。
【図４】図２のＳＲＡＭ（半導体記憶装置）におけるデ
ータ書き込み時の各ノード電位の遷移状態を示す図であ
る。
ータ書き込み時の各ノード電位の遷移状態を示す図であ
る。
【図５】本発明に係る半導体記憶装置の第３の実施例を
示す回路図である。
示す回路図である。
【図６】本発明に係る半導体記憶装置の第４の実施例を
示す回路図である。
示す回路図である。
【図７】本発明に係る半導体記憶装置の第５の実施例を
示す回路図である。
示す回路図である。
【図８】図７の回路における第１および第２のダイオー
ドとしてＰ／Ｎ接合ダイオードを適用した場合のＴＦＴ
負荷および容量部のレイアウトを示す図である。
ドとしてＰ／Ｎ接合ダイオードを適用した場合のＴＦＴ
負荷および容量部のレイアウトを示す図である。
【図９】図７の回路における第１および第２のダイオー
ドとしてショットキーダイオードを適用した場合のＴＦ
Ｔ負荷および容量部のレイアウトを示す図である。
ドとしてショットキーダイオードを適用した場合のＴＦ
Ｔ負荷および容量部のレイアウトを示す図である。
【図１０】図７のＳＲＡＭ（半導体記憶装置）における
α線照射時の各ノード電位の遷移状態を示す図である。
α線照射時の各ノード電位の遷移状態を示す図である。
【図１１】図７のＳＲＡＭ（半導体記憶装置）における
データ書き込み時の各ノード電位の遷移状態を示す図で
ある。
データ書き込み時の各ノード電位の遷移状態を示す図で
ある。
【図１２】本発明に係る半導体記憶装置の第６の実施例
を示す回路図である。
を示す回路図である。
【図１３】本発明に係る半導体記憶装置の第７の実施例
を示す回路図である。
を示す回路図である。
【図１４】本発明に係る半導体記憶装置の第８の実施例
を示す回路図である。
を示す回路図である。
【図１５】図１４のＳＲＡＭ（半導体記憶装置）におけ
るα線照射時の各ノード電位の遷移状態を示す図であ
る。
るα線照射時の各ノード電位の遷移状態を示す図であ
る。
【図１６】図１４のＳＲＡＭ（半導体記憶装置）におけ
るデータ書き込み時の各ノード電位の遷移状態を示す図
である。
るデータ書き込み時の各ノード電位の遷移状態を示す図
である。
【図１７】本発明に係る半導体記憶装置の第９の実施例
を示す回路図である。
を示す回路図である。
【図１８】本発明に係る半導体記憶装置の第１０の実施
例を示す回路図である。
例を示す回路図である。
【図１９】図１８の回路における第１および第２のダイ
オードとしてＰ／Ｎ接合ダイオードを適用した場合のＴ
ＦＴ負荷および容量部のレイアウトを示す図である。
オードとしてＰ／Ｎ接合ダイオードを適用した場合のＴ
ＦＴ負荷および容量部のレイアウトを示す図である。
【図２０】図１８の回路における第１および第２のダイ
オードとしてショットキーダイオードを適用した場合の
ＴＦＴ負荷および容量部のレイアウトを示す図である。
オードとしてショットキーダイオードを適用した場合の
ＴＦＴ負荷および容量部のレイアウトを示す図である。
【図２１】本発明に係る半導体記憶装置の第１１の実施
例を示す回路図である。
例を示す回路図である。
【図２２】図２１の回路における第１および第２のダイ
オードとしてＰ／Ｎ接合ダイオードを適用した場合のＴ
ＦＴ負荷および容量部のレイアウトを示す図である。
オードとしてＰ／Ｎ接合ダイオードを適用した場合のＴ
ＦＴ負荷および容量部のレイアウトを示す図である。
【図２３】図２１の回路における第１および第２のダイ
オードとしてショットキーダイオードを適用した場合の
ＴＦＴ負荷および容量部のレイアウトを示す図である。
オードとしてショットキーダイオードを適用した場合の
ＴＦＴ負荷および容量部のレイアウトを示す図である。
【図２４】本発明に係る半導体記憶装置の第１２の実施
例を示す回路図である。
例を示す回路図である。
【図２５】図２４の回路における第１および第２のダイ
オードとしてＰ／Ｎ接合ダイオードを適用した場合のＴ
ＦＴ負荷および容量部のレイアウトを示す図である。
オードとしてＰ／Ｎ接合ダイオードを適用した場合のＴ
ＦＴ負荷および容量部のレイアウトを示す図である。
【図２６】図２４の回路における第１および第２のダイ
オードとしてショットキーダイオードを適用した場合の
ＴＦＴ負荷および容量部のレイアウトを示す図である。
オードとしてショットキーダイオードを適用した場合の
ＴＦＴ負荷および容量部のレイアウトを示す図である。
【図２７】本発明に係る半導体記憶装置の第１３の実施
例を示す回路図である。
例を示す回路図である。
【図２８】図２７の回路における第１および第２のダイ
オードとしてＰ／Ｎ接合ダイオードまたはショットキー
ダイオードを適用した場合のＴＦＴ負荷および容量部の
レイアウトを示す図である。
オードとしてＰ／Ｎ接合ダイオードまたはショットキー
ダイオードを適用した場合のＴＦＴ負荷および容量部の
レイアウトを示す図である。
【図２９】「ソフトエラー」対策がなされた高負荷抵抗
方式を採用した従来のＳＲＡＭのメモリセルの回路図で
ある。
方式を採用した従来のＳＲＡＭのメモリセルの回路図で
ある。
【図３０】「ソフトエラー」対策がなされたＰ形ＴＦＴ
負荷方式を採用した従来のＳＲＡＭのメモリセルの回路
図である。
負荷方式を採用した従来のＳＲＡＭのメモリセルの回路
図である。
【図３１】「ソフトエラー」対策がなされたＰ形ＴＦＴ
負荷方式を採用した従来のＳＲＡＭの基本メモリセルの
他の例を示す回路図である。
負荷方式を採用した従来のＳＲＡＭの基本メモリセルの
他の例を示す回路図である。
【図３２】図３０のＳＲＡＭにおけるデータ書き込み時
に発生するデータ破壊の説明図である。
に発生するデータ破壊の説明図である。
【図３３】図３０のＳＲＡＭにおけるデータ書き込み時
に発生するノイズによるデータ破壊の説明図である。
に発生するノイズによるデータ破壊の説明図である。
ＷＬ…ワード線 ＢＬ…ビット線 ＢＬ …反ビット線 ＶCC…電源電圧 Ｒ1 ，Ｒ2 …高負荷抵抗素子 Ｑ1 ，Ｑ2 …ドライバトランジスタ Ｑ3 ，Ｑ4 …ワードトランジスタ Ｑ5 ，Ｑ6 …負荷用トランジスタ Ｃ1 …キャパシタ Ｃ2 …第１のキャパシタ Ｃ3 …第２のキャパシタ ｎ1 …第１のノード ｎ2 …第２のノード ｎ3 …第３のノード ｎ4 …第４のノード Ｄ1 …第１のダイオード Ｄ2 …第２のダイオード Ｄ3 …第３のダイオード Ｄ4 …第４のダイオード
Claims (9)
- 【請求項１】 負荷素子とドライバトランジスタとから
なる第１および第２のインバータの入出力同士が接続さ
れてなる半導体記憶装置であって、 上記第１のインバータの出力と第２のインバータの出力
との間に、第１のダイオード、キャパシタおよび第２の
ダイオードが直列に接続され、 上記第１のダイオードのアノードが第１のインバータの
出力に接続され、カソードがキャパシタの一方の電極に
接続され、 上記第２のダイオードのアノードが第２のインバータの
出力に接続され、カソードがキャパシタの他方の電極に
接続されていることを特徴とする半導体記憶装置。 - 【請求項２】 上記第１および第２のインバータの負荷
素子が抵抗素子により構成されている請求項１記載の半
導体記憶装置。 - 【請求項３】 上記第１および第２のインバータの負荷
素子がＰ形金属酸化膜半導体トランジスタにより構成さ
れ、 上記第１のダイオードのカソードとキャパシタの一方の
電極との接続中点が、第２のインバータのＰ形金属酸化
膜半導体トランジスタのゲート電極に接続され、 上記第２のダイオードのカソードとキャパシタの他方の
電極との接続中点が、第１のインバータのＰ形金属酸化
膜半導体トランジスタのゲート電極に接続されている請
求項１記載の半導体記憶装置。 - 【請求項４】 上記第１および第２のインバータの負荷
素子がＰ形金属酸化膜半導体トランジスタにより構成さ
れ、 上記第１のダイオードのアノードと第１のインバータの
出力との接続中点が、第２のインバータのＰ形金属酸化
膜半導体トランジスタのゲート電極に接続され、 上記第２のダイオードのアノードと第２のインバータの
出力との接続中点が、第１のインバータのＰ形金属酸化
膜半導体トランジスタのゲート電極に接続されている請
求項１記載の半導体記憶装置。 - 【請求項５】 第１のインバータのＰ形金属酸化膜半導
体トランジスタのゲート電極と、第２のダイオードのア
ノードと第２のインバータの出力との接続中点との間、
および第２のインバータのＰ形金属酸化膜半導体トラン
ジスタのゲート電極と、第１のダイオードのアノードと
第１のインバータの出力との接続中点との間のうちの少
なくとも一方に、接続中点からゲート電極に対して順方
向となるようにダイオードが接続されている請求項４記
載の半導体記憶装置。 - 【請求項６】 負荷素子とドライバトランジスタとから
なる第１および第２のインバータの入出力同士が接続さ
れてなる半導体記憶装置であって、 第１のインバータの入出力間および第２のインバータの
入出力間の各々に、第１のダイオードと第１のキャパシ
タおよび第２のダイオードと第２のキャパシタがそれぞ
れ直列に接続され、 上記第１のダイオードのアノードが第１のインバータの
入力に、カソードが第１のキャパシタの一方の電極にそ
れぞれ接続され、第１のキャパシタの他方の電極が第１
のインバータの出力に接続され、 上記第２のダイオードのアノードが第２のインバータの
入力に、カソードが第２のキャパシタの一方の電極にそ
れぞれ接続され、第２のキャパシタの他方の電極が第２
のインバータの出力に接続されていることを特徴とする
半導体記憶装置。 - 【請求項７】 上記第１および第２のインバータの負荷
素子が抵抗素子により構成されている請求項６記載の半
導体記憶装置。 - 【請求項８】 上記第１および第２のインバータの負荷
素子がＰ形金属酸化膜半導体トランジスタにより構成さ
れ、 上記第１のダイオードのカソードと第１のキャパシタの
一方の電極との接続中点が、第１のインバータのＰ形金
属酸化膜半導体トランジスタのゲート電極に接続され、 上記第２のダイオードのカソードと第２のキャパシタの
一方の電極との接続中点が、第２のインバータのＰ形金
属酸化膜半導体トランジスタのゲート電極に接続されて
いる請求項６記載の半導体記憶装置。 - 【請求項９】 上記第１および第２のインバータの負荷
素子がＰ形金属酸化膜半導体トランジスタにより構成さ
れ、 上記第１のダイオードのアノードと第１のインバータの
入力との接続中点が、第１のインバータのＰ形金属酸化
膜半導体トランジスタのゲート電極に接続され、 上記第２のダイオードのアノードと第２のインバータの
入力との接続中点が、第２のインバータのＰ形金属酸化
膜半導体トランジスタのゲート電極に接続されている請
求項６記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21061593A JP3263876B2 (ja) | 1992-11-30 | 1993-08-25 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34339992 | 1992-11-30 | ||
| JP4-343399 | 1992-11-30 | ||
| JP21061593A JP3263876B2 (ja) | 1992-11-30 | 1993-08-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215579A true JPH06215579A (ja) | 1994-08-05 |
| JP3263876B2 JP3263876B2 (ja) | 2002-03-11 |
Family
ID=26518158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21061593A Expired - Fee Related JP3263876B2 (ja) | 1992-11-30 | 1993-08-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3263876B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183402A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
-
1993
- 1993-08-25 JP JP21061593A patent/JP3263876B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183402A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3263876B2 (ja) | 2002-03-11 |
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