JPH07183402A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH07183402A JPH07183402A JP5326549A JP32654993A JPH07183402A JP H07183402 A JPH07183402 A JP H07183402A JP 5326549 A JP5326549 A JP 5326549A JP 32654993 A JP32654993 A JP 32654993A JP H07183402 A JPH07183402 A JP H07183402A
- Authority
- JP
- Japan
- Prior art keywords
- type
- gate electrode
- type transistor
- transistor
- polysilicon region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title description 17
- 239000010408 film Substances 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 18
- 239000010409 thin film Substances 0.000 claims description 18
- 230000004888 barrier function Effects 0.000 claims description 7
- 230000008878 coupling Effects 0.000 abstract description 11
- 238000010168 coupling process Methods 0.000 abstract description 11
- 238000005859 coupling reaction Methods 0.000 abstract description 11
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000004132 cross linking Methods 0.000 abstract 1
- 230000002123 temporal effect Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 76
- 229920005591 polysilicon Polymers 0.000 description 76
- 238000000034 method Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 14
- 239000010410 layer Substances 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 9
- 238000001259 photo etching Methods 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000005260 alpha ray Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
- G11C11/4125—Cells incorporating circuit means for protecting against loss of information
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 小型でセル安定性の高い半導体記憶装置を提
供する。 【構成】 Ｎ型トランジスタとＰ型導電型トランジスタ
をそれぞれ備えたインバータを交差結合した半導体記憶
装置において、ノード２ａ（２ｂ）からＰ型トランジス
タ３ｂ（３ａ）のゲート電極へ向かって、順方向に接続
されたダイオード４ａ（４ｂ）を形成する。半導体記憶
装置の状態を反転させるような電圧変動があった場合に
は、ダイオード４ａ（４ｂ）が逆方向にバイアスされた
形となり、その大きな逆方向抵抗とカップリング容量３
１が時定数の大きな遅延回路として動作する。
供する。 【構成】 Ｎ型トランジスタとＰ型導電型トランジスタ
をそれぞれ備えたインバータを交差結合した半導体記憶
装置において、ノード２ａ（２ｂ）からＰ型トランジス
タ３ｂ（３ａ）のゲート電極へ向かって、順方向に接続
されたダイオード４ａ（４ｂ）を形成する。半導体記憶
装置の状態を反転させるような電圧変動があった場合に
は、ダイオード４ａ（４ｂ）が逆方向にバイアスされた
形となり、その大きな逆方向抵抗とカップリング容量３
１が時定数の大きな遅延回路として動作する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
製造方法に関し、特に、スタティック型ランダムアクセ
スメモリ（ＳＲＡＭ）におけるメモリセル及びその製造
方法に関する。
製造方法に関し、特に、スタティック型ランダムアクセ
スメモリ（ＳＲＡＭ）におけるメモリセル及びその製造
方法に関する。
【０００２】
【従来の技術】従来、ＳＲＡＭメモリセルの負荷素子と
して、高抵抗素子等が挙げられる。高抵抗素子を用いる
方式はＳＲＡＭの高集積化に有利なので、現在はこの方
式が主流となっている。しかし、ＳＲＡＭの微細化や低
電圧化が進むにつれ、ノイズあるいはα線によるソフト
エラーに対する安定性を確保するために、負荷素子にＰ
型薄膜トランジスタ（ＴＦＴ）あるいはバルク上のＰ型
トランジスタを用いる方式が重要になってきている。
して、高抵抗素子等が挙げられる。高抵抗素子を用いる
方式はＳＲＡＭの高集積化に有利なので、現在はこの方
式が主流となっている。しかし、ＳＲＡＭの微細化や低
電圧化が進むにつれ、ノイズあるいはα線によるソフト
エラーに対する安定性を確保するために、負荷素子にＰ
型薄膜トランジスタ（ＴＦＴ）あるいはバルク上のＰ型
トランジスタを用いる方式が重要になってきている。
【０００３】図８にＰ型トランジスタを負荷としたＳＲ
ＡＭメモリセルの等価回路を示す。なお、この回路図か
らは転送用トランジスタは省いてある。
ＡＭメモリセルの等価回路を示す。なお、この回路図か
らは転送用トランジスタは省いてある。
【０００４】この図において、１ａ，１ｂは駆動用Ｎ型
トランジスタ、２ａ，２ｂはノード、３ａ，３ｂはＰ型
トランジスタ、５は接地部、６は電源、３１はカップリ
ング容量を表す。また、以下の各図において共通部や相
当部には同一の符号を用いた。
トランジスタ、２ａ，２ｂはノード、３ａ，３ｂはＰ型
トランジスタ、５は接地部、６は電源、３１はカップリ
ング容量を表す。また、以下の各図において共通部や相
当部には同一の符号を用いた。
【０００５】ＳＲＡＭメモリセルは、２つのインバータ
を交差接続した形となっている。今、図８の回路におい
て、ノード２ａがハイレベル、２ｂがローレベルにある
と仮定する。すると負荷のＰ型トランジスタ３ａはオン
状態、３ｂはオフ状態にあることになる。ここでノード
２ａの電位が、ノイズあるいはα線によって瞬間的に降
下したとすると、Ｐ型トランジスタ３ａはより強くオン
することになり、ノード２ａに効果的に電荷を補充して
ノード２ａの電位は回復し、セルの状態は反転しない。
しかし、もしＰ型トランジスタ３ａ，３ｂの代わりに高
抵抗素子が負荷となっている場合には、ノード２ａに電
荷を補充する能力が小さいため、電位回復までに時間が
かかる。
を交差接続した形となっている。今、図８の回路におい
て、ノード２ａがハイレベル、２ｂがローレベルにある
と仮定する。すると負荷のＰ型トランジスタ３ａはオン
状態、３ｂはオフ状態にあることになる。ここでノード
２ａの電位が、ノイズあるいはα線によって瞬間的に降
下したとすると、Ｐ型トランジスタ３ａはより強くオン
することになり、ノード２ａに効果的に電荷を補充して
ノード２ａの電位は回復し、セルの状態は反転しない。
しかし、もしＰ型トランジスタ３ａ，３ｂの代わりに高
抵抗素子が負荷となっている場合には、ノード２ａに電
荷を補充する能力が小さいため、電位回復までに時間が
かかる。
【０００６】一方ノード２ａの電位降下により、駆動用
Ｎ型トランジスタ１ｂはオフ状態に近づくのでノード２
ｂの電位が上昇していく。これは駆動用Ｎ型トランジス
タ１ａをオンさせる方向に働き、ノード２ａの電位をよ
り降下させる。このため、ＳＲＡＭの負荷として高抵抗
素子を用いた場合、ノード２ａの電位回復が遅れている
間にセルの状態が反転してしまう可能性が高くなる。
Ｎ型トランジスタ１ｂはオフ状態に近づくのでノード２
ｂの電位が上昇していく。これは駆動用Ｎ型トランジス
タ１ａをオンさせる方向に働き、ノード２ａの電位をよ
り降下させる。このため、ＳＲＡＭの負荷として高抵抗
素子を用いた場合、ノード２ａの電位回復が遅れている
間にセルの状態が反転してしまう可能性が高くなる。
【０００７】このように、Ｐ型トランジスタを負荷とし
たメモリセルは、セル安定性の面で有利であるが、図８
のような単純なメモリセルでは、また別の問題が生じ
る。
たメモリセルは、セル安定性の面で有利であるが、図８
のような単純なメモリセルでは、また別の問題が生じ
る。
【０００８】例えば、ノード２ａの電位降下がＰ型トラ
ンジスタ３ａだけでなく３ｂもオンさせる方向に働くた
め、ノード２ｂの電位上昇を促進し、セルの状態を反転
させてしまう可能性が生じるという問題である。これを
防ぐため、ノード２ａ（あるいは２ｂ）とＰ型トランジ
スタ３ｂ（３ａ）のゲート電極の間に遅延回路を設ける
ことにより、オフ状態の負荷Ｐ型トランジスタがオンす
るタイミングを遅らせ、その間に降下したノードの電位
を回復させるという方式で種々提案されている。
ンジスタ３ａだけでなく３ｂもオンさせる方向に働くた
め、ノード２ｂの電位上昇を促進し、セルの状態を反転
させてしまう可能性が生じるという問題である。これを
防ぐため、ノード２ａ（あるいは２ｂ）とＰ型トランジ
スタ３ｂ（３ａ）のゲート電極の間に遅延回路を設ける
ことにより、オフ状態の負荷Ｐ型トランジスタがオンす
るタイミングを遅らせ、その間に降下したノードの電位
を回復させるという方式で種々提案されている。
【０００９】図９にその第１の従来例に係る回路図を示
す。この例では、Ｐ型トランジスタ３ａ，３ｂのゲート
電極とノード２ａ，２ｂとの間に、抵抗３０ａ，３０ｂ
及びカップリング容量３１を設けている。これにより時
定数を大きくして遅延回路を形成している。このような
技術は、例えば１９９１年電子情報通信学会秋期大会予
稿集Ｃ−４２７に開示されている。
す。この例では、Ｐ型トランジスタ３ａ，３ｂのゲート
電極とノード２ａ，２ｂとの間に、抵抗３０ａ，３０ｂ
及びカップリング容量３１を設けている。これにより時
定数を大きくして遅延回路を形成している。このような
技術は、例えば１９９１年電子情報通信学会秋期大会予
稿集Ｃ−４２７に開示されている。
【００１０】この場合、ＴＦＴ負荷型メモリセルを例に
とると、ＴＦＴのオン電流は一般的に１０-8〜１０-7Ａ
程度、ノードに蓄積されている電荷量は１０-14 Ｃ程度
なので、電位回復のための時間は１０-6〜１０-7秒と見
積もられる。
とると、ＴＦＴのオン電流は一般的に１０-8〜１０-7Ａ
程度、ノードに蓄積されている電荷量は１０-14 Ｃ程度
なので、電位回復のための時間は１０-6〜１０-7秒と見
積もられる。
【００１１】カップリング容量３１は１０-15 Ｆ程度の
小さな値であり、遅延回路の時定数は抵抗×容量で与え
られることから、時定数を１０-6〜１０-7秒とするため
には、抵抗値としては１０8 Ω以上が必要となる。
小さな値であり、遅延回路の時定数は抵抗×容量で与え
られることから、時定数を１０-6〜１０-7秒とするため
には、抵抗値としては１０8 Ω以上が必要となる。
【００１２】図１０に第２の従来例に係る回路図を示
す。これは遅延回路をＰ型トランジスタ３２ａ，３２
ｂ、ダイオード３３ａ，３３ｂ，３３ｃ，３３ｄによっ
て形成するものである。これは例えば特開平２−２７０
１９２号公報に開示されている。
す。これは遅延回路をＰ型トランジスタ３２ａ，３２
ｂ、ダイオード３３ａ，３３ｂ，３３ｃ，３３ｄによっ
て形成するものである。これは例えば特開平２−２７０
１９２号公報に開示されている。
【００１３】図１１に第３の従来例を示す回路図を示
す。これは遅延回路をゲーテッドダイオード３４ａ，３
４ｂで構成するものである。ゲーティドダイオード３４
ａ，３４ｂはＰ型トランジスタのソース部分をＮ+ 拡散
層に置き換えたものである。このような技術は例えば特
開平２−２１０６９１号公報に開示されている。
す。これは遅延回路をゲーテッドダイオード３４ａ，３
４ｂで構成するものである。ゲーティドダイオード３４
ａ，３４ｂはＰ型トランジスタのソース部分をＮ+ 拡散
層に置き換えたものである。このような技術は例えば特
開平２−２１０６９１号公報に開示されている。
【００１４】これらの従来技術のうち、第２と第３の従
来技術は、インバータを構成する主要な４つのトランジ
スタの他に、面積の大きなＰ型トランジスタ、あるいは
ゲーテッドダイオードを設けなくてはならず、メモリセ
ル面積の増加を引き起こすので、ＳＲＡＭの微細化に不
利である。
来技術は、インバータを構成する主要な４つのトランジ
スタの他に、面積の大きなＰ型トランジスタ、あるいは
ゲーテッドダイオードを設けなくてはならず、メモリセ
ル面積の増加を引き起こすので、ＳＲＡＭの微細化に不
利である。
【００１５】また、遅延回路の抵抗成分としてダイオー
ドの順方向抵抗が用いられており、小さい時定数しか得
られないため、ノード電位の回復に十分な時間が稼げな
い。従って、上記各従来技術のうち、第１の従来技術が
微細化に有利で、かつ十分な遅延回路の効果が得られ
る。
ドの順方向抵抗が用いられており、小さい時定数しか得
られないため、ノード電位の回復に十分な時間が稼げな
い。従って、上記各従来技術のうち、第１の従来技術が
微細化に有利で、かつ十分な遅延回路の効果が得られ
る。
【００１６】第１の従来技術を最も小さいメモリセル面
積で実現できるものとしては、Ｐ型トランジスタ３ａ，
３ｂをＴＦＴで形成したＴＦＴ負荷型のメモリセルが挙
げられる。図１２（ａ）にその平面図、図１２（ｂ）に
図１２（ａ）のＩ−Ｉ′における断面図を示す。これら
を図９の回路図と対比させながら、第１の従来技術の実
施例の構造を説明する。
積で実現できるものとしては、Ｐ型トランジスタ３ａ，
３ｂをＴＦＴで形成したＴＦＴ負荷型のメモリセルが挙
げられる。図１２（ａ）にその平面図、図１２（ｂ）に
図１２（ａ）のＩ−Ｉ′における断面図を示す。これら
を図９の回路図と対比させながら、第１の従来技術の実
施例の構造を説明する。
【００１７】Ｐ型のシリコン基板７上に素子分離酸化膜
８、ゲート酸化膜９、ゲート電極１１ｂ（１１ａ）及び
Ｎ+ 拡散層１２が形成され、駆動用Ｎ型トランジスタ１
ａ（１ｂ）を構成している。
８、ゲート酸化膜９、ゲート電極１１ｂ（１１ａ）及び
Ｎ+ 拡散層１２が形成され、駆動用Ｎ型トランジスタ１
ａ（１ｂ）を構成している。
【００１８】その上に層間絶縁膜１３を介してＰ型トラ
ンジスタ３ｂ（３ａ）のゲート電極となる高抵抗ポリシ
リコン領域３５ａ（３５ｂ）、Ｎ型ポリシリコン領域３
６ａ（３６ｂ）が形成されており、さらにその上にはＴ
ＦＴのゲート酸化膜１７を介してＰ型トランジスタ３ｂ
（３ａ）のチャネルとなるＮ型ポリシリコン領域１９ｂ
（１９ａ）、ドレインとなるＰ型ポリシリコン領域２０
ｂ（２０ａ）、ソースとなるＰ型ポリシリコン領域２１
ｂ（２１ａ）が形成されている。
ンジスタ３ｂ（３ａ）のゲート電極となる高抵抗ポリシ
リコン領域３５ａ（３５ｂ）、Ｎ型ポリシリコン領域３
６ａ（３６ｂ）が形成されており、さらにその上にはＴ
ＦＴのゲート酸化膜１７を介してＰ型トランジスタ３ｂ
（３ａ）のチャネルとなるＮ型ポリシリコン領域１９ｂ
（１９ａ）、ドレインとなるＰ型ポリシリコン領域２０
ｂ（２０ａ）、ソースとなるＰ型ポリシリコン領域２１
ｂ（２１ａ）が形成されている。
【００１９】Ｎ+ 拡散層１２、ゲート電極１１ａ（１１
ｂ）、Ｎ型ポリシリコン領域３６ａ（３６ｂ）、Ｐ型ポ
リシリコン領域２０ａ（２０ｂ）は、接続孔１０，１４
ａ（１４ｂ），１８ａ（１８ｂ）で互いに接続してお
り、ノード２ａ（２ｂ）を構成している。
ｂ）、Ｎ型ポリシリコン領域３６ａ（３６ｂ）、Ｐ型ポ
リシリコン領域２０ａ（２０ｂ）は、接続孔１０，１４
ａ（１４ｂ），１８ａ（１８ｂ）で互いに接続してお
り、ノード２ａ（２ｂ）を構成している。
【００２０】Ｐ型ポリシリコン領域２１ａ，２１ｂは、
電源６に接続している。抵抗３０ａ，３０ｂは、高抵抗
ポリシリコン領域３５ａ，３５ｂによって形成され、カ
ップリング容量３１は、Ｐ型ポリシリコン領域２０ａと
高抵抗ポリシリコン領域３５ｂの間、Ｐ型ポリシリコン
領域２０ｂと高抵抗ポリシリコン領域３５ａの間、高抵
抗ポリシリコン領域３５ａとＮ型ポリシリコン領域３６
ｂの間、あるいは高抵抗ポリシリコン領域３５ｂとＮ型
ポリシリコン領域３６ａの間にそれぞれできる容量等に
よって形成される。
電源６に接続している。抵抗３０ａ，３０ｂは、高抵抗
ポリシリコン領域３５ａ，３５ｂによって形成され、カ
ップリング容量３１は、Ｐ型ポリシリコン領域２０ａと
高抵抗ポリシリコン領域３５ｂの間、Ｐ型ポリシリコン
領域２０ｂと高抵抗ポリシリコン領域３５ａの間、高抵
抗ポリシリコン領域３５ａとＮ型ポリシリコン領域３６
ｂの間、あるいは高抵抗ポリシリコン領域３５ｂとＮ型
ポリシリコン領域３６ａの間にそれぞれできる容量等に
よって形成される。
【００２１】次に図１３を用いて第１の従来技術の実施
例の製造方法を示す。Ｐ型不純物を１０16〜１０18ｃｍ
-3の濃度で含むシリコン基板７上に周知のＬＯＣＯＳ法
を用いて厚さ２００〜６００ｎｍの素子分離酸化膜８を
形成し、ゲート酸化膜９を５〜２０ｎｍの厚さに形成す
る。
例の製造方法を示す。Ｐ型不純物を１０16〜１０18ｃｍ
-3の濃度で含むシリコン基板７上に周知のＬＯＣＯＳ法
を用いて厚さ２００〜６００ｎｍの素子分離酸化膜８を
形成し、ゲート酸化膜９を５〜２０ｎｍの厚さに形成す
る。
【００２２】その後フォトエッチングにより接続孔１０
を開孔し、１０20〜１０21ｃｍ-3の濃度のＮ型ポリシリ
コン膜、あるいはシリサイドとＮ型ポリシリコン膜の多
層膜からなるゲート電極１１ａ，１１ｂを形成する。
を開孔し、１０20〜１０21ｃｍ-3の濃度のＮ型ポリシリ
コン膜、あるいはシリサイドとＮ型ポリシリコン膜の多
層膜からなるゲート電極１１ａ，１１ｂを形成する。
【００２３】これをマスクとしてイオン注入法により、
１０20〜１０21ｃｍ-3の濃度を持つＮ+ 拡散層１２を形
成する。ゲート電極１１ａの下部のＮ+ 拡散層は、ゲー
ト電極１１ａからのＮ型不純物の拡散によって形成して
もよいし、接続孔１０の開孔する際にイオン注入法によ
って形成してもよい。
１０20〜１０21ｃｍ-3の濃度を持つＮ+ 拡散層１２を形
成する。ゲート電極１１ａの下部のＮ+ 拡散層は、ゲー
ト電極１１ａからのＮ型不純物の拡散によって形成して
もよいし、接続孔１０の開孔する際にイオン注入法によ
って形成してもよい。
【００２４】その上に周知のＬＰＣＶＤ法等により層間
接続膜１３を堆積するが、この直後にリフローなどの平
坦化を行ってもよい（図１３（ａ））。そしてフォトエ
ッチングにより接続孔１４ａを開孔し、ＬＰＣＶＤ法に
よりノンドープのポリシリコン膜を４０〜２００ｎｍ堆
積、フォトエッチングによりパターニングして高抵抗ポ
リシリコン領域３５ａを形成する。
接続膜１３を堆積するが、この直後にリフローなどの平
坦化を行ってもよい（図１３（ａ））。そしてフォトエ
ッチングにより接続孔１４ａを開孔し、ＬＰＣＶＤ法に
よりノンドープのポリシリコン膜を４０〜２００ｎｍ堆
積、フォトエッチングによりパターニングして高抵抗ポ
リシリコン領域３５ａを形成する。
【００２５】これには、抵抗値を制御するため、イオン
注入法などにより１０16〜１０19ｃｍ-3のＮ型不純物を
導入してもよい（図１３（ｂ））。この上に厚さ５〜５
０ｎｍのＴＦＴのゲート酸化膜１７をＬＰＣＶＤ法によ
り堆積、フォトエッチングにより接続孔１８ａを開孔、
ＬＰＣＶＤ法によりアモルファスシリコン膜を１０〜１
００ｎｍ堆積し、６００℃程度の温度で３〜３０時間ア
ニールすることにより結晶化してポリシリコン膜とす
る。
注入法などにより１０16〜１０19ｃｍ-3のＮ型不純物を
導入してもよい（図１３（ｂ））。この上に厚さ５〜５
０ｎｍのＴＦＴのゲート酸化膜１７をＬＰＣＶＤ法によ
り堆積、フォトエッチングにより接続孔１８ａを開孔、
ＬＰＣＶＤ法によりアモルファスシリコン膜を１０〜１
００ｎｍ堆積し、６００℃程度の温度で３〜３０時間ア
ニールすることにより結晶化してポリシリコン膜とす
る。
【００２６】そして、イオン注入法によりＮ型不純物を
１０16〜１０18ｃｍ-3導入し、フォトエッチングにより
パターニングしてＮ型ポリシリコン領域１９ａ，１９ｂ
を形成する（図１３（ｃ））。更に、Ｐ型トランジスタ
３ａ，３ｂのソース・ドレインを形成するために、フォ
トレジスタ３７をマスクとして、イオン注入法によりＰ
型不純物イオンを導入し、濃度１０18〜１０19ｃｍ-3の
Ｐ型ポリシリコン領域２０ａを形成する（図１３
（ｄ））。その後、熱処理を経て図１２に示す構造が完
成する。
１０16〜１０18ｃｍ-3導入し、フォトエッチングにより
パターニングしてＮ型ポリシリコン領域１９ａ，１９ｂ
を形成する（図１３（ｃ））。更に、Ｐ型トランジスタ
３ａ，３ｂのソース・ドレインを形成するために、フォ
トレジスタ３７をマスクとして、イオン注入法によりＰ
型不純物イオンを導入し、濃度１０18〜１０19ｃｍ-3の
Ｐ型ポリシリコン領域２０ａを形成する（図１３
（ｄ））。その後、熱処理を経て図１２に示す構造が完
成する。
【００２７】以上のような構造および製造方法によれ
ば、図９に示したような安定性に優れたメモリセルを小
さな面積で実現することができる。
ば、図９に示したような安定性に優れたメモリセルを小
さな面積で実現することができる。
【００２８】
【発明が解決しようとする課題】しかしながら、以上説
明したような第１の従来技術においては、ゲート電極１
１ａ（１１ｂ）やＮ+ 拡散層１２に高濃度のＮ型不純物
が含まれている。またＰ型ポリシリコン領域２０ａ（２
０ｂ）のＰ型不純物濃度を高くするとリーク電流、短チ
ャネル効果の面で不利なので、これをあまり高くできな
いる その結果、熱処理によって高抵抗ポリシリコン領域３５
ａ（３５ｂ）にＮ型不純物が拡散し、低抵抗のＭ型ポリ
シリコン領域３６ａ（３６ｂ）が形成されてしまう。こ
れは高抵抗素子の実効的な長さを減少させるので、メモ
リセルが微細化していくと低抵抗値が減少する。
明したような第１の従来技術においては、ゲート電極１
１ａ（１１ｂ）やＮ+ 拡散層１２に高濃度のＮ型不純物
が含まれている。またＰ型ポリシリコン領域２０ａ（２
０ｂ）のＰ型不純物濃度を高くするとリーク電流、短チ
ャネル効果の面で不利なので、これをあまり高くできな
いる その結果、熱処理によって高抵抗ポリシリコン領域３５
ａ（３５ｂ）にＮ型不純物が拡散し、低抵抗のＭ型ポリ
シリコン領域３６ａ（３６ｂ）が形成されてしまう。こ
れは高抵抗素子の実効的な長さを減少させるので、メモ
リセルが微細化していくと低抵抗値が減少する。
【００２９】上述したように、第１の従来技術では、高
抵抗素子に１０8 Ω以上の抵抗値が要求されるが、メモ
リセルが微細化してサブミクロンの領域に達すると、１
０8Ω以上の抵抗値が得られなくなり、十分な遅延回路
の効果が得られないという問題点があった。
抵抗素子に１０8 Ω以上の抵抗値が要求されるが、メモ
リセルが微細化してサブミクロンの領域に達すると、１
０8Ω以上の抵抗値が得られなくなり、十分な遅延回路
の効果が得られないという問題点があった。
【００３０】尚、ゲート電極１１ａ（１１ｂ）と高抵抗
ポリシリコン領域３５ａ（３５ｂ）の間に不純物の拡散
を抑制するバリア膜を形成することによって、高抵抗ポ
リシリコン領域３５ａ（３５ｂ）へのＮ型不純物の拡散
を防ぐことも可能ではある。
ポリシリコン領域３５ａ（３５ｂ）の間に不純物の拡散
を抑制するバリア膜を形成することによって、高抵抗ポ
リシリコン領域３５ａ（３５ｂ）へのＮ型不純物の拡散
を防ぐことも可能ではある。
【００３１】しかし、この場合は、低抵抗のＮ型ポリシ
リコン領域３６ａ（３６ｂ）の代わりに、高抵抗ポリシ
リコン領域３５ａ（３５ｂ）がＰ型ポリシリコン領域２
０ａ（２０ｂ）とゲート電極１１ａ（１１ｂ）の間に介
することになる。
リコン領域３６ａ（３６ｂ）の代わりに、高抵抗ポリシ
リコン領域３５ａ（３５ｂ）がＰ型ポリシリコン領域２
０ａ（２０ｂ）とゲート電極１１ａ（１１ｂ）の間に介
することになる。
【００３２】その結果、負荷用のＰ型トランジスタ３ａ
（３ｂ）がノード２ａ（２ｂ）に電流を供給する能力が
落ちて、これもセル安定性に不利となってしまう。
（３ｂ）がノード２ａ（２ｂ）に電流を供給する能力が
落ちて、これもセル安定性に不利となってしまう。
【００３３】本発明は上記背景のもとになされたもので
あり、小型でセル安定性の高い半導体記憶装置を提供す
ることを目的とする。
あり、小型でセル安定性の高い半導体記憶装置を提供す
ることを目的とする。
【００３４】
【課題を解決するための手段】上記目的を達成する本発
明の半導体記憶装置は、第１導電型トランジスタ及び第
２導電型トランジスタをそれぞれ備えたインバータを交
差結合してなる半導体記憶装置であって、各インバータ
は、前記第１導電型トランジスタのドレイン部と前記第
２導電型トランジスタのゲート電極との間に、その順方
向が前記第１導電型トランジスタのドレイン部から前記
第２導電型トランジスタのゲート電極へ向かうＰＮダイ
オードを有することを特徴とする。
明の半導体記憶装置は、第１導電型トランジスタ及び第
２導電型トランジスタをそれぞれ備えたインバータを交
差結合してなる半導体記憶装置であって、各インバータ
は、前記第１導電型トランジスタのドレイン部と前記第
２導電型トランジスタのゲート電極との間に、その順方
向が前記第１導電型トランジスタのドレイン部から前記
第２導電型トランジスタのゲート電極へ向かうＰＮダイ
オードを有することを特徴とする。
【００３５】前記第２導電型トランジスタは、好ましく
は絶縁膜を介して前記第１導電型トランジスタ上に積層
された薄膜トランジスタとする。
は絶縁膜を介して前記第１導電型トランジスタ上に積層
された薄膜トランジスタとする。
【００３６】また、前記ＰＮダイオードを前記薄膜トラ
ンシスタのゲート電極中に設ける構成の半導体記憶装
置、及び前記第１導電型トランジスタのゲート電極上
に、不純物の拡散を抑制する、導電型のバルア膜を設け
た構成の半導体記憶装置も本発明によれば提供される。
ンシスタのゲート電極中に設ける構成の半導体記憶装
置、及び前記第１導電型トランジスタのゲート電極上
に、不純物の拡散を抑制する、導電型のバルア膜を設け
た構成の半導体記憶装置も本発明によれば提供される。
【００３７】前記薄膜トランジスタのゲート電極は、前
記薄膜トランジスタのチャネル部より上部又は下部に形
成するが、好ましくは上部に形成する。
記薄膜トランジスタのチャネル部より上部又は下部に形
成するが、好ましくは上部に形成する。
【００３８】尚、本発明の半導体記憶装置の製造方法
は、例えば半導体基板上に前記第１導電型トランジスタ
を形成する工程と、前記第１導電型トランジスタのゲー
ト電極上に接続孔を開孔し、前記薄膜トランジスタのゲ
ート電極を形成する工程と、前記薄膜トランジスタのゲ
ート電極中にＰＮダイオードを形成する工程と、前記薄
膜トランジスタのゲート酸化膜を形成する工程と、前記
薄膜トランジスタのゲート電極上に接続孔を開孔し、前
記薄膜トランジスタのチャネル、ソース、ドレインを形
成する工程とを有する。
は、例えば半導体基板上に前記第１導電型トランジスタ
を形成する工程と、前記第１導電型トランジスタのゲー
ト電極上に接続孔を開孔し、前記薄膜トランジスタのゲ
ート電極を形成する工程と、前記薄膜トランジスタのゲ
ート電極中にＰＮダイオードを形成する工程と、前記薄
膜トランジスタのゲート酸化膜を形成する工程と、前記
薄膜トランジスタのゲート電極上に接続孔を開孔し、前
記薄膜トランジスタのチャネル、ソース、ドレインを形
成する工程とを有する。
【００３９】また、半導体基板上に前記第１導電型トラ
ンジスタを形成する工程と、前記第１導電型トランジス
タのゲート電極上に接続孔を開孔し、前記薄膜トランジ
スタのチャネルを形成する工程と、前記薄膜トランジス
タのゲート酸化膜を形成する工程と、前記薄膜トランジ
スタのゲート電極上に接続孔を開孔し、前記薄膜トラン
ジスタのゲート電極を形成する工程と、前記薄膜トラン
ジスタのゲート電極中にＰＮダイオードを形成する工程
と、前記薄膜トランジスタのソース、ドレインを形成す
る工程も有している。
ンジスタを形成する工程と、前記第１導電型トランジス
タのゲート電極上に接続孔を開孔し、前記薄膜トランジ
スタのチャネルを形成する工程と、前記薄膜トランジス
タのゲート酸化膜を形成する工程と、前記薄膜トランジ
スタのゲート電極上に接続孔を開孔し、前記薄膜トラン
ジスタのゲート電極を形成する工程と、前記薄膜トラン
ジスタのゲート電極中にＰＮダイオードを形成する工程
と、前記薄膜トランジスタのソース、ドレインを形成す
る工程も有している。
【００４０】
【作用】第１導電型トランジスタのドレイン部と第２導
電型トランジスタのゲート電極との間に、その順方向が
第１導電型トランジスタのドレイン部から第２導電型ト
ランジスタのゲート電極へ向かうＰＮダイオードを設け
たことによって、遅延回路が形成される。ノイズやα線
等の何らかの原因で、半導体記憶装置の状態を反転させ
るような一時的な電圧変動があった場合、その電圧は第
２導電型トランジスタのゲート電極から第１導電型トラ
ンジスタのドレイン部に向かってかかる。従って、上記
ＰＮダイオードは逆方向にバイアスされ、その大きな逆
方向抵抗とカップリング容量が時定数の大きな遅延回路
として同左する。
電型トランジスタのゲート電極との間に、その順方向が
第１導電型トランジスタのドレイン部から第２導電型ト
ランジスタのゲート電極へ向かうＰＮダイオードを設け
たことによって、遅延回路が形成される。ノイズやα線
等の何らかの原因で、半導体記憶装置の状態を反転させ
るような一時的な電圧変動があった場合、その電圧は第
２導電型トランジスタのゲート電極から第１導電型トラ
ンジスタのドレイン部に向かってかかる。従って、上記
ＰＮダイオードは逆方向にバイアスされ、その大きな逆
方向抵抗とカップリング容量が時定数の大きな遅延回路
として同左する。
【００４１】ノイズやα線等による電圧変動は一時的な
ものであり、一定時間の後に電位は回復する。従って、
第２導電型のトランジスタがオンするまでの時間を遅ら
せ、その間に一時的に変動した電圧が回復するようにす
ることで、半導体記憶装置の安定性が高められる。
ものであり、一定時間の後に電位は回復する。従って、
第２導電型のトランジスタがオンするまでの時間を遅ら
せ、その間に一時的に変動した電圧が回復するようにす
ることで、半導体記憶装置の安定性が高められる。
【００４２】
【実施例】次に、図面を参照して発明の実施例を説明す
る。
る。
【００４３】図１は本発明の一実施例に係る半導体記憶
装置（ＳＲＡＭメモリセル）の回路図である。この図に
おいて４ａ，４ｂはダイオードであり、ノード２ａ（２
ｂ）からＰ型トランジスタ３ｂ（３ａ）のゲート電極へ
向かって、順方向に接続されている。これらダイオード
４ａ，４ｂ及びカップリング容量３１によって遅延回路
を形成している。
装置（ＳＲＡＭメモリセル）の回路図である。この図に
おいて４ａ，４ｂはダイオードであり、ノード２ａ（２
ｂ）からＰ型トランジスタ３ｂ（３ａ）のゲート電極へ
向かって、順方向に接続されている。これらダイオード
４ａ，４ｂ及びカップリング容量３１によって遅延回路
を形成している。
【００４４】いま、ノード２ａがハイレベル、２ｂがロ
ーレベルにあり、ノイズあるいはα線によってノード２
ａの電位が降下したとする。その瞬間Ｐ型トランジスタ
３ｂのゲート電極はハイレベル、ノード２ａはローレベ
ルとなって、間に存在するダイオード４ｂが逆方向にバ
イアスされた形となり、その大きな逆方向抵抗とカップ
リング容量３１は時定数の大きな遅延回路として動作す
る。
ーレベルにあり、ノイズあるいはα線によってノード２
ａの電位が降下したとする。その瞬間Ｐ型トランジスタ
３ｂのゲート電極はハイレベル、ノード２ａはローレベ
ルとなって、間に存在するダイオード４ｂが逆方向にバ
イアスされた形となり、その大きな逆方向抵抗とカップ
リング容量３１は時定数の大きな遅延回路として動作す
る。
【００４５】このように遅延回路を設けることにより、
オフ状態の負荷Ｐ型トランジスタがオンするタイミング
を遅らせ、その間に降下したノードの電位を回復させ
る。また、十分に大きな時定数も得られる。
オフ状態の負荷Ｐ型トランジスタがオンするタイミング
を遅らせ、その間に降下したノードの電位を回復させ
る。また、十分に大きな時定数も得られる。
【００４６】以下、上記回路図に対応する半導体素子を
実施を挙げて説明する。 （第１実施例）図２（ａ）に第１実施例に係る半導体素
子の平面図、図２（ｂ）に図２（ａ）のＩ−Ｉ′におけ
る断面図を示す。
実施を挙げて説明する。 （第１実施例）図２（ａ）に第１実施例に係る半導体素
子の平面図、図２（ｂ）に図２（ａ）のＩ−Ｉ′におけ
る断面図を示す。
【００４７】この実施例は、負荷のＰ型トランジスタと
なるＴＦＴのゲート電極が、チャネルより下部にある下
部ゲート型の例である。図２（ｂ）に示されるように、
この実施例においては、Ｐ型トランジスタ３ｂ（３ａ）
のゲート電極がＮ型ポリシリコン領域１５ａ（１５ｂ）
とＰ型ポリシリコン領域１６ａ（１６ｂ）とで構成され
ている。
なるＴＦＴのゲート電極が、チャネルより下部にある下
部ゲート型の例である。図２（ｂ）に示されるように、
この実施例においては、Ｐ型トランジスタ３ｂ（３ａ）
のゲート電極がＮ型ポリシリコン領域１５ａ（１５ｂ）
とＰ型ポリシリコン領域１６ａ（１６ｂ）とで構成され
ている。
【００４８】図１２に示される従来例では、１５ａ（１
５ｂ）に対応する領域は高抵抗ポリシリコン領域となっ
ていたので、抵抗層としての機能しか得られず、ダイオ
ードは形成されない。しかし、この実施例では、１５ａ
（１５ｂ）をＮ型とし、これとは逆に１６ａ（１６ｂ）
をＰ型としているので、図１の回路図におけるダイオー
ド４ａ（４ｂ）が形成される。
５ｂ）に対応する領域は高抵抗ポリシリコン領域となっ
ていたので、抵抗層としての機能しか得られず、ダイオ
ードは形成されない。しかし、この実施例では、１５ａ
（１５ｂ）をＮ型とし、これとは逆に１６ａ（１６ｂ）
をＰ型としているので、図１の回路図におけるダイオー
ド４ａ（４ｂ）が形成される。
【００４９】カップリング容量３１は、Ｐ型ポリシリコ
ン領域２０ａとＮ型ポリシリコン領域１５ａの間、Ｐ型
ポリシリコン領域２０ｂとＮ型ポリシリコン領域１５ａ
の間、Ｐ型ポリシリコン領域１６ａとＮ型ポリシリコン
領域１５ｂの間、あるいはＰ型ポリシリコン領域１６ｂ
とＮ型ポリシリコン領域１５ａの間の容量等によって構
成される。
ン領域２０ａとＮ型ポリシリコン領域１５ａの間、Ｐ型
ポリシリコン領域２０ｂとＮ型ポリシリコン領域１５ａ
の間、Ｐ型ポリシリコン領域１６ａとＮ型ポリシリコン
領域１５ｂの間、あるいはＰ型ポリシリコン領域１６ｂ
とＮ型ポリシリコン領域１５ａの間の容量等によって構
成される。
【００５０】次に、この実施例に係る半導体素子の製造
工程を図３（ａ）〜（ｃ）に示す。
工程を図３（ａ）〜（ｃ）に示す。
【００５１】まず図１３（ａ）、（ｂ）に示した従来技
術の工程を用いて接続孔１４ａまでを形成する。そして
厚さ２０〜２００ｎｍのポリシリコン膜をＬＯＣＶＤ法
により堆積するか、アモルファスシリコンを堆積してか
ら６００℃程度で結晶化して同膜厚のポリシリコン膜を
形成し、イオン注入法によりＮ型不純物イオンを導入し
て、１０17〜１０18ｃｍ-3の比較的低濃度のＮ型ポリシ
リコン領域１５ａを形成する（図３（ａ））。
術の工程を用いて接続孔１４ａまでを形成する。そして
厚さ２０〜２００ｎｍのポリシリコン膜をＬＯＣＶＤ法
により堆積するか、アモルファスシリコンを堆積してか
ら６００℃程度で結晶化して同膜厚のポリシリコン膜を
形成し、イオン注入法によりＮ型不純物イオンを導入し
て、１０17〜１０18ｃｍ-3の比較的低濃度のＮ型ポリシ
リコン領域１５ａを形成する（図３（ａ））。
【００５２】これをフォトエッチングによりパターニン
グし（図３（ｂ））、フォトレジスト２３をマスクとし
てイオン注入法によりＰ型不純物イオンを導入、高濃度
のＰ型ポリシリコン領域１６ａを形成する。この濃度は
ねゲート電極１１ａ（１１ｂ）から拡散してくるＮ型不
純物の濃度が１０20〜１０21ｍ-3と考えられるので、こ
れより高い１０21〜１０22ｃｍ-3程度に設定する。その
後、図１３（ｃ）、（ｄ）に示される従来技術の工程を
用いて図２の構造の半導体素子を完成する。
グし（図３（ｂ））、フォトレジスト２３をマスクとし
てイオン注入法によりＰ型不純物イオンを導入、高濃度
のＰ型ポリシリコン領域１６ａを形成する。この濃度は
ねゲート電極１１ａ（１１ｂ）から拡散してくるＮ型不
純物の濃度が１０20〜１０21ｍ-3と考えられるので、こ
れより高い１０21〜１０22ｃｍ-3程度に設定する。その
後、図１３（ｃ）、（ｄ）に示される従来技術の工程を
用いて図２の構造の半導体素子を完成する。
【００５３】このような構造および製造工程により、面
積を増加させることなく図１の回路図に対応するメモリ
セルを実現することができる。 （第２実施例）この実施例は、Ｐ型トランジスタ３ａ，
３ｂのゲート電極がチャネルの上部にある、上部ゲート
型の例である。図４（ａ）は本実施例に係る半導体素子
の平面図、図４（ｂ）は図４（ａ）のＩ−Ｉ′における
断面図である。
積を増加させることなく図１の回路図に対応するメモリ
セルを実現することができる。 （第２実施例）この実施例は、Ｐ型トランジスタ３ａ，
３ｂのゲート電極がチャネルの上部にある、上部ゲート
型の例である。図４（ａ）は本実施例に係る半導体素子
の平面図、図４（ｂ）は図４（ａ）のＩ−Ｉ′における
断面図である。
【００５４】層間絶縁膜１３より下層は、第１実施例と
同様の構造であるが、その上にＰ型トランジスタ３ｂ
（３ａ）のチャネルとなるＮ型ポリシリコン領域１９ｂ
（１９ａ）、ドレインとなるＰ型ポリシリコン領域２０
ｂ（２０ａ）、ソースとなるＰ型ポリシリコン領域２１
ｂ（２１ａ）が形成されている。
同様の構造であるが、その上にＰ型トランジスタ３ｂ
（３ａ）のチャネルとなるＮ型ポリシリコン領域１９ｂ
（１９ａ）、ドレインとなるＰ型ポリシリコン領域２０
ｂ（２０ａ）、ソースとなるＰ型ポリシリコン領域２１
ｂ（２１ａ）が形成されている。
【００５５】更にその上に、ＴＦＴのゲート酸化膜２５
を介してＰ型トランジスタ３ｂ（３ａ）のゲート電極と
なるＮ型ポリシリコン領域２７ａ（２７ｂ）、Ｐ型ポリ
シリコン領域２８ａ（２８ｂ）が形成されている。
を介してＰ型トランジスタ３ｂ（３ａ）のゲート電極と
なるＮ型ポリシリコン領域２７ａ（２７ｂ）、Ｐ型ポリ
シリコン領域２８ａ（２８ｂ）が形成されている。
【００５６】Ｎ+ 拡散層１２、ゲート電極１１ａ（１１
ｂ）、Ｐ型ポリシリコン領域２０ａ（２０ｂ）、Ｐ型ポ
リシリコン領域２８ａ（２８ｂ）は、接続孔１０，１４
ａ（１４ｂ），２６ａ（２６ｂ）によって互いに接続さ
れ、ノード２ａ（２ｂ）を構成している。ダイオード４
ａ（４ｂ）は、Ｐ型ポリシリコン領域２８ａ（２８ｂ）
とＮ型ポリシリコン領域２７ａ（２７ｂ）の間で形成さ
れる。
ｂ）、Ｐ型ポリシリコン領域２０ａ（２０ｂ）、Ｐ型ポ
リシリコン領域２８ａ（２８ｂ）は、接続孔１０，１４
ａ（１４ｂ），２６ａ（２６ｂ）によって互いに接続さ
れ、ノード２ａ（２ｂ）を構成している。ダイオード４
ａ（４ｂ）は、Ｐ型ポリシリコン領域２８ａ（２８ｂ）
とＮ型ポリシリコン領域２７ａ（２７ｂ）の間で形成さ
れる。
【００５７】図５（ａ）〜（ｃ）は、本実施例に係る半
導体素子の製造工程の説明図である。まず第１実施例と
同様にして接続孔１４ａ（１４ｂ）までを形成する。こ
こで従来技術の項で述べた工程を用いてＮ型ポリシリコ
ン領域１９ａ，１９ｂを形成し、ＬＰＣＶＤ法により５
〜５０ｎｍのＴＦＴのゲート酸化膜２５を堆積、フォト
エッチングにより接続孔２６ａ（２６ｂ）を開孔する。
導体素子の製造工程の説明図である。まず第１実施例と
同様にして接続孔１４ａ（１４ｂ）までを形成する。こ
こで従来技術の項で述べた工程を用いてＮ型ポリシリコ
ン領域１９ａ，１９ｂを形成し、ＬＰＣＶＤ法により５
〜５０ｎｍのＴＦＴのゲート酸化膜２５を堆積、フォト
エッチングにより接続孔２６ａ（２６ｂ）を開孔する。
【００５８】そしてＬＰＣＶＤ法によるポリシリコン
膜、またはアモルファイシリコンから結晶化したポリシ
リコン膜を厚さ１００〜３００ｎｍで形成し、イオン注
入法によりＮ型不純物イオンを導入して、１０17〜１０
18ｃｍ-3の濃度のＮ型ポリシリコン領域２７ａ（２７
ｂ）を形成する（図５（ａ））。
膜、またはアモルファイシリコンから結晶化したポリシ
リコン膜を厚さ１００〜３００ｎｍで形成し、イオン注
入法によりＮ型不純物イオンを導入して、１０17〜１０
18ｃｍ-3の濃度のＮ型ポリシリコン領域２７ａ（２７
ｂ）を形成する（図５（ａ））。
【００５９】これをフォトエッチングによりパターニン
グしたのち（図５（ｂ））、フォトレジスト２３をマス
クとして、イオン注入法によりＰ型不純物イオン２４を
導入し、１０19〜１０20ｃｍ-3の高濃度のＰ型ポリシリ
コン領域２８ａ（２８ｂ）を形成する（図５（ｃ））。
グしたのち（図５（ｂ））、フォトレジスト２３をマス
クとして、イオン注入法によりＰ型不純物イオン２４を
導入し、１０19〜１０20ｃｍ-3の高濃度のＰ型ポリシリ
コン領域２８ａ（２８ｂ）を形成する（図５（ｃ））。
【００６０】この後、図１３（ｄ）に示した従来技術の
工程を用いて、ドレイン、ソースとなるＰ型ポリシリコ
ン領域２０ａ，２０ｂ，２１ａ，２１ｂを形成する。Ｐ
型ポリシリコン領域２０ａ（２０ｂ）のうちＰ型ポリシ
リコン領域２８ａ（２８ｂ）に覆われている部分には、
熱処理によるＰ型ポリシリコン領域２８ａ（２８ｂ）か
らの拡散によって不純物を導入できる。
工程を用いて、ドレイン、ソースとなるＰ型ポリシリコ
ン領域２０ａ，２０ｂ，２１ａ，２１ｂを形成する。Ｐ
型ポリシリコン領域２０ａ（２０ｂ）のうちＰ型ポリシ
リコン領域２８ａ（２８ｂ）に覆われている部分には、
熱処理によるＰ型ポリシリコン領域２８ａ（２８ｂ）か
らの拡散によって不純物を導入できる。
【００６１】このような構造および製造工程によれば、
Ｐ型ポリシリコン領域２８ａ（２８ｂ）とゲート電極１
１ａ（１１ｂ）の間にポリシリコン領域が１層挾まった
形となるため、第１実施例よりもゲート電極１１ａ（１
１ｂ）からのＮ型不純物の拡散を抑えることができ、セ
ルがさらに微細化しても所望の時定数を有するダイオー
ドを形成することができる。 （第３実施例）図６はこの実施例に係る半導体素子の断
面図である。これは第１実施例に示した構造において、
ゲート電極１１ａ，１１ｂの上に、例えば窒化チタンの
ように不純物拡散を抑える働きをするバリア膜２９ａ，
２９ｂを付加した構造である。
Ｐ型ポリシリコン領域２８ａ（２８ｂ）とゲート電極１
１ａ（１１ｂ）の間にポリシリコン領域が１層挾まった
形となるため、第１実施例よりもゲート電極１１ａ（１
１ｂ）からのＮ型不純物の拡散を抑えることができ、セ
ルがさらに微細化しても所望の時定数を有するダイオー
ドを形成することができる。 （第３実施例）図６はこの実施例に係る半導体素子の断
面図である。これは第１実施例に示した構造において、
ゲート電極１１ａ，１１ｂの上に、例えば窒化チタンの
ように不純物拡散を抑える働きをするバリア膜２９ａ，
２９ｂを付加した構造である。
【００６２】この半導体素子は、第１実施例で説明した
製造工程において、ゲート電極１１ａ，１１ｂをパター
ニングする前にバリア層を周知のＣＶＤ法あるいはスパ
ッタ法で形成しておき、ゲート電極１１ａ，１１ｂと同
時にパターニングする工程を追加することで形成でき
る。
製造工程において、ゲート電極１１ａ，１１ｂをパター
ニングする前にバリア層を周知のＣＶＤ法あるいはスパ
ッタ法で形成しておき、ゲート電極１１ａ，１１ｂと同
時にパターニングする工程を追加することで形成でき
る。
【００６３】このような構造および製造工程により、ゲ
ート電極１１ａ，１１ｂからＰ型ポリシリコン領域２０
ａ，２０ｂへの高濃度のＮ型不純物の拡散を効果的に抑
制することができる。これにより高濃度のＮ型不純物を
補償してＰ型ポリシリコン領域１６ａ，１６ｂを形成す
る必要が無くなるため、ＰＮダイオードをより制御性良
く形成することができる。その結果、第１実施例、第２
実施例より微細なセルでもダイオードの形成が可能とな
る。しかも、ゲート電極１１ａ（１１ｂ）とＰ型ポリシ
リコン領域２０ａ（２０ｂ）の間の抵抗は増加しないの
で、Ｐ型トランジスタ３ａ（３ｂ）のノード２ａ（２
ｂ）に電流を供給する能力は落ちない。 （第４実施例）図７にこの実施例に係る半導体素子の断
面図を示す。これは第３実施例と同様に、第２実施例に
示した構造において、ゲート電極１１ａ，１１ｂの上
に、例えば窒化チタンのように不純物拡散を抑える働き
をするバリア膜２９ａ，２９ｂを付加した構造である。
ート電極１１ａ，１１ｂからＰ型ポリシリコン領域２０
ａ，２０ｂへの高濃度のＮ型不純物の拡散を効果的に抑
制することができる。これにより高濃度のＮ型不純物を
補償してＰ型ポリシリコン領域１６ａ，１６ｂを形成す
る必要が無くなるため、ＰＮダイオードをより制御性良
く形成することができる。その結果、第１実施例、第２
実施例より微細なセルでもダイオードの形成が可能とな
る。しかも、ゲート電極１１ａ（１１ｂ）とＰ型ポリシ
リコン領域２０ａ（２０ｂ）の間の抵抗は増加しないの
で、Ｐ型トランジスタ３ａ（３ｂ）のノード２ａ（２
ｂ）に電流を供給する能力は落ちない。 （第４実施例）図７にこの実施例に係る半導体素子の断
面図を示す。これは第３実施例と同様に、第２実施例に
示した構造において、ゲート電極１１ａ，１１ｂの上
に、例えば窒化チタンのように不純物拡散を抑える働き
をするバリア膜２９ａ，２９ｂを付加した構造である。
【００６４】これは第２実施例で説明した製造工程にお
いて、ゲート電極１１ａ，１１ｂをパターニングする前
にバリア膜を周知のＣＶＤ法あるいはスパッタ法で形成
しておき、ゲート電極１１ａ，１１ｂと同時にパターニ
ングする工程を追加することで形成できる。
いて、ゲート電極１１ａ，１１ｂをパターニングする前
にバリア膜を周知のＣＶＤ法あるいはスパッタ法で形成
しておき、ゲート電極１１ａ，１１ｂと同時にパターニ
ングする工程を追加することで形成できる。
【００６５】このような構造および製造工程により、第
３実施例と同様に、ゲート電極１１ａ，１１ｂからＰ型
ポリシリコン領域２０ａ，２０ｂへのＮ型不純物の拡散
を効果的に抑制することができる。従って、高濃度のＮ
型不純物を補償してＰ型ポリシリコン領域１６ａ，１６
ｂを形成する必要が無くなるため、ＰＮダイオードをよ
り制御性良く形成することができる。
３実施例と同様に、ゲート電極１１ａ，１１ｂからＰ型
ポリシリコン領域２０ａ，２０ｂへのＮ型不純物の拡散
を効果的に抑制することができる。従って、高濃度のＮ
型不純物を補償してＰ型ポリシリコン領域１６ａ，１６
ｂを形成する必要が無くなるため、ＰＮダイオードをよ
り制御性良く形成することができる。
【００６６】その結果、第３実施例と同様に、第１実施
例や第２実施例より微細なセルでもダイオードの形成が
可能となる。しかも、ゲート電極１１ａ（１１ｂ）とＰ
型ポリシリコン領域２０ａ（２０ｂ）の間の抵抗は増加
しないので、Ｐ型トランジスタ３ａ（３ｂ）のノード２
ａ（２ｂ）に電流を供給する能力は落ちない。
例や第２実施例より微細なセルでもダイオードの形成が
可能となる。しかも、ゲート電極１１ａ（１１ｂ）とＰ
型ポリシリコン領域２０ａ（２０ｂ）の間の抵抗は増加
しないので、Ｐ型トランジスタ３ａ（３ｂ）のノード２
ａ（２ｂ）に電流を供給する能力は落ちない。
【００６７】
【発明の効果】以上説明から明らかなように、インバー
タを交差結合した本発明の半導体記憶装置では、ノイズ
やα線等の何らかの原因で半導体記憶装置の状態を反転
させるような一時的な電圧変動があった場合に、逆方向
にバイアスされるように、ＰＮダイオードを設けている
ので、ＰＮダイオードは、その大きな逆方向抵抗とカッ
プリング容量によって時定数の大きな遅延回路として動
作する。従って、この間に一時的に変動した電圧が回復
して反転が抑制され、半導体記憶装置の安定性が格段に
高まる効果がある。
タを交差結合した本発明の半導体記憶装置では、ノイズ
やα線等の何らかの原因で半導体記憶装置の状態を反転
させるような一時的な電圧変動があった場合に、逆方向
にバイアスされるように、ＰＮダイオードを設けている
ので、ＰＮダイオードは、その大きな逆方向抵抗とカッ
プリング容量によって時定数の大きな遅延回路として動
作する。従って、この間に一時的に変動した電圧が回復
して反転が抑制され、半導体記憶装置の安定性が格段に
高まる効果がある。
【００６８】また、高抵抗素子をノードとＰ型トランジ
スタのゲートの間に形成する従来例に比べ、より小さな
面積が大きな時定数をもつ遅延回路を形成することがで
きる。従って、ノイズやα線ソフトエラーに対して耐性
が高く、かつ小型の半導体記憶装置を得ることができ
る。
スタのゲートの間に形成する従来例に比べ、より小さな
面積が大きな時定数をもつ遅延回路を形成することがで
きる。従って、ノイズやα線ソフトエラーに対して耐性
が高く、かつ小型の半導体記憶装置を得ることができ
る。
【図１】本発明によるＳＲＡＭメモリセルを示す回路
図。
図。
【図２】本発明の第１実施例を示す（ａ）平面図、
（ｂ）断面図。
（ｂ）断面図。
【図３】本発明の第１実施例の製造工程を示す断面図。
【図４】本発明の第２実施例を示す（ａ）平面図、
（ｂ）断面図。
（ｂ）断面図。
【図５】本発明の第２実施例の製造工程を示す断面図。
【図６】本発明の第３実施例を示す断面図。
【図７】本発明の第４実施例を示す断面図。
【図８】Ｐ型トランジスタを負荷とするＳＲＡＭメモリ
セルを示す回路図。
セルを示す回路図。
【図９】第１の従来例を示す回路図。
【図１０】第２の従来例を示す回路図。
【図１１】第３の従来例を示す回路図。
【図１２】第１の従来例を示す（ａ）平面図、（ｂ）断
面図。
面図。
【図１３】第１の従来例の製造方法を示す断面図。
１ａ，１ｂ 駆動用Ｎ型トランジスタ ２ａ，２ｂ ノード ３ａ，３ｂ，３２ａ，３２ｂ Ｐ型トランジスタ ４ａ，４ｂ，３３ａ，３３ｂ，３３ｃ，３３ｄ ダイ
オード ５ 接地 ６ 電源 ７ シリコン基板 ８ 素子分離酸化膜 １０，１４ａ，１４ｂ，１８ａ，１８ｂ，２６ａ，２６
ｂ 接続孔 １１ａ，１１ｂ ゲート電極 １２ Ｎ+ 拡散層 １３ 層間絶縁膜 １５ａ，１５ｂ，１９ａ，１９ｂ，２７ａ，２７ｂ，３
６ａ，３６ｂＮ型ポリシリコン領域 １６ａ，１６ｂ，２０ａ，２０ｂ，２１ａ，２１ｂ，２
８ａ，２８ｂＰ型ポリシリコン領域 １７，２５ ＴＦＴのゲート酸化膜 ２３，３７ フォトレジスト ２９ａ，２９ｂ バリア膜 ３０ａ，３０ｂ 抵抗 ３１ カップリング容量 ３４ａ，３４ｂ ゲーテッドダイオード ３５ａ，３５ｂ 高抵抗ポリシリコン領域
オード ５ 接地 ６ 電源 ７ シリコン基板 ８ 素子分離酸化膜 １０，１４ａ，１４ｂ，１８ａ，１８ｂ，２６ａ，２６
ｂ 接続孔 １１ａ，１１ｂ ゲート電極 １２ Ｎ+ 拡散層 １３ 層間絶縁膜 １５ａ，１５ｂ，１９ａ，１９ｂ，２７ａ，２７ｂ，３
６ａ，３６ｂＮ型ポリシリコン領域 １６ａ，１６ｂ，２０ａ，２０ｂ，２１ａ，２１ｂ，２
８ａ，２８ｂＰ型ポリシリコン領域 １７，２５ ＴＦＴのゲート酸化膜 ２３，３７ フォトレジスト ２９ａ，２９ｂ バリア膜 ３０ａ，３０ｂ 抵抗 ３１ カップリング容量 ３４ａ，３４ｂ ゲーテッドダイオード ３５ａ，３５ｂ 高抵抗ポリシリコン領域
Claims (4)
- 【請求項１】 第１導電型トランジスタ及び第２導電型
トランジスタをそれぞれ備えたインバータを交差結合し
た半導体記憶装置であって、各インバータは、前記第１
導電型トランジスタのドレイン部と前記第２導電型トラ
ンジスタのゲート電極との間に、その順方向が前記第１
導電型トランジスタのドレイン部から前記第２導電型ト
ランジスタのゲート電極へ向かうＰＮダイオードを有す
ることを特徴とする半導体記憶装置。 - 【請求項２】 前記第２導電型トランジスタは、絶縁膜
を介して前記第１導電型トランジスタ上に積層された薄
膜トランジスタであることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 前記ＰＮダイオードは、前記薄膜トラン
ジスタのゲート電極中に設けられていることを特徴とす
る請求項２記載の半導体記憶装置。 - 【請求項４】 前記第１導電型トランジスタのゲート電
極上に、不純物の拡散を抑制する、導電性のバリア膜を
設けたことを特徴とする請求項３項記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326549A JP2684980B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶装置及びその製造方法 |
| US08/362,156 US5536960A (en) | 1993-12-24 | 1994-12-22 | VLSIC semiconductor memory device with cross-coupled inverters with improved stability to errors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326549A JP2684980B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183402A true JPH07183402A (ja) | 1995-07-21 |
| JP2684980B2 JP2684980B2 (ja) | 1997-12-03 |
Family
ID=18189073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5326549A Expired - Fee Related JP2684980B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5536960A (ja) |
| JP (1) | JP2684980B2 (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996033512A1 (fr) * | 1995-04-17 | 1996-10-24 | Seiko Epson Corporation | Dispositif semi-conducteur de memoire et procede de realisation de ce dispositif |
| US6008082A (en) | 1995-09-14 | 1999-12-28 | Micron Technology, Inc. | Method of making a resistor, method of making a diode, and SRAM circuitry and other integrated circuitry |
| US5567644A (en) * | 1995-09-14 | 1996-10-22 | Micron Technology, Inc. | Method of making a resistor |
| JPH09270469A (ja) * | 1996-03-29 | 1997-10-14 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
| US5982000A (en) * | 1998-04-03 | 1999-11-09 | Ericsson Inc. | Resistive interconnect of transistor cells |
| US6249423B1 (en) * | 1998-04-21 | 2001-06-19 | Cardiac Pacemakers, Inc. | Electrolytic capacitor and multi-anodic attachment |
| US6187028B1 (en) | 1998-04-23 | 2001-02-13 | Intermedics Inc. | Capacitors having metallized film with tapered thickness |
| US6110233A (en) * | 1998-05-11 | 2000-08-29 | Cardiac Pacemakers, Inc. | Wound multi-anode electrolytic capacitor with offset anodes |
| US6275729B1 (en) * | 1998-10-02 | 2001-08-14 | Cardiac Pacemakers, Inc. | Smaller electrolytic capacitors for implantable defibrillators |
| US6556863B1 (en) * | 1998-10-02 | 2003-04-29 | Cardiac Pacemakers, Inc. | High-energy capacitors for implantable defibrillators |
| US6058041A (en) * | 1998-12-23 | 2000-05-02 | Honeywell Inc. | SEU hardening circuit |
| US6570227B2 (en) * | 1999-06-23 | 2003-05-27 | Bae Systems Information And Electronics Systems Integration, Inc. | High-performance high-density CMOS SRAM cell |
| US6385490B1 (en) | 1999-12-16 | 2002-05-07 | Cardiac Pacemakers, Inc. | Capacitors with recessed rivets allow smaller implantable defibrillators |
| US6576962B2 (en) * | 2000-06-21 | 2003-06-10 | Bae Systems Information And Electronics Systems Integration, Inc. | CMOS SRAM cell with prescribed power-on data state |
| US6426864B1 (en) | 2000-06-29 | 2002-07-30 | Cardiac Pacemakers, Inc. | High energy capacitors for implantable defibrillators |
| WO2002009116A1 (en) * | 2000-07-25 | 2002-01-31 | Bae Systems | High-performance high-density cmos sram cell |
| KR100746220B1 (ko) * | 2004-01-12 | 2007-08-03 | 삼성전자주식회사 | 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들 |
| US7327275B2 (en) * | 2004-02-02 | 2008-02-05 | Gecko Alliance Group Inc. | Bathing system controller having abnormal operational condition identification capabilities |
| US7196946B2 (en) * | 2005-04-05 | 2007-03-27 | Sandisk Corporation | Compensating for coupling in non-volatile storage |
| US7187585B2 (en) * | 2005-04-05 | 2007-03-06 | Sandisk Corporation | Read operation for non-volatile storage that includes compensation for coupling |
| US7196928B2 (en) * | 2005-04-05 | 2007-03-27 | Sandisk Corporation | Compensating for coupling during read operations of non-volatile memory |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US7917879B2 (en) | 2007-08-02 | 2011-03-29 | Tela Innovations, Inc. | Semiconductor device with dynamic array section |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| KR101761530B1 (ko) | 2008-07-16 | 2017-07-25 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06215579A (ja) * | 1992-11-30 | 1994-08-05 | Sony Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805148A (en) * | 1985-11-22 | 1989-02-14 | Diehl Nagle Sherra E | High impendance-coupled CMOS SRAM for improved single event immunity |
-
1993
- 1993-12-24 JP JP5326549A patent/JP2684980B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-22 US US08/362,156 patent/US5536960A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06215579A (ja) * | 1992-11-30 | 1994-08-05 | Sony Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2684980B2 (ja) | 1997-12-03 |
| US5536960A (en) | 1996-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2684980B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US5607869A (en) | Method for manufacturing asymmetrical LDD type MIS device | |
| US6093597A (en) | SRAM having P-channel TFT as load element with less series-connected high resistance | |
| JPH0521726A (ja) | ＢｉＣＭＯＳ装置及びその製造方法 | |
| JPH0433142B2 (ja) | ||
| JP3074758B2 (ja) | スタティック半導体記憶装置及びその製造方法 | |
| JPH06275724A (ja) | 半導体装置およびその製造方法 | |
| JP2969864B2 (ja) | 半導体メモリ装置 | |
| TW535280B (en) | Semiconductor device and method of manufacturing the same | |
| KR0155182B1 (ko) | Tft 부하를 갖는 반도체 스태틱 메모리 장치 | |
| JP2550119B2 (ja) | 半導体記憶装置 | |
| JPH07161947A (ja) | Ｓｏｉ基板を用いた半導体装置及びその製造方法 | |
| JP2637186B2 (ja) | 半導体装置 | |
| JP3209229B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0410465A (ja) | 半導体装置 | |
| JPH07161843A (ja) | Ｓｒａｍ装置 | |
| JPH06232372A (ja) | 半導体記憶装置 | |
| JP2948256B2 (ja) | 半導体記憶装置の製造方法 | |
| US6147387A (en) | Static random access memory | |
| JPH0744269B2 (ja) | 半導体集積回路装置 | |
| JPH05343684A (ja) | 半導体装置およびその製造方法 | |
| JPH0737992A (ja) | 半導体装置の製造方法 | |
| JPH022661A (ja) | 半導体集積回路装置 | |
| JPH04360582A (ja) | 半導体装置 | |
| JPH0778883A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970715 |
|
| LAPS | Cancellation because of no payment of annual fees |