JP3209229B2 - 薄膜トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は特にアクティブマトリク
ス型の液晶ディスプレイやイメージセンサや３次元集積
回路などに応用される薄膜トランジスタとその製造方
法、およびこれを用いたＣＭＯＳ半導体装置に関する。

【０００２】

【従来の技術】従来の薄膜トランジスタの構造の一例を
図１を用いて説明する。この図はチャネル方向の構造断
面図である。ガラス、石英、サファイア等の絶縁基板１
０１上には、ドナーあるいはアクセプタとなる不純物を
添加した多結晶シリコン、非結晶シリコン等のシリコン
薄膜からなるソース領域１０２及びドレイン領域１０３
が形成されている。このソース領域１０２の端部の上側
とドレイン領域１０３の端部の上側に接して、この両者
を結ぶ様に多結晶シリコン、あるいは非結晶シリコン等
のシリコン薄膜からなるチャネル領域１０４が設けられ
ている。そして、これら全体をシリコン酸化膜等の絶縁
膜から成るゲート絶縁膜１０５が被覆しており、この上
に金属、透明導電膜等から成るゲート電極１０６が、ソ
ース領域１０２及びドレイン領域１０３の両方に、少な
くとも一部がかぶさる様に形成されている。更に、これ
ら全体を覆うように、シリコン酸化膜等の絶縁膜から成
る層間絶縁膜１０７が形成されている。また、金属、透
明導電膜等から成るソース電極１０８がソース領域１０
２に、同じくドレイン電極１０９がドレイン領域１０３
に各々コンタクト・ホール１１０を介して接して設けら
れている

【０００３】

【発明が解決しようとする課題】しかし、前述の従来技
術には以下に述べるような解決すべき課題がある。即
ち、前述の様に、ゲート電極とソース領域、及びドレイ
ン領域は各々ゲート絶縁膜を介して一部重なり合ってい
る。従って、このトランジスタを用いて回路を組んだ場
合、負荷容量が大きく回路動作のスピードを速くできな
い。そこで、ソース・ドレイン領域をゲート電極と自己
整合的に形成できるセルフ・アライン型のトランジスタ
が有効となる。

【０００４】このセルフ・アライン型薄膜トランジスタ
の製造方法の一例を図２を用いて説明する。この図はチ
ャネル方向の構造断面図である。絶縁基板２０１上にシ
リコン薄膜２０２を形成し、これら全体をゲート絶縁膜
２０３で被覆し、この上にゲート電極２０４を形成する
（図２（ａ）参照）。次に、ゲート電極２０４をマスク
にドナーあるいはアクセプタとなる不純物をシリコン薄
膜２０２に添加して、ソース領域２０５・ドレイン領域
２０６をゲート電極２０４と自己整合的に形成する。こ
の時、ゲート電極２０４にカバーされて不純物が添加さ
れなかった領域はチャネル領域２０７となる（図２
（ｂ）参照）。続いて、シリコン酸化膜等から成る層間
絶縁膜２０８、コンタクト・ホール２０９、金属、透明
導電膜等から成るソース電極２１０、同じくドレイン電
極２１１を順次形成する（図２（ｃ）参照）。

【０００５】ところで、薄膜トランジスタの特性は、チ
ャネル領域のシリコン膜厚に大きく依存し、膜厚が薄い
程オン電流が大きく、望ましい特性となる。図３は、オ
ン電流とチャネル領域のシリコン膜厚の関係を示したも
のである。しかしながら、この様なセルフ・アライン型
薄膜トランジスタでは、チャネル領域のシリコン膜厚と
ソース・ドレイン領域のシリコン膜厚が等しく、膜厚を
薄くする事で、ソース電極とソース領域、同じくドレイ
ン電極とドレイン領域の接続が困難となる。

【０００６】この問題に対処する為、パッド付きセルフ
・アライン型薄膜トランジスタが考え出された。このパ
ッド付きセルフ・アライン型薄膜トランジスタの製造方
法の一例を図４を用いて説明する。この図はチャネル方
向の構造断面図であるが、絶縁基板４０１上にシリコン
薄膜からなるパターン（パッド）４０２、４０３が形成
されている。これらのパッド４０２、４０３の上側に接
して、この両者を結ぶ様にシリコン薄膜からなるパター
ン４０４が設けられている。この時、パターン４０４の
薄膜はパッド４０２、４０３の膜厚より薄く形成してあ
る。次に、これら全体をゲート絶縁膜４０５が被覆して
おり、この上に金属、透明導電膜等から成るゲート電極
４０６が形成されている（図４（ａ）参照）。

【０００７】続いて、ゲート電極４０６をマスクにドナ
ーあるいはアクセプタとなる不純物をシリコン薄膜４０
２、４０３、４０４に添加して、ソース領域４０７・ド
レイン領域４０８をゲート電極４０６と自己整合的に形
成する。この時、ゲート電極４０６にカバーされて不純
物が添加されなかった領域はチャネル領域４０９となる
（図４（ｂ）参照）。この後、層間絶縁膜４１０、コン
タクト・ホール４１１ソース電極４１２、同じくドレイ
ン電極４１３が順次形成される（図４（ｃ）参照）。

【０００８】ところが、不純物をシリコン薄膜４０４に
添加して、ソース領域４０７・ドレイン領域４０８の一
部を形成する方法として、イオン打ち込みが一般的に用
いられるが、これによってシリコン薄膜の結晶性が壊さ
れてしまう。その後の熱アニール等によって、厚いパッ
ド４０２、４０３の結晶性は回復させることができる
が、薄い方のシリコン薄膜パターン４０４の結晶性は回
復できず、大きな抵抗成分となる。これにより、オン電
流の低下という新たな問題が生じていた。この対策とし
ては、イオン打ち込み時のドーズ量を下げることが有効
であるが、この場合、ソース電極とソース領域、同じく
ドレイン電極とドレイン領域の接続が困難となる。これ
は、特に一般的に重いイオンを打ち込む必要があり、そ
のため結晶性にダメージが入りやすいＮｃｈトランジス
タで深刻な問題となる。

【０００９】

【課題を解決するための手段】本発明は以上のような問
題点を解決するものであり、本発明の薄膜トランジスタ
の製造方法は、基板上にＮチャネル薄膜トランジスタと
Ｐチャネル薄膜トランジスタが形成されたＣＭＯＳ構造
の薄膜トランジスタの製造方法において、上記基板上に
上記Ｎチャネル薄膜トランジスタのソースとなる第１領
域と上記Ｎチャネル薄膜トランジスタのドレインとなる
第２領域とを第１半導体膜によって形成する工程と、上
記第１領域と上記第２領域との間に上記第１半導体膜よ
りも薄い膜厚の上記第２半導体膜を形成するとともに、
上記基板上に上記Ｐチャネル薄膜トランジスタのソー
ス、ドレイン及びチャネルとなる第３領域を上記第２半
導体膜によって形成する工程と、上記第１半導体膜と上
記第２半導体膜との上に絶縁膜を形成する工程と、上記
絶縁膜の上に上記Ｎチャネル薄膜トランジスタのゲート
電極と上記Ｐチャネル薄膜トランジスタのゲート電極と
を形成する工程と、上記Ｐチャネル薄膜トランジスタの
上記ゲート電極をマスクとして、上記第３領域の一部に
不純物を添加し、上記Ｐチャネル薄膜トランジスタのソ
ース、ドレイン及びチャネルを形成する工程と、上記Ｎ
チャネル薄膜トランジスタのゲート電極をマスクとし
て、上記第１半導体膜と上記第２半導体膜の一部に不純
物を添加する工程とを有し、上記Ｎチャネル薄膜トラン
ジスタの上記第２半導体膜の上記一部の不純物濃度は、
上記第２半導体膜のチャネルとなる領域の不純物濃度よ
りも高く、上記第１領域及び第２領域の不純物濃度は上
記第２半導体膜の上記一部の不純物濃度よりも高いこと
を特徴とする。

【００１０】

【作用】ソース電極とソース領域及びドレイン電極とド
レイン領域の接続は、膜厚が厚く不純物濃度の高いパッ
ド部で行うことによって、その信頼性を損なう事がな
く、その他のソース領域及びドレイン領域の膜厚を薄
く、且つ不純物濃度も低くする事で、オン電流を低減さ
せる事もない。

【００１１】

【実施例】以下、参考例を示した後、実施例に基づいて
本発明を詳しく説明する。

【００１２】（参考例１） 図５はチャネル方向の構造断面図であるが、ガラス、石
英、サファイア等の絶縁基板５０１上に、ドナーあるい
はアクセプタとなる不純物を添加した多結晶シリコン等
のシリコン薄膜からなるパッド５０２及び５０３が形成
されている。このパッド５０２、５０３の端部の上側に
接して、両者を結ぶ様に多結晶シリコン等のシリコン薄
膜からなるパターンが設けられている。これら全体をシ
リコン酸化膜等の絶縁膜から成るゲート絶縁膜５０４が
被覆しており、この上に金属、透明導電膜、不純物を添
加した多結晶シリコン膜等から成るゲート電極５０５が
形成されている。

【００１３】ここでシリコン薄膜には、ゲート電極５０
５と自己整合的にドナーあるいはアクセプタとなる不純
物が添加され、不純物が添加された領域５０６、５０７
は、パッド５０２、５０３と共にソース領域とドレイン
領域を形成する。また、不純物が添加されていない領域
はチャネル部５０８と成る。更に、これら全体をシリコ
ン酸化膜等の絶縁膜から成る層間絶縁膜５０９が被って
いる。また金属、透明導電膜等から成るソース電極５１
０がソース領域に、同じくドレイン電極５１１がドレイ
ン領域に各々コンタクト・ホール５１２を介して主にパ
ッド５０２、５０３と接している。この時、パッド５０
２、５０３の不純物濃度は高く、その他のソース領域、
及びドレイン領域５０６、５０７の不純物濃度は低く設
定されている。また、その膜厚もパッド部５０２、５０
３が他のソース領域５０６、及びドレイン領域５０７の
膜厚より厚くなっている。

【００１４】参考例１の薄膜トランジスタは、例えば次
のような工程で実現できる。図６は図５に示したＮｃｈ
の薄膜トランジスタを実現する為の工程を示す工程断面
図である。絶縁基板６０１上に、例えば、リンを１×１
０２０ｃｍ−３程度添加した多結晶シリコン等のシリコ
ン薄膜を１５００オングストローム程度堆積する。この
シリコン薄膜を選択的にエッチングして、パッド６０２
及び６０３を形成する。次に両者の上側に接して、且つ
この両者を結ぶに様に２５０オングストローム程度の多
結晶シリコン等のシリコン薄膜から成るパターン６０４
を設ける。次に、これら全体をシリコン酸化膜等の絶縁
膜から成るゲート絶縁膜６０５で被覆し、この上に金
属、透明導電膜、不純物を添加した多結晶シリコン膜等
から成るゲート電極６０６を形成する（図６（ａ）参
照）。

【００１５】続いて、リンをイオン注入により２×１０
¹⁴ｃｍ^-3程度添加して、ゲート電極６０６と自己整合的
にソース領域及びドレイン領域を形成する。この時、ソ
ース領域及びドレイン領域の不純物濃度は、例えば膜厚
の厚いパッド部６０２、６０３で１×１０²⁰ｃｍ^-3程
度、膜厚の薄い部分６０７、６０８で１×１０¹⁹ｃｍ^-3
程度となっている。また、この時、ゲート電極６０６に
カバーされて不純物が添加されなかった領域はチャネル
領域６０９となる（図６（ｂ）参照）。

【００１６】後は通常の工程に従って、シリコン酸化膜
から成る層絶間縁膜６１０、コンタクト・ホール６１
１、金属、透明導電膜等成るソース電極６１２、同じく
ドレイン電極６１３をそれぞれソース領域、ドレイン領
域に接続してＮｃｈ薄膜トランジスタが完成する（図６
（ｃ）参照）。

【００１７】以上、前記の薄膜トランジスタを実現する
為の工程において、例えばパッドに添加する不純物が、
砒素等のドナーとなるものであればリン以外であっても
構わない。同様に、ゲート電極と自己整合させてソース
領域、ドレイン領域を形成するイオン注入工程で添加す
る不純物も、砒素等のドナーとなるものであればリン以
外であっても構わない。また、ここではパッド部の膜厚
を１５００オングストローム、他のソース領域、及びド
レイン領域の膜厚を２５０オングストロームとしたが、
パッド部の薄厚が他のソース領域、及びドレイン領域よ
り厚ければよい。

【００１８】（参考例２） 図７はＰｃｈの薄膜トランジスタを実現する為の工程を
示す工程断面図の一例である。絶縁基板７０１上に、ボ
ロンを例えばイオン注入により、例えば１×１０２０ｃ
ｍ−３程度添加した多結晶シリコン薄膜を１０００オン
グストローム程度堆積する。このシリコン薄膜を選択的
にエッチングして、パッド７０２及び７０３を形成す
る。次に、両者の上側に接して、且つこの両者を結ぶよ
うに、２００オングストローム程度の多結晶シリコン等
のシリコン薄膜から成るパターン７０４を設ける。次
に、これら全体をゲート絶縁膜７０５で被覆し、この上
にゲート電極７０６を形成する（図７（ａ）参照）。

【００１９】続いて、ボロンをイオン注入により２×１
０¹⁴ｃｍ^-2程度添加して、ゲート電極７０６と自己整合
的にソース領域及びドレイン領域を形成する。この時、
ソース領域及びドレイン領域の不純物濃度は、例えば膜
厚の厚いパッド部７０２、７０３で１×１０²⁰ｃｍ^-3程
度、膜厚の薄い部分７０７、７０８で１×１０¹⁹ｃｍ^-3
程度となっている。また、この時、ゲート電極７０６に
カバーされて不純物が添加されなかった領域はチャネル
領域７０９となる（図７（ｂ）参照）。後は通常の工程
に従って、シリコン酸化膜から成る層間絶縁膜７１０、
コンタクト・ホール７１１、金属、透明導電膜等から成
るソース電極７１２、同じくドレイン電極７１３をそれ
ぞれソース領域、ドレイン領域に接続してＰｃｈ薄膜ト
ランジスタが完成する。（図７（ｃ）参照）。

【００２０】なお、例えばパッドに添加する不純物が、
アクセプタとなるものであればボロン以外であっても構
わない。同様に、ゲート電極と自己整合させてソース領
域、ドレイン領域を形成するイオン注入工程で添加する
不純物も、アクセプタとなるものであればボロン以外で
あっても構わない。また、ここではパッド部の膜厚を１
０００オングストローム、他のドレイン領域の膜厚を２
００オングストロームとしたが、パッド部の膜厚が他の
ソース領域、及びドレイン領域の膜厚より厚ければよ
い。

【００２１】（参考例３） 図８はＮｃｈ、及びＰｃｈ薄膜トランジスタを用いてＣ
ＭＯＳ装置を実現する為の工程を示す工程断面図の一例
である。絶縁基板８０１上に、多結晶シリコン等のシリ
コン薄膜を例えば１５００オングストローム程度堆積
し、これを選択的にエッチングして、Ｎｃｈトランジス
タ部のパッド８０２及び８０３、及びＰｃｈトランジス
タ部のパッド８０４及び８０５を形成する。続いて、Ｎ
ｃｈトランジスタ部のパッド８０２及び８０３にリンを
１×１０１５ｃｍ−２程度イオン注入する。同様にＰｃ
ｈトランジスタ部のパッド８０４及び８０５にもボロン
を１×１０１５ｃｍ−２程度イオン注入する。続いてＮ
ｃｈトランジスタ部のパッド８０２と８０３、Ｐｃｈト
ランジスタ部のパッド８０４と８０５各々に対し、パッ
ドの上側に接して、且つパッド同志を結ぶように２５０
オングストローム程度の多結晶シリコン等のシリコン薄
膜からなるパターン８０６、８０７を設ける。次に、こ
れら全体をシリコン酸化膜等のゲート絶縁膜８０８で被
覆し、この上に金属、透明導電膜、不純物を添加した多
結晶シリコン薄膜から成るゲート電極８０９、８１０を
形成する（図８（ａ）参照）。

【００２２】続いて、Ｎｃｈトランジスタ部にリンをイ
オン注入により２×１０¹⁴ｃｍ^-2程度添加して、Ｎｃｈ
トランジスタのゲート電極８０９と自己整合的にソース
領域及びドレイン領域を形成する。同様に、Ｐｃｈトラ
ンジスタ部にはボロンを２×１０¹⁴ｃｍ^-2程度イオン注
入して、Ｐｃｈトランジスタのゲート電極８１０と自己
整合的にソース領域及びドレイン領域を形成する。この
時、ソース領域、及びドレイン領域の不純物濃度は、Ｎ
ｃｈトランジスタ部、Ｐｃｈトランジスタ部共に、膜厚
の厚いパッド部８０２、８０３、８０４、８０５で、例
えば１×１０²⁰ｃｍ^-3程度、膜厚の薄い部分８１１、８
１２、８１３、８１４で、例えば１×１０¹⁹ｃｍ^-3程度
となっている。また、この時、ゲート電極８０９、８１
０にカバーされて不純物が添加されなかった領域は各々
チャネル領域８１５、８１６となる（図８（ｃ）参
照）。

【００２３】後は通常の工程に従って、シリコン酸化膜
から成る層間絶縁膜８１７、コンタクト・ホール８１
８、金属、透明導電膜等から成るソース電極８１９、同
じくドレイン電極８２０をそれぞれソース領域、ドレイ
ン領域に接続して、Ｎｃｈ薄膜トランジスタ及びＰｃｈ
薄膜トランジスタを用いたＣＭＯＳが完成する（図８
（ｃ）参照）。

【００２４】（参考例４） 図９はＮｃｈ薄膜トランジスタを用いて、ＣＭＯＳを実
現する為の工程を示す工程断面図の一例である。絶縁基
板９０１上に多結晶シリコン等のシリコン薄膜を１００
０オングストローム程度堆積し、これを選択的にエッチ
ングして、Ｎｃｈトランジスタ部のパッド９０２及び９
０３、及びＰｃｈトランジスタ部のパッド９０４及び９
０５を形成する。続いて、Ｎｃｈトランジスタ部のパッ
ド９０２及び９０３にリンを１×１０１５ｃｍ−２程度
イオン注入する。Ｎｃｈトランジスタ部のパッド９０２
と９０３、Ｐｃｈトランジスタ部のパッド９０４ト９０
５各々に対し、パッドの上側に接して、且つパッド同志
を結ぶ様に２００オングストローム程度の多結晶シリコ
ン等のシリコン薄膜からなるパターン９０６、９０７を
設ける。次に、これら全体をシリコン酸化膜等の絶縁膜
から成るゲート絶縁膜９０８で被覆し、この上に金属、
透明導電膜、不純物を添加した多結晶シリコン膜等から
成るゲート電極９０９、９１０を形成する（図９（ａ）
参照）。

【００２５】続いて、Ｎｃｈトランジスタ部にリンをイ
オン注入により２×１０¹⁴ｃｍ^-2程度添加して、Ｎｃｈ
トランジスタ部のゲート電極９０９と自己整合的にソー
ス領域及びドレイン領域を形成する。同様に、Ｐｃｈト
ランジスタ部にはボロンを１×１０¹⁵ｃｍ^-2程度イオン
注入して、Ｐｃｈトランジスタ部のゲート電極９１０と
自己整合的にソース領域９１１及びドレイン領域９１２
を１回の工程で形成する。このとき、Ｎｃｈトランジス
タのソース領域、及びドレイン領域の不純物濃度は、膜
厚の厚いパッド部９０２、９０３で例えば１×１０²⁰ｃ
ｍ^-3程度、膜厚の薄い部分９１３、９１４で例えば１×
１０¹⁹ｃｍ^-3程度となっている。また、この時ゲート電
極９０９、９１０にカバーされて不純物が添加されなか
った領域は各々チャネル領域９１５、９１６となる（図
９（ｂ）参照）。

【００２６】後は通常の工程に従って、層間絶縁膜９１
７、コンタクト・ホール９１８を形成し、ソース電極９
１９、ドレイン電極９２０をそれぞれソース領域、ドレ
イン領域に接続してＮｃｈ薄膜トランジスタを用いたＣ
ＭＯＳが完成する（図９（ｃ）参照）。

【００２７】続いて、本発明の実施例を説明する。図１
０および図１１は、本発明によるＮｃｈ薄膜トランジス
タを用いてＣＭＯＳを構成するための別の工程を示す断
面図である。絶縁基板１００１上に、ｎ型のシリコン薄
膜をたとえば１０００〜２０００オングストローム程度
堆積し、選択的にエッチングして、Ｎｃｈトランジスタ
部のパッド１００２及び１００３を形成する（図１０
（ａ）参照）。続いて、Ｎｃｈトランジスタ部のパッド
１００２及び１００３の上側に接して、かつパッド同士
を結ぶように２５０オングストローム程度のシリコン薄
膜（真性）のパターン１００４を設け、かつＰｃｈトラ
ンジスタ部にも同様のパターン１００５を設ける（図１
０（ｂ）参照）。続いて、酸化シリコン等からなるゲー
ト絶縁膜１００６を全面に１５００オングストローム程
度で形成し、ゲート電極１００７、１００８を設ける
（図１０（ｃ）参照）。

【００２８】続いて、レジスト膜１００９によりＮｃｈ
トランジスタ部をマスクし、ボロンを１×１０¹⁵ｃｍ^-2
程度イオン注入して、Ｐｃｈトランジスタ部のシリコン
薄膜によるパターン１００５のソース領域とドレイン領
域を自己整合的にＰ型にする（図１１（ａ）参照）。続
いて、レジスト膜１００９を除去し、別のレジスト膜１
０１０でＰｃｈトランジスタ部をマスクし、リンを１×
１０¹⁴ｃｍ^-2程度イオン注入して、Ｎｃｈトランジスタ
部のシリコン薄膜によるパターン１００４のソース領域
とドレイン領域を自己整合的にＮ型にする（図１１
（ｂ）参照）。そして、レジスト膜１０１０を除去し、
酸化シリコン等の層間絶縁膜１０１１を５０００オング
ストローム程度形成し、コンタクトホール１０１２を形
成し、さらにソース電極１０１３、１０１４とドレイン
電極１０１５、１０１６を形成することで完成する（図
１１（ｃ）参照）。

【００２９】以上、本発明による薄膜トランジスタを実
現する為の工程を幾つか説明したが、ここで説明した以
外に例えば材料やプロセス等が変わっても、パッド部の
膜厚が他のソース領域、及びドレイン領域の膜厚より厚
く、またパッド部の少なくても一部分の不純物濃度が高
ければ本発明の趣旨を逸脱しない。バッド部への不純物
の添加はいずれの場合もゲート電極形成前に行っている
が、たとえば光露光技術等を用いてゲート電極形成後に
パッド部へ選択的に不純物を添加しても本発明の趣旨を
逸しない。

【００３０】

【発明の効果】本発明を用いることにより、ソース電極
とソース領域及びドレイン電極とドレイン領域の接続に
於て、その信頼性を劣化させる事となく、またオン電流
も低減させることのないセルフ・アライン型薄膜トラン
ジスタが得られる。これにより、寄生容量が少なく、即
ち高速動作の可能な薄膜トランジスタを提供することが
可能となった。

【図面の簡単な説明】

【図１】従来型薄膜トランジスタの構造の一例を示す断
面図である。

【図２】従来のセルフ・アライン型薄膜トランジスタの
製造方法の一例を示す工程断面図である。

【図３】従来の薄膜トランジスタのオン電流と、チャネ
ル部を構成するシリコン薄膜の膜厚との関係を示すグラ
フである。

【図４】従来のパッド付きセルフ・アライン型薄膜トラ
ンジスタの製造方法の一例を示す工程断面図で有る。

【図５】参考例にかかるパッド付きセルフ・アライン型
薄膜トランジスタの構造の一例を示す断面図である。

【図６】参考例にかかるパッド付きセルフ・アライン型
Ｎｃｈ薄膜トランジスタの製造方法を示す工程断面図で
ある。

【図７】参考例にかかる本発明によるパッド付きセルフ
・アライン型Ｐｃｈ薄膜トランジスタの製造方法を示す
工程断面図である。

【図８】参考例にかかるパッド付きセルフ・アライン型
薄膜トランジスタを用いてＣＭＯＳを形成した時の製造
方法を示す工程断面図である。

【図９】参考例にかかるパッド付きセルフ・アライン型
Ｎｃｈ薄膜トランジスタを用いてＣＭＯＳを形成した時
の製造方法を示す工程断面図である。

【図１０】本発明によるパッド付きセルフ・アラインＮ
ｃｈ薄膜トランジスタと、通常のセルフアラインＰｃｈ
薄膜トランジスタを用いてＣＭＯＳを形成した時の製造
方法（前半）の実施例を示す工程別断面図である。

【図１１】本発明によるパッド付きセルフ・アラインＮ
ｃｈ薄膜トランジスタと、通常のセルフアラインＰｃｈ
薄膜トランジスタを用いてＣＭＯＳを形成した時の製造
方法（後半）の実施例を示す工程別断面図である。

【符号の説明】

１０１、２０１、４０１、５０１、６０１、７０１、８
０１、９０１、１００１、
…基板 ４０２、４０３、５０２、５０３、６０２、６０３、７
０２、７０３、８０２、８０３、８０４、８０５、９０
２、９０３、９０４、９０５、１００２、１０ ０３、

…パッド ２０２、４０４、６０４、７０４、８０６、８０７、９
０６、９０７、１００４、１００５、
…シリコン薄膜 １０２、２０５、４０７、９１１、
…ソース領域 １０３、２０６、４０８、９１２、
…ドレイン領域 １０４、２０７、４０９、５０８、６０９、７０９、８
１５、８１６、９１５、９１６、
…チャネル領域 １０５、２０３、４０５、５０４、６０５、７０５、８
０８、９０８、１００６、
…ゲート絶縁膜 １０６、２０４、４０６、５０５、６０６、７０６、８
０９、８１０、９０９、９１０、１００７、１００８、
…ゲート電極 １０７、２０８、４１０、５０９、６１０、７１０、８
１７、９１７、１０１１、
…層間絶縁膜 １１０、２０９、４１１、５１２、６１１、７１１、８
１８、９１８、１０１２、
…コンタクト・ホール１０８、２１
０、４１２、５１０、６１２、７１２、８１９、９１
９、１０１３、１０１４、
…ソース電極 １０９、２１１、４１３、５１１、６１３、７１３、８
２０、９２０、１０１５、１０１６、
…ドレイン電極 ５０６、５０７、６０７、６０８、７０７、７０８、８
１１、８１２、８１３、８１４、９１３、９１４、
…ソース、及 び ドレインの一部を構成する不純物が添加さ
れたシリコン薄膜の領域１００９、１０１０、
…レジストパターン

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/8238 H01L 27/08 331 H01L 27/092

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基板上にＮチャネル薄膜トランジスタとＰ
   チャネル薄膜トランジスタが形成されたＣＭＯＳ構造の
   薄膜トランジスタの製造方法において、 前記基板上に前記Ｎチャネル薄膜トランジスタのソース
   となる第１領域と前記Ｎチャネル薄膜トランジスタのド
   レインとなる第２領域とを第１半導体膜によって形成す
   る工程と、 前記第１領域と前記第２領域との間に前記第１半導体膜
   よりも薄い膜厚の前記第２半導体膜を形成するととも
   に、前記基板上に前記Ｐチャネル薄膜トランジスタのソ
   ース、ドレイン及びチャネルとなる第３領域を前記第２
   半導体膜によって形成する工程と、 前記第１半導体膜と前記第２半導体膜との上に絶縁膜を
   形成する工程と、 前記絶縁膜の上に前記Ｎチャネル薄膜トランジスタのゲ
   ート電極と前記Ｐチャネル薄膜トランジスタのゲート電
   極とを形成する工程と、 前記Ｐチャネル薄膜トランジスタの前記ゲート電極をマ
   スクとして、前記第３領域の一部に不純物を添加し、前
   記Ｐチャネル薄膜トランジスタのソース、ドレイン及び
   チャネルを形成する工程と、 前記Ｎチャネル薄膜トランジスタのゲート電極をマスク
   として、前記第１半導体膜と前記第２半導体膜の一部に
   不純物を添加する工程とを有し、 前記Ｎチャネル薄膜トランジスタの前記第２半導体膜の
   前記一部の不純物濃度は、前記第２半導体膜のチャネル
   となる領域の不純物濃度よりも高く、前記第１領域及び
   第２領域の不純物濃度は前記第２半導体膜の前記一部の
   不純物濃度よりも高いことを特徴とする薄膜トランジス
   タの製造方法。