KR0141517B1

KR0141517B1 - 개량된 단일 이벤트 업셋 비율 감소회로를 갖고 있는 메모리 셀

Info

Publication number: KR0141517B1
Application number: KR1019890012940A
Authority: KR
Inventors: 지 더블유 브레이크 테런스; 더블유 휴스톤 씨어도르
Original assignee: 엔 라이스 머레트; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1988-09-07
Filing date: 1989-09-06
Publication date: 1998-07-15
Also published as: EP0357982A3; DE68921394T2; JP2756316B2; KR900005462A; JPH02210691A; EP0357982A2; EP0357982B1; DE68921394D1

Abstract

내용없음

Description

개량된 단일 이벤트 업셋 비율 감소 회로를 갖고 있는 메모리 셀

제1a도는 CMOS 인버터의 단면도.

제1b도는 종래의 CMOS 정적 메모리 셀을 도시한 개략적인 도면.

제2a도는 SEU를 발생시키기 위해 요구되는 임계 전하의 증가에 기초하여 정적 메모리 셀 내의 SEU에 대한 경화 구조를 도시한 개략적인 도면.

제2b도 및 제2c도는 정적 메모리 셀 내의 SEU에 대한 종래 기술의 경화 구조를 도시한 도면.

제3a도는 본 발명의 양호한 제1 실시예를 도시한 개략도면.

제3b도는 본 발명의 양호한 제2 실시예를 도시한 개략도면.

제3c도는 본 발명의 양호한 제3 실시예를 도시한 개략도면

제3d도는 본 발명의 양호한 제4 실시예를 도시한 개략도면.

제3e도는 본 발명의 양호한 제5 실시예를 도시한 개략도면.

제3f도는 본 발명의 양호한 제6 실시예를 도시한 개략도면.

제4a도는 본 발명의 양호한 제7 실시예를 도시한 개략도면.

제4b도는 본 발명의 양호한 제8 실시예를 도시한 개략도면.

제4c도는 제4b도의 회로를 구성할 수 있게 하기 위해 사용된 다수의 중첩 사진 석판 마스크 부분의 상대 부분의 도면.

제4d도는 본 발명의 양호한 제10 실시예를 도시한 개략도면.

제5a도는 본 발명의 양호한 제11 실시예를 도시한 개략도면.

제5b도는 본 발명의 양호한 제12 실시예를 도시한 개략도면.

제6a도는 트랜지스터(22)의 게이트 다이오드 구조물의 평면도.

제6b도는 농후하게 도프된 n-형 영역 n+를 도시한 트랜지스터(22 및 24) 의 단면도.

제7도는 본 발명의 양호한 제 13 실시예를 도시한 도면.

제8도는 다수의 사진 석판 마스크 중첩 부분을 도시한 도면.

제9a도는 절연체(54) 구조물 상의 실리콘(52)를 도시한 트랜지스터 구조물의 단면도.

제9b도는 에칭 메사를 도시한 트랜지스터 구조물의 단면도.

제9c도-제9e도 트랜지스터 구조물의 부수적인 단면도.

제10a도는 본 발명의 양호한 제14 실시예를 도시한 개략 도면.

제10b도는 본 발명의 양호흔 제15 실시예를 도시한 개략 도면.

제10c도는 본 발명의 양호흔 제16 실시예를 도시한 개략 도면.

제11도는 중첩 사진 석판 마스크 부분을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

2: 메모리 셀 4,5: CMOS 인버터

6,8,10,12,30: 트랜지스터 14,16: N-채널 통과 트랜지스터

18,20: 저항기 2: 캐패시터

22,24,30p,32p: p-채널 트랜지스터

22n,24n: n-채널 트랜지스터

40: 게이트 영역 42: 띠

44: 해자영역 52: 실리콘

54: 절연체 50: 산화물층

58: 폴리실리콘 게이트

가벼운 에러(soft error) 또는 단일 이벤트 업셋(SEU)에 대한 집적회로 메모리의 민감도(susceptability)는 특히 공간에 관계되는 것이다. E.G Muller, M.S. Gussenhower, K.A. Lynch 및 D.H. Brenteger에 의한 IEEE Trans, Nuclear Science NS-34, pp. 1251-1255 (1987)의 DMSP 양 데이타: 현상을 야기하는 업셋의 공간 측정 및 맵핑(DMSP Dosimetry Data: A Space Measurement and Mapping of Upset Causing Phenomena), 및 H.T. Weaver 등에 의한 IEEE Trans. Nuclear Science, NS-34, pp. 1281-1286 (1987)의 SRAM 내의 SEU 메카니즘의 기본 연구에서 유도된 SEU 내성 메모리 셀(An SEU Tolerant Memory Cell Derived from Fundamental Studies of SEU Mechanism in SRAM)을 참조하라.

간단한 에러 또는 단일 이벤트 업셋은 전형적인 메모리와 같은 집적회로를 통해 입자가 통과할 때, 단일 에너지 입자(energetic particle)에 의해 발생되고, 그 경로를 따라 발생되는 전자-전공(electronhole) 쌍에 의해 야기된다. 에너지 입자가 메모리 셀의 임계 체적(critical volume)내에서 임계 전하를 발생시키면, 그 때 메모리의 논리 상태는 업셋된다.

정의로서의 이 임계 전하는 메모리 셀의 논리 상태를 변화시키기 위해 요구되는 최소 전하(electrical charge)이다. 이 임계 전하는 또한 우주선(cosmicray)으로부터 직접적인 이온화(ionization)를 통해 메모리에 진입할 수 있다.

T.C. May 및 M.H. Woods에 의한 IEEE Transe. Electronic Devices, ED-26, p.2(1979)의 동적 메모리 내에서 가벼운 에러가 유도된 알파 입자(Alpha Particle Induced Soft Errors in Dynamic Memories), 및 J.C. Pickel, J.T. Blaudfood, Jr에 의한 IEEE Trans. Nuclear Science, Vol. NS-28, pp. 3962-3967(1981)의 CMOS RAM 우주선-유도된 업셋 비율을 해석(CMOS RAM Cosmic Ray-Induced Error Rate Analysis)를 참조하라.

선택적으로, 임계 전하는 알파 입자[헬륨 핵(helium nuclei)]로부터 발생될 수 있다. 제1도 내에 도시될 수 있는 SEU 한 예로서 CMOS 인버터의 단면도가 도시되어 있다. 알파 입자 p가 p-채널 MOS 트랜지스터 pch내의 대부분의 반도체 물질과 충돌할 때, 그것은 각각 양(+) 및 음(-) 표시로서 도시된 전자-정공 쌍을 발생시킨다.

n-채널 트랜지스터 Nch가 온(on)이고 p-채널 트랜지스터 pch가 오프(off)라 가정하면,드레인 D에 모이는 (드레인 D로 향하는 화살표 참조) 정공 (+ 부호로 표시됨)은 논리 로우(low)로부터 논리(high)로 출력 OUT에서의 전압을 변화시킬 수 있다. (-) 부호로 표시되는 전자는 회로 공급 전압 Vcc로 확산한다. 트랜지스터 Nch 상에 충돌하는 에너지 입자를 발생시키는 전하는 그라운드(ground)를 행해 드리프트(dirft)하는 양전하, 및 출력 OUT에 모이는 음전하로써 반대 효과를 가져서 인버터의 논리 상태를 인버터의 n-채널 트랜지스터 오프 및 p-채널 트랜지스터 온으로 변화시킬 수 있다.

또한, 배경은 정적 등속 호출 메모리(SRAM)에 전형적으로 사용되는 종래의 CMOS(상보 금속 산화물 반도체) 정적 메모리 셀의 개략적인 도면을 도시한 제1b도에 관하여 더듬어 간다. [금속 산화물 반도체란 어구에 사용되는 금속이란 용어가 또한 다결정(polycrystalline) 반도체 물질을 에워싸는 반도체 및 관련 기술로 해석된다는 것을 알 수 있다.]

메모리 셀(2)는 교차-결합 (cross-coupled) 인버터 실현의 공지된 방법에 따라 구성되어 CMOS 인버터가 메모리 셀(2) 내에 사용된다. 메모리 셀(2) 내의 제1 CMOS 인버터(4)는 전압 Vcc와 그라운드 사이에 직렬로 접속된 소오스-드레인 경로를 갖고 있고 그들을 결합한 게이트를 갖고 있는 p-채널 트랜지스터(6) 및 n-채널 트랜지스터(8)로 구성되어 있다. 이와 마찬가지로, 메모리 셀(2) 내의 제2 CMOS 인버터(5)는 Vcc와 그라운드 사이에 직렬로 접속된 소오스-드레인 경로를 갖고 있고 또한 게이트에 고통된 p-채널 트랜지스터(10) 및 n-채널 트랜지스터(12)로 구성되어 있다.

교차-결합은 트랜지스터(10 및 12)의 드레인(제1b도의 노드 S1)에 접속된 트랜지스터(6 및 8)의 게이트, 및 트랜지스터(6 및 8)의 드레인 (제1b도의 노드 S2)에 접속된 트랜지스터(10 및 12)의 게이트에 의해 달성된다. N-채널 통과(oass) 트랜지스터(14)는 노드 S2와 제 1비트(bit)라인 BL 사이에 접속된 소오스-드레인 경로를 갖고 있고 워드(word) 라인 WL에 접속된 게이트를 갖고 있다.

이와 마찬가지로, N-채널 통과 트랜지스터(16)은 노드 S1과 제2 비트 라인 BL_사이에 접속된 소오스-드레인 경로를 갖고 있고 워드 라인 WL에 또한 접속된 게이트를 갖고 있다. 엔에이블(enable)되는 경우에 통과 트랜지스터(14, 16)은 비트라인 BL 및 BL_ 각각으로 부터 메모리 셀(2) 내외로 데이타를 통과시킨다. 비트 라인 BL 및 BL_는 메모리 셀(2) 내외로 데이타를 이송시킨다.

통과 트랜지스터(14, 16)은 SRAM 내의 열 어드레스(row address) 기능인 워드 라인 WL에 의해 엔에이블된다. 열 어드레스는 n개의 워드라인 중 1개의 워드 라인이 엔에이블되도록 SRAM 내의 열 디코더(decoder)에 의해 디코드되는데, 여기에서 n은 메모리 내의 메모리 셀의 열의 수이고 메모리 밀도 및 구조물의 기능이다.

동작시에, 노드 S1 및 S2의 전압은 메모리 셀(2) 내의 CMOS 인버터(4,5)의 교차-결합성에 따라 다른 것과 논리적으로 보수(complement)인 것이 필수적이다. 워드 라인WL이 열 디코더에 접속된 어드레스 버퍼(도시하지 않음)에 대한 어드레스 입력에서 수신되는 열 어드레스에 따라, 열 데코더(도시하지 않음)에 의해 활성화될 때, 통과 트랜지스터(14 및 16)은 턴온되며 비트 라인 BL_ 및 BL에 노드 S1 및 S2 가 각각 결합된다.

따라서, 워드 라인 WL이 하이(high)일 때, 메모리 셀(2)의 상태는 BL 및 BL_ 상에 상이한 전압을 설정할 수 있다. 선택적으로, BL 및 BL_상에 전압을 가하는 주변 회로는 메모리 셀(2)의 상태를 변경한다. 제1b도에 도시된 트랜지스터의 크기는 패스 트랜지스터(14 및 16) 이 워드 라인 WL에 의해 턴온될 때, 노드 S2에 관한 비트 라인 BL에서의 저전압이 노드 S2를 논리 로우 레벨로 상이하게 하고, 노드 S1에 관한 비트라인 BL_에서의 저전압이 노드 S1을 논리 로우 레벨로 상이하게 하도록 일반적으로 선택된다. 그러나, 제1도에 도시된 트랜지스터의 크기는 또한 트랜지스터(14 및 16)이 온될 대, 노드 S2에 관한 비트 라인 BL에서의 고전압이 노드 S2를 하이로 상이하게 하지 않고 또한 노드 S1에 관한 비트 라인BL_에서의 고전압이 노드 S1을 하이로 상이하게 하지 않도록 선택된다.

그러므로, 메모리 셀(2) 내로의 기입은 원하는 비트 라인을 풀(pull)함으로써 달성되어 노드 S1 또는 노드 S2에서 셀(2)의 원하는 측면이 논리 로우이고, 이와 반대로, 셀(2)의 귀환 경로에 의해 셀(2)의 대향측이 논리 하이 상태로 되게 한다.

SEU에 대한 메모리 셀의 경화를 위한 한 방법은 소정 이벤트로써 발생되는 전하량을 감소시키는 것이다. 이것은 예를 들어 벌크(bulk) 물질 내의 콜렉션(collection) 깊이 보다 얇은 실리콘 막(film)을 사용함으로써 달성된다.

예를 들어, SOI(절연체 상의 실리콘) 장치 내와 같은 반도체 박막(thin film) 상에 발생되는 메모리 셀은, 절연체 내의 경로를 따라 이온화 전하가 반도체 내에서 발생되는 이온화 전하와 비교하여 모여지기 보다 재결합(recombine)될 것 같기 때문에, 실리콘과 같은 벌크 반도체 상에서 발생되는 메모리 셀 보다 SEU에 덜 민감하다.

업셉에 대한 메모리 셀의 민감도를 감소시키기 위한 다른 방법은 셀의 임계 전하를 증가시키는 것이다.

SEU를 발생시키기 위해 요구되는 임계 전하의 증가에 기초하여 정적 메모리 셀 내의 SEU에 대한 경화 구조가 제2a도의 개략적인 도면에 도시되어 있다. 도시된 바와 같이, 저항기918 및 20)은 인버터(4 및 5)의 교환-결합라인 내에 포함되어 있고 트랜지스터(6, 8, 10 및 12)의 게이트 캐패시턴스와 관련된 RC 시정수(time constant) 지연을 증가시킨다.

임계 체적 내의 에너지 입자 충돌(strike)의 초기 효과는 메모리 셀의 한 노드, 이를테면 S1의 전압을 변화시킨다. 전압에서의 이 변화가, 노드 S1의 초기 전압이 회복되기 전에 인버터(4 및 5)의 교차 결합을 통해 전달된다면 업셋이 발생한다. 증가된 RC 지연이 교차 결합을 통해 귀환 전달을 느리게 하고 초기에 영향을 받은 노드의 회복 시간을 보다 많이 허용한다. 그러나, RC 전달 지연의 이 증가는 또한 셀(2)의 기입 사이클(cycle) 시간을 느리게 한다.

판독 사이클 시간이 가장 임계이기 때문에, 정적 등속 호출 메모리(SRAM)내의 정적 메모리 셀의 기입 사이클은, 전형적으로 기입 사이클의 소정의 저속이 허용되도록 판독 사이클 보다 고속이다. 그러나, 작은 기하학(geometry)에 대한 메모리 셀의 스케일링(scaling)으로서, SEU 경화 셀의 기입 사이클의 속도는 임계가 된다.

인버터의 p-채널 트랜지스터(6 및 10)상의 충돌에 대해 보호하기 위해 앞에 인용하여 소개된 저항기 R1 및 R2인 위버(Weaver)는 위버 SEU 감소 구조를 도시한 제2b도의 개략적인 도면에 도시한 바와 같다. 그러나, 저항기(R3 및 R4) 또한 n-채널 트랜지스터(8 및 12) 상의 충돌에 대해 보호할 필요가 있어서 위버의 메모리 셀의 WRITE 속도를 제한한다. 그러므로, SEU 경화에 대한 이 저항을 이용한 방법은 더 이상 바람직하지 않다.

임계 전하 증가에 기초한 SEU에 대한 또 다른 경화구조는 인버터 드레인 상의 캐패시턴스를 증가시켜서 모인 소정의 전하량에 대해 노드 상에서 변화하는 전압을 감소시킨다. SEU에 대한 임계 전하의 증가에서 캐패시턴스의 유효성(effectiveness)은 2개의 인버터의 드레인들 사이에 캐패시턴스를 가짐으로써 증가되고 교차 결합으로, 제2c도에 도시된 바와 같은 동일한 인버터의 게이트와 드레인 사이와 동일한 캐패시턴스이다. 제2c도는 캐패시터(21)이 인버터 S1 및 S2의 트랜지스터 드레인의 양단에 접속된 것을 제외하고는 제1b도와 동일한 회로 구조를 도시하고 있다.

인버터의 게이트와 드레인 사이에 캐패시턴스를 가짐으로써, 캐패시턴스의 효과는 밀러(Miller) 캐패시턴스로 증가된다. 또한, 게이트로부터 드레인까지의 캐패시턴스로써, 드레인 전압의 변화는 회복 전류가 증가되도록 게이트 전압을 변화시킨다. 또한, 게이트 상에 증가된 캐패시턴스는 귀환 경로 내에서 RC 지연을 증가시켜서 SEU의 저항을 증가시키고 또한 기입을 저속으로 하나 교차-결합 내의 저항이 작아지면, 이 효과는 최소로 된다.

그러므로, 캐패시터(21)은 SEU 비율을 감소시킬 수 있다. 그러나, 두 제한 조건에 충족되어야 한다. 첫째, 캐패시터(21)은 작은 회로 기하학 요구조건에 충족시키기 위해 크기가 작아야 한다. 둘째, 캐패시터(21)의 캐패시턴스는 SEU 경화를 만족하게 하기 위해 소정 레벨에서 유지되어야 한다. 메모리 밀도의 레벨이 증가함에 따라 이제까지, 작은 회로 기하학적 제한 내에서 캐패시터의 증가에 대한 필요성이 증대되었다.

본 발명의 목적은 새롭고 개량된 메모리 셀을 제공하는 것이다.

본 발명의 다른 목적은 정적 등속 호출 메모리 내에 사용하기 위한 새롭고 개량된 메모리 셀을 제공하는 것이다.

본 발명의 또 다른 목적은 단일 이벤트 업셋에 대해 증가된 경화를 갖는 새롭고 개량된 메모리 셀을 제공하는 것이다.

본 발명의 특징 및 장점과 함게 본 발명의 이들 및 다른 목적을 응용한 참조 번호로 설명되는 첨부된 도면을 함께 읽을 때, 상세한 설명으로부터 명백하게 된다.

본 발명의 전술한 목적은 제1 장치의 출력이 제2 장치의 입력에 접속되고 제2 장치의 출력이 제1 장치 장치의 입력에 접속되도록 교차-결합돈 제1 장치 및 제2 장치로 구성된 메모리 셀로써 달성된다. 최소한 1개의 능동소자는 제1 장치 상에 에너지 입자 충돌에 대해 보호하기 위해 제1 및 제2 장치의 교차-결합에 접속된다. 이 장치는 또한 제2 장치 상에 충돌에 대해 보호하기 위해 메모리 셀내에 제공된다.

본 발명의 양호한 제1 실시예는 메모리 셀의 교차-결합으로 1쌍의 p-채널 트랜지스터[양호하게도, 메모리 셀 내의 공간에 꽉 맞고 보호하기 위한 금속 산화물 반도에(MOS) 트랜지스터]와 같은 능동 소자를 배치한다. 본 발명의 양호한 제1 실시예를 포함하는 집적 회로의 개략적인 도면이 제3a도에 도시되어 있다. 이 회로는 (그것이 벌크 반도체 물질 상에 구성될 수 있지만)절연체 본체(body) 상에 구성되어 있으므로 SOI 장치로서 분류될 수 있는 최적 SEU 경화에 대한 것이라는 것을 알게된다.

그러나, 벌크 실시예에서, 교차 결합 내의 최소 장치가 스택된 폴리실리콘(stacked polysilicon) 트랜지스터로써 행해지는 바와 같이, 벌크로부터 분리된다면 특정 이익이 달성된다. 제3a도는 p-채널 트랜지스터(22 및 24)가 한 인버터의 게이트를 다른 인버터의 드레인에 결합하는 관련 교차-결합 라인 양단에 접속되는 것을 제외하고는 제1b도에 도시된 바와 같은 동일한 회로 구조를 도시하고 있다.

트랜지스터(22)의 게이트는 트랜지스터(24)의 소오스/드레인에 접속되어 있고 트랜지스터(24)의 게이트는 트랜지스터(22)의 소오스/드레인에 접속되어 있다. 또한 저항기 R1은 노드 S1과 트랜지스터(12)의 드레인 사이에 접속되어 있다. 부수적으로, 저항기 R2는 노드 S2와 트랜지스터(8)의 드레인 사이에 접속된다.

제3a도의 회로의 동작 설명이 예로써 도시된다. 트랜지스터(22, 24)의 p-채널 특성은 소오스 전압에 대해 부성 게이트로써 콘덕턴스(conductance)를 증가시켜서 메모리 셀 내로의 기입에 대한 귀환 메카니즘은 상당히 느리지 않다. S1이 초기에 논리 하이이고 S2가 초기에 논리 로우인 경우에, 메모리 셀(2)내로 반대 논리를 기입하려고 할 때, 노드 S1은 먼저 논리 로우로 풀(pull) 되어야 한다.

이 논리 로우 전이(transition)는 양호한 턴온(turn on) 상태인 트랜지스터(22)를 통해 트랜지스터(6 및 8)의 공통 게이트로 전송된다. 그 다음, 노드 S2는 트랜지스터(6 및 8)의 게이트에서 저전압에 응답하여 초기의 논리 로우 상태로부터 논리 하이 상태로 변화한다.

그러나, 로우로부터 하이로의 논리 S2의 전이는 트랜지스터(24)를 통해 전송되고 트랜지스터(24)의 게이트는 이제 트랜지스터(24)를 보다 높은 도전 상태(논리 로우)로 되게 하는 전압 상태에 있다.

WRITE가 양호한 턴온 상태에서 트랜지스터(22 및 24)를 통해 달성되는 동안, 메모리 셀(2) 내에서 귀환을 유지하는 전압은 항상 트랜지스터(22 및 24)를 통해 결려 있어야 하고 그들 중 한 트랜지스터는 항상 보다 낮은 도전 상태(게이트 하이)에 있다는 것을 알아야 한다. 이 귀환은 증가 모드(enhancement mode) 트랜지스터 또는 공핍(depletion) 모드 트랜지스터가 트랜지스터(22 및 24)로서 사용될 수 있는 것을 의미하는 누설(leakage) 또는 부임계(subthreshold) 전류에 의해 선택적으로 유지될 수 있다.

트랜지스터(6 또는 10)이 인버터의 출력에서 논리 상태를 변화시키는 입자에 의해 충돌된다면, 메모리 셀(2)는 각각의 트랜지스터(22 및 24)보다 낮은 도전 상태인 경우에 트랜지스터(22 및 24)의 소오스와 드레인 사이의 저항성 경로에 의해 교차-결합으로 제공된 부가된 저항에 주로 기인하는 충돌로부터 회복될 수 있다. 부가된 저항의 효과는 RC 시정수 지연을 증가시키므로 전압 변화로 유도된 SEU의 역효과가 메모리 셀(2)를 통해 전달되기 전에 보다 많은 회복 시간을 허용한다.

저항기(R1 및 R2)는 각각의 n-채널 트랜지스터(8 및 12)상에 충분히 전하된 충돌로부터 노드 S2 및 S1에서 발생하는 전압 강하(current drop)량을 제한하도록 저항성 장벽(barrier)을 제공한다. 트랜지스터(22 및 24)에 의해 제공된 캐패시턴스 및 저항이 n-채널 트랜지스터(8, 12)상에 어느정도로 충돌함으로써 야기되는 SEU의 비율을 감소시키지만, 저항기(R1 및 R2)는 n-채널 트랜지스터(8 및 12)상의 충돌에 의한 저항기(R1 및 R2)없는 회로보다는 SEU에서 상당한 감소의 원인이 된다.

제3b도는 본 발명의 양호한 제2 실시예의 개략적인 도면을 도시하고 있다. 이 회로는 위치 및 번호표시(label)가 다른 것으로 교체된 트랜지스터(22 및 24)를 갖고 있는 제3a도에 도시한 동일한 회로로서 볼 수 있다. 제3a도에서 회로 동작의 설명은 트랜지스터 표시 22를 24로, 및 24를 22로 교체함으로써 제3b도의 회로 동작과 완전히 부합된다.

본 발명의 양호한 제3 실시예는 제3c도에 도시된 바와 같이 인버터(4) 입력에 트랜지스터(24)의 게이트를 접속한다.

본 발명의 양호한 제4 실시예가 제3d도의 개략적인 도면에 도시되어 있다. 제3d도는 통과 트랜지스터(14 및 16)이 제3a도 및 제3b도에 도시된 바와 같이 인버터의 p-채널 트랜지스터 드레인 대신에 인버터의 n-채널 트랜지스터의 드레인에 접속된 드레인/소오스를 갖고 있는 것을 제외하고는 제3b도와 동일하다. 선택적으로, n-채널 드레인 접속부는 제3a도에 도시된 회로와 부합될 수 있다.

이 실시예의 결과는(p-채널 드레인 접속부를 사용하는 경우 보다) READ 동작이 더 고속이나 (p-채널 드레인 접속부를 사용하는 경우보다) WRITE 동작이 더 저속이다.

본 발명의 양호한 제5 실시예가 제3e도의 개략적인 도면에 도시되어 있다. 이 도면은, p-채널 인버터 트랜지스터의 드레인에 접속된 한 측 상의 1개의 통과 트랜지스터의 드레인/소오스, 및 n-채널 인버터 트랜지스터의 드레인에 접속된 셀의 동일한 측 상의 다른 통과 트랜지스터의 드레인/소오스를 갖고 있는 셀의 각각의 측 상에 2개의 통과 트랜지스터를 갖고 있는 것을 제외하고는 제3b도와 유사하다. 이 실시예는 고속 READ 및 고속 WRITE 모두를 허용한다. 셀의 한 측 상의 통과 트랜지스터 모두는 READ 및 WRITE 모두를 위해 턴온될 수 있다.

선택적으로, 통과 트랜지스터를 턴온하는 분리 READ 및 WRITE 워드 라인이 사용될 수 있다. 상기의 모든 부가적인 경우는 또한 제3a도에 도시된 회로와 부합된다.

본 발명의 양호한 제6 실시예가 제3f도의 개략적인 도면에 도시되어 있다. 이 도면은, n-채널 트랜지스터(22n 및 24n)이 각각 p-채널 트랜지스터(22 및 24)를 교체한 것을 제외하고는 제3a도 도시된 것과 동일하다.

여기서, n-채널 트랜지스터(22n 및 24n)은 n-채널 트랜지스터(8 및 12)상의 충돌에 대하여 보호하고, 저항기 (R1 및 R2)는 p-채널 트랜지스터(6 및 10)상의 충돌에 대하여 보호한다. 이 회로는 WRITE가 로우 측을 하이로 풀함으로써 달성되는 경우에 최대의 이점을 갖는다.

본 발명의 양호한 제7 실시예가 제4a도의 개략적인 도면에 도시되어 있다. 제4a도는 n-채널 트랜지스터(30)이 부가되고 저항기 R2가 제거되는 것을 제외하고는 제3b도에 도시한 도면과 동일하다.

트랜지스터(30)의 게이트 트랜지스터(6 및 8)의 게이트와 공통이다.

부수적으로, n-채널 트랜지스터(32)는 부가되고, 저항기 R1은 제거된다. 트랜지스터(32)의 게이트는 트랜지스터(10 및 12)의 게이트와 공통이다. 단일 인버트(4 또는 5)내의 n-채널 트랜지스터 모두에 동시 충돌의 확률이 낮기 때문에, n-채널 장치 상의 에너지 입자 충돌에 의해 주로 야기되는 단일 이벤트 업셋으로부터의 보호가 증가된다.

제4b도는 본 발명의 양호한 제8 실시예의 개략적인 도면이다. 이 회로는 위치 및 번호 표시가 다른 것으로 교체된 트랜지스터(22 및 24)를 갖고 있는 제4a도에 도시된 통일한 회로로서 볼 수 있다. 제4a도에서 회로 동작의 설명은 트랜지스터 표시 22를 24로, 및 24를 22로 교체함으로써 제4b도의 회로 동작과 상당히 들어 맞는다.

제4a도에 도시된 본 발명의 양호한 제9 실시예에서, 트랜지스터(24)의 게이트는 트랜지스터(22)의 드레인/소오스 및 인버터(5)의 입력 모두에라기 보다 인버터(4)의 입력에 접속도리 수 있다.

제4a도 및 제4b도에 도시한 실시예에서, 또한 SEU의 가능성(likelihood)은 트랜지스터(30)으로부터 트랜지스터(8)을 공간적으로 분리시키고 트랜지스터(32)로부터 트랜지스터(10)을 공간적으로 분리시킴으로써 감소된다.

이것을 행하는 가능한 한 방법은 제4b도에 도시한 개략적인 회로도를 구성할 수 있도록 사용된 다수의 중첩 사진 석판 마스크 부분의 상대 위치를 도시한 제4c도에 도시되고 있다. 제4c도는 제4b도의 좌반부상의 소자의 위치를 도시하고 있다. 트랜지스터(22, 6, 8 및 30)의 공통 게이트는 점선으로 도시하였고, 트랜지스터 상태 위치들을 나타내는 트랜지스터들의 표시 또한 도시하였다.

트랜지스터(8 및 30)이 거의 직각(right angle)으로 1개의 다른 트랜지스터로부터 간격을 두고 떨어져 배치되었다는 것을 알아야 한다. 그러나, 이 설명은 단지 예를 들어 제공되었으므로, 이 트랜지스터들을 분리하고 도시한 회로들의 다른 소자를 배치하기 위한 여러가지의 다른 가능성이 존재한다.

본 발명의 양호한 제10 실시예가 제4d도에 도시되어 있다. 여기에서, n-채널 트랜지스터(22n 및 24n)은 교차-결합(cross-coupling)으로 접속되고 p-채널 트랜지스터(30p 및 32p)는 관련된 인버터의 p-채널 트랜지스터와 직렬로 접속된다. 이 제4b도에 도시한 도면은 n-채널의 경우이다.

본 발명의 양호한 제11 실시예를 포함하는 집적회로의 개략적인 도면이 제5a도에 도시되어 있다. 이 회로는(그것이 벌크 반도체 물질상에 구서될 수 있지만) 절연체 본체상에 구성되었으므로, 절연체상의 실리콘(SOI) 장치로서 분류될 수 없는 최적 SEU 경화에 대한 것이라는 것을 알아야 한다. 그러나, 벌크상에 구성된 경우, 거의 모든 이점은 교차결합된 장치가 벌크로부터 분리된 경우 얻어질 수 있다.

제5a도는 p-채널 트랜지스터(22 및 24)가 다른 트랜지스터의 드레인에 1개의 인버터의 게이트를 결합시키는 관련 교차-결합 양단에 접속된 것을 제외하고는 제1b와 동일한 개략적인 회로도를 도시하고 있다. 트랜지스터(22)의 본체는 노드 S2에 접속되고, 트랜지스터(24)의 본체은 노드 S1에 접속된다. 부가적으로, 트랜지스터(22)의 게이트는 트랜지스터(6)의 게이트와 공통이고 트랜지스터(24)의 게이트는 트랜지스터(10)의 게이트와 공통이다.

제5a도에서 회로 동작 설명을 예를 들어 도시하겠다. 캐패시터가 트랜지스터(22)의 게이트에 의해 형성된 1개의 플레이트, 및 노드 S2에 본체가 접속된 제2 플레이트를 포함한다는 것을 알아야 한다. 그러므로, 노드 S2에서 전하를 발생시키는 에너지 입자로 인해 노드 S2에서 전압 변화를 야기시키는 에너지 입자는 초기에 트랜지스터(22)의 게이트에서 변화량과 거의 동일하다.

이와 마찬가지로 트랜지스터(24)의 게이트는 트랜지스터(24)의 게이트에 의해 형성된 1개의 플레이트 및 노드 S1에 접속된 본체를 포함하는 제2 플레이트로 구성된 캐패시터내의 노드 S1에서의 에너지 입자-발생 전압 변화에 따라 유사한 방식으로 응답한다.

노드 S2에서의 전위차가 노드 S1에서의 전위차 보다 높고, 메모리 셀(2)가 2진수 1에 대응하는 논리 하이를 기억한다고 가정한다. 트랜지스터(6, 12 및 22)는 온상태이고, 트랜지스터(8, 10 및 24)는 오프 상태이다. 그러나, 트랜지스터(24)는 또한 이 상세한 설명으로 설명될 트랜지스터(24)의 구조로 제공되는 게이트 다이오드를 통해 인버터(4 와 5)들 사이의 귀환 경로를 제공할 수 있다.

트랜지스터(8)의 본체가 농후한 이온과 같은 임계-전하-발생 에너지 입자에 의해 충돌될 때, 노드 S2는 전압 강하를 개시한다. 용량성 결합을 통해, 이것은 노드 S3에서 정압 강하된다. 그러므로, 노드 S3에서 이 강하 전압에 응답하여, 트랜지스터(6)은 보다 강력하게 턴온되어, 노드 S2에서 전압을 상승시키고, 셀(2)에게 논리상태를 유지시킨다.

전하-발생 에너지 입자가 트랜지스터(10)의 본체에 충돌하면, 노드 S1의 전압이 상승한다. 그러나, 이것은 노드 S4에서 전압이 상승하도록 하고, 트랜지스터(12)가 보다 강력하게 턴온되도록 하므로, 셀(2)를 충돌로부터 회복하도록 한다. 이와 마찬가지로, 셀(2)가 노드 S2에서의 전압보다 노드 S1에서의 전압이 보다 높은 제로(0)을 기억한다고 가정하면, [트랜지스터(6, 12 및 22)가 오프이고 함께 트랜지스터(8, 10 및 24)들은 온임], 에너지 입자가 트랜지스터(12)의 본체에 충돌하는 경우, 노드 S1의 전압 강하를 개시한다.

이것은 트랜지스터(22)의 게이트 및 트랜지스터(24)의 노드 S1에서의 소오스/드레인에 의해 형성된 캐패시터의 노드 S4에서의 전압을 강하시킨다. 노드 S4에서의 전압강하에 응답하여, 트랜지스터(10)은 보다 강력하게 턴온되어 노드 S1에서의 전압을 상승시키므로, 셀(2)의 논리 상태를 유지시킨다. 트랜지스터(24)에서와 같이, 트랜지스터(22)는 또한 본 상세한 설명으로 설명될 수 있는 트랜지스터(22)의 구조에 의해 제공된 게이트 다이오드 구조 때문에 인버터(4 와 5) 사이의 귀환 경로를 제공할 수 있다.

트랜지스터트랜지스터(6)의 본체가 전하 발생 입자에 의해 충돌될 경우, 노드 S2에서 전압을 상승시킨다. 그러나 이것은노드 S3에서 전압을 상승시킨다. 그러므로, 트랜지스터(8)은 보다 강력하게 턴온되고, 노드 S2에서의 전하를 소멸시켜서 메모리 셀(2)를 충돌로부터 회복되게 한다.

트랜지스터(22 및 24)는 귀환 메카니즘이 플립(flip)된 상태에서 셀을 래치하기 전에 전하-발생 에너지 입자 충돌로 부터 회복되도록 메모리 셀(2)를 또한 엔에이블시키는 부가적인 RC 시정수 지연을 제공한다.

제5b도는 본 발명의 양호한 제12 실시예의 개략적인 면이다. 이 회로는, 트랜지스터(22)의 1개의 드레인/소오스가 인버터(4)의 공통 게이트에 접속되고, 다른 드레인/소오스가 인버터(5)의 공통 드레인에 접속되며, 트랜지스터(22)의 게이트가 인버터(4)의 공통 드레인에 접속되고, 트랜지스터(24)의 1개의 드레인/소오스가 인버터(5)의 공통 게이트에 접속되며, 그것의 다른 드레인/소오소가 인버터(4)의 공통 드레인에 접속되고, 트랜지스터(22)의 본체가 노드 S1에 접속되며, 트랜지스터(24)의 본체가 노드 S2에 접속되고, 트랜지스터(24)의 게이트가 인버터(5)의 공통 드레인에 접속되는 것을 제외하고는 제5a도에 도시한 도면과 동일하다.

제5b도에 도시한 회로의 동작을 예를들어 설명한다. 노드 S2가 노드 S1보다 높은 전위에 있고, 메모리 셀(2)가 2진수 1에 대응하는 논리 하이를 기억하고 있다고 가정한다.

트랜지스터(8 및 22)는 오프되고 트랜지스터(6)은 온된다. 트랜지스터(8)의 본체가 농후한 이온과 같은 에너지 입자에 의해 충돌될때, 노드 S2는 전압 강하를 개시한다. 용량성 결합은 노드 S3의 전압을 강하시킨다.

그러므로, 트랜지스터(6)은 매우 강력하게 턴온된다. 그래서 노드 S2는 전압을 상승시켜 메모리 셀(2)가 충돌로부터 회복되게 한다. 트랜지스터(10)의 본체가 전하 발생 에너지 입자에 의해 충돌된 경우, 노드 S1은 전압을 상승시킨다. 이에 따라 트랜지스터(12)를 강력하게 턴온시키는 노드 S4의 전압 상승을 발생시킨다.

그러므로, 셀(2)는 충돌로 부터 회복할 수 있다. 이와 마찬가지로, 셀(2)가 S2보다 높은 전압에서 S1_로 논리 로우를 기억시킨다고 가정하면 [트랜지스터(6, 12, 및 24) 오프와 더불어 트랜지스터(8, 10 및 22) 온], 임계 전하 발생 에너지 입자가 트랜지스터(12)의 본체에 충돌하는 경우에, 노드 S1은 전압 강하된다. 노드 S1이 충분히 낮게 전압 강하하면, 트랜지스터(24)가 턴온되어 트랜지스터(10)을 보다 강력하게 턴돈시킨다.

그러므로, 노드 S1에서의 전압이 상승하고 셀(2)가 회복될 수 있다. 트랜지스터(6)의 본체가 전하 발생 에너지 입자에 의해 충돌되면, 노드 S2는 이에 응답하여 노드 S3을 전압 상승시키는 전압을 야기시킨다. 이것은 트랜지스터(8)을 보다 강력하게 턴온시키고 노드(92)에 부가된 전하를 소멸시킨다. 그러므로, 셀(2)는 충돌로부터 회복된다.

제5a도에 회로에 관하여, 트랜지스터(22 및 24)는 부가적인 RC 지연을 제공하고 귀환 경로는 제5a도와 관련하여 전술하였다.

제5a도 및 제5b도에 도시된 회로 모두는 메모리 기입 사이클을 실질적으로 저속하지 않고 감소된 SEU를 제공한다는 것을 알 수 있다. 부수적으로, 상당히 높은 캐패시턴스는 채널이 제5a도 및 제5b도의 트랜지스터(22 또는 24)에서 반전되거나 누산되는지의 여부로 SEU 보호하기 위해 존재한다.

트랜지스터(22)의 게이트 다이오드 구조물이 이 구조물의 평면도를 도시한 제6a도에 도시되어 있다. 트랜지스터(22)의 게이트 G (점선으로 도시됨)는 폴리실리콘(또는 금속)으로 형성되고 트랜지스터(6 및 8)의 게이트에 공통이다. p+형 및n+형 반도체 영역은 각각 p+ 및 n+로 표시된다. 소오스 모두가 각각의 전위차를 표시하도록 트랜지스터(6)의 소오스는 Vcc로 표시되고 트랜지스터(8)의 소오스는 Vss로 표시된다.

트랜지스터(22)의 소오스/드레인 영역은 S/D로 표시된다. 트랜지스터(22)가 온(게이트 전압 로우)일때, 그것은 전형적인 전계 효과 트랜지스터로서 작용한다. RMJ나 트랜지스터(22)가 오프일때(게이트 전압 하이), 그것은 메모리 셀의 교차-결합된 인버터 구조물에서 전압을 유지시키기 위해 게이트 다이오드로서 작용한다.

그러므로, 게이트 G 아래의 p+ 반도체 영역 p+로부터 n+ 반도체 영역 n+까지의 귀환 경로가 주로 다이오드 기능으로서 제공된다. (제5a도에 도시된 노드 S2와 같은) 공통 노드를 형성하기 위하여, 인접한 n+ 및 p+ 영역은 규화물로 접속된다. 제5a도에 관하여, 트랜지스터(24)의 구조물은 트랜지스터(22)와 유사하고 트랜지스터(6)을 (10)으로, 트랜지스터(22)를 (24)로, 그리고 트랜지스터(8)을 (12)로 다시 표시함으로써 볼 수 있다.

제6b도는 인접하여 농후하게 도프된 p+ 영역 p+ [억셉터(acceptor)의 많은 집중]로 규화된 무겁게 도프된 n-형 영역 n+[도너(donor)의 많은 집중]를 도시한 트랜지스터(22 및 24)의 단면도이다. 또한 본체 영역 n- 및 p+로 표시된 소오스/드레인 영역을 도시하고 있다. p-n 다이오드 D는 소오스/드레인 영역 p+ 및 해자(moat) 여역 n으로 구성되는 바와 같이 형성된다.

그러므로, 다이오드 D의 캐소드가 상당히 저전압일 때, 전류는 영역 p+로부터 인접한 n+ 규화 영역 및 p+ 영역으로 통과한다. 그러므로, 예를 들어, 제5a도 참조하여, 노드 S2에서 논리 로우 전압은 노드 S3이 하이일자라도 노드 S4를 로우 한다.

본체 접촉부 B(게이트, 소오스 및 드레인 트랜지스터 외부의 기판 부분에 관한 본체)가 제5a도, 제5b도에 도시되어 있고, 트랜지스터(22 및 24)의 대향 소오스/드레인 영역 상에 배치되어 있다. 이 변화는 여분의 캐패시턴스 장점을 주지만, 다이오드 동작은 트랜지스터(22 또는 24)가 오프일 때 교차-결합 경로를 유지하지 않는다.

제6a도의 실시예 보다 약간 나은SEU 보호를 갖는 메모리 셀의 속도를 증가시키는 본 발명의 양호한 제 13 실시예가 제7도에 도시되어 잇다. 이 도면은 인접한 n+ 및 p+ 영역이 트랜지스터(22)의 소오스/드레인 여역 모두에 부가되는 것을 제외하고는 제6a도와 동일하다. 이와 마찬가지로, 인접한 n+ 및 p+ 영역은 제5a 및 제5b의 트랜지스터(24)의 소오스/드레인 영역 모두에 부과될 수 있다.

제8도의 레이아웃은 메모리 셀(2)의 물리적 레이아웃 및 그와 관련된 소자의 예를 도시하도록 다수의 사진 석판 마스크 부분의 중첩부를 도시하고 있다. 그러므로, 제8도는 제5a도에 도시된 것과 관련된 이 마스크 부분을 도시하고 있다. 비트 라인 BL 및 BL_위치는 트랜지스터(14 및 16)의 각각에 S/D로 표시된 2개의 소오스/드레인 영역들 중 1개의 영역에 인접한다.

트랜지스터(14 및 16)의 공통 게이트 위치는 표시된 워드 라인 WL을 도시하고 있다. 다른 선택된 게이트 위치는 G로 표시된다. 트랜지스터(8 및 10)의 위치는 (이 위치의 제5a도에서 전압 Vss에 해당하는) Vss로 표시된 접촉 영역 주위에서 표시되고 트랜지스터(6 및 10)의 위치는(이 위치의 제5a도에서 전압 Vcc에 해당하는) 접촉 영역 Vcc 주위에서 표시된다.

p-형 반도체 영역은 사선으로 표시된다. 트랜지스터(22 및 24)의 위치는 각각의 n으로 표시된 p-형 영역 및 인접한 n-형 영역을 포함하고 있는 것을 도시하고 있다. 바둑판 무늬(checkered) 영역은 노드 S3 및 S4에 대한 규화물과 같은 국부 상호접속부로 접속된 영역의 위치를 도시하고 있다.

트랜지스터(22 및 24)는 p-채널 트랜지스터를 증진시킬 수 있다. 그러므로, 메모리 셀을 형성하는 경우에 이 형성에 요구되는 부수적인 공정 또는 마스크 스텝이 없고 아직 높은 저항이 그 채널 내에 존재한다. 이 형태는 SEU에 대한 한층 경화된 메모리 셀을 생산하게 된다.

다음 설명을 읽은 후, 본 분야에 숙련된 기술자는, 어닐링(annealing) 스텝 및 다른 여러 가지를 생략한 예를 들어 제6a도에 도시된 것과 같은 트랜지스터(22 및 24)생산에 대한 가능한 제조 공정의 간단한 개관이 이 형성의 여러가지 단계 동안 트랜지스터 구조물의 단면도를 도시한 제9a도 내지 제9e도에 관해 설명되어 있는 것을 명백히 알 수 있다. 제9a도에 도시된 바와 같은 절연체(54) (즉, 실리콘 이산화물) 구조물 상의 실리콘(52)로 시작하여, 메사는 제9b도에 도시된 바와 같이 에칭된다. 광 도너 n-가 이제 주입된다(화살표로 도시됨). 다음, 산화물층(56)이 성장된다.

그 다음, 폴리실리콘 게이트(58)이 [산화물층(56)을 따라] 피착되고 패턴화되며, 농후한 마스크 도너 주입(화살표로 표시된 주입 아래의 n+ 영역 참조)이 뒤따르고 그 다음 2개의 소오스/드레인 영역(화살표로 표시된 주입 아래의 p+ 영역 참조)을 형성하기 위해 n+ 영역에 인접한 농후한 마스크 억셉터 주입이 뒤따른다. 소오스/드레인 영역들 중 한 영역은 도시되어 있지 않다는 것을 알아야 한다. 티타늄(도시하지 않음)은 n+ 및 p+ 인접 영역 위에 스퍼터(sputter)되고, 공통 노드를 형성하기 위해 n+ 및 p+ 영역 사이의 티타늄 규화물 접속부(도시하지 않음)을 형성하도록 주의의 질소에서 소성(sinter)된다.

메모리 셀 내에 공간을 보존하기 위하여, 전술한 실시예의 교차-결합의 트랜지스터가 금속 산화물 반도체(MOS) 트랜지스터인 것을 알아야 한다.

본 발명의 양호한 제14 실시예를 포함하는 집적회로의 개략적인 도면이 제10a도에 도시되어 있다. 이 회로는 (회로가 벌크 반도체 물질상에 구성될 수 있으너 절연체에 설치되었으므로 SOI 장치로서 분류될 수 있는 최적의 SEU 경화에 대한 것이라는 것을 알아야 한다. 특정한 이점은 최소한 교차-결합하는 장치가 스택된 폴리실리콘 트랜지스터들로 수행될 수 있을때 벌크로부터 분리될 경우 얻어진다. 제3a도는 p-채널 트랜지스터(22 및 24)가 다른 트랜지스터의 드레인에 1개의 인버터의 게이트를 결합하는 관련된 교차-결합 라인 양단에 접속된 것을 제외하고는 제1b도에 도시한 것과 동일한 개략적인 도면을 도시한 것이다. 트랜지스터(22)의 게이트는 트랜지스터(24)의 소오스/드레인에 접속되고 트랜지스터(24)의 게이트는 트랜지스터(22)의 소오스/드레인에 접속된다.

제10a도내의 회로 동작의 설명은 예로서 도시될 수 있다. 공핍 모드 트랜지스터(22, 24)의 p-채널 특성은 소오스 전압에 부성 게이트를 갖는 콘덕턴스를 증가시키므로 메모리 셀에 기입하기 위한 귀환 메카니즘은 상당히 늦지않다. 노드 S1이 초기에 논리 하이이고 노드 S2가 초기에 논리 로우인 경우에 메모리 셀(2)에서 반대 상태를 기입하기 위해 시도될때, 노드 S1은 먼저 논리 로우로 풀이되어야 한다.

이 논리 로우 전이는 가장 양호한 턴온된 상태인 트랜지스터(22)를 통해 트랜지스터(6 및 8)들의 공통게이트에 전송되어야 한다. 그 다음, 노드 S2는 트랜지스터(6 및 8)의 게이트에서 낮은 전압에 응답하여 초기의 논리 로우 상태로부터 논리 하이 상태까지 변화한다. 그러나, 로우로부터 하이로의 노드 S2의 전이는 트랜지스터(24)를 통해 전송되고, 트랜지스터의 게이트에 걸린 전압은 트랜지스터(24)를 보다 높은 도전 상태(논리 로우)로 되게 한다.

WRITE가 가장 양호한 턴온된 상태에서 트랜지스터(22 및 24)를 통해 달성되는 동안, 메모리 셀(2) 내의 귀환 유지 전압은 항상 트랜지스터(22 및 24)들을 통해 진행하는데, 트랜지스터들 중에 하나는 항상 낮은 도전 상태(게이트 하이)라는 것을 알아야 한다.

이 귀환은 누설 또는 부임계 전류에 의해 선택적으로 유지될 수 있고, 증가 모드 트랜지스터들 또는 공핍 모드 트랜지스터가 트랜지스터(22 및 24)들로서 사용될 수 있다는 것을 의미한다.

트랜지스터(6 또는 10)이 인버터의 출력에서 논리상태를 변화시키는 입자로 층돌될 경우, 메모리 셀(2)는 각각의 트랜지스터가 낮은 도전 상태일때, 트랜지스터(22 및 24)들의 소오스와 드레인사이의 저항성 경로에 의해 교차-결합하는 제공된 부가된 저항으로 인한 충돌로부터 회복할 수 있다. 부가된 저항의 효과가 RC 시정수를 증가시켜서 메모리(2)를 통해 전달되는 전압 변화를 유도하는 SEU의 불량한 효과를 방지시킨다.

ON 장치를 통한 캐패시턴스 및 지연 효과 때문에, n-채널 장치 상에 충돌 조차 SEU 비율이 실질적으로 감소된다. 그러므로, 본 발명은 SEU의 전체 비율을 감소시킨다. 본 발명의 부가된 장점은, SEU 비율 감소가 WRITE 속도에 실질적으로 영향 없이 제공된다는 것이다.

제10b도는 본 발명의 양호한 제15 실시예의 개략적인 도면이다. 이 회로는 위치 및 번호 표시를 다른 것으로 교체된 트랜지스터(22 및 24)를 갖고 있는 제3a도에 도시된 동일한 회로로 볼 수 있다. 제3a도의 회로 동작의 설명은 트랜지스터 표시 22를 24로, 그리고 24를 22로 교체함으로써 제3b도의 회로 동작과 완전히 들어 맞는다.

본 발명의 양호한 제16 실시예는, 제10c도에 도시된 바와 같이 인버터(4)의 입력에 트랜지스터(24)의 게이트를 접속시켰다.

제11도는 전술한 메모리 셀을 구성하기 위한 레이아웃 구조를 제공하는 중첩 사진 석판 마스크 부분을 도시하고 이싸. 게이트 영역(40) (사선영역)은 해자영역(44)위에서 신장하는 띠(strap, 42)로 접속된다.

본 발명이 양호한 실시예 및 소정의 설명된 대안을 참고하여 본 명세서에 상세히 설명되었지만, 본 설명의 예로만 되어 있어서 제한된 의미로 해석되는 것이 아니라는 것을 알 수 있다. 또한, 본 분야에 숙련된 기술자들은 본 설명을 참조하여 본 발명의 실시예, 및 본 발명의 부가적인 실시예의 세부적인 것에서 여러가지 변경을 할 수 있다는 것을 알 수 있다.

N-채널 트랜지스터는 로우 노드를 하이로 풀함으로써 달성되는 메모리 셀 내로 기입시키는 한 특히 교차 결합으로 전술한 p-채널 트랜지스터(22 및 24)용으로 대체될 수 있다. SEU에 대한 저항의 요구가 메모리 셀 상에 집중되는 동아, 본 발명은 또한, 단일 래치의 SEU 감도를 감소시키는데 적합하다.

또한, p-채널 트랜지스터는 n-채널 트랜지스터로 교체될 수 있다. 또한, 트랜지스터는 앞의 도면에 도시된 CMOS 인버터와 다른 여러 가지 인버터의 교차 결합에 접속될 수 있다. 다음에 청구된 본 발명의 원리 및 범위 내에서 모든 이러한 변경 및 부수적인 실시예가 포함되어 있는 것을 알 수 있다.

Claims

쌍안정 논리 장치에 있어서, n-채널 트랜지스터의 게이트가 p-채널 트랜지스터의 게이트에 접속된 n-채널 트랜지스터와 p-채널 트랜지스터를 각각 포함하는 제1 및 제2 인버터를 포함하고 있는 1 셋트의 교차-결합 인버터. 최소한 1개의 인버터 상기 p-채널 트랜지스터와 n-채널 트랜지스터의 드레인에 그리고 그 사이에 접속되고, 상기 p-채널 트랜지스터와 n-채널 트랜지스터의 드레인 사이에 최소한 선택된 임피던스 레벨을 공급할 수 있는 장치, 및 1쌍의 트랜지스터쌍중 제 2 트랜지스터의 게이트가 상기 제1 트랜지스터의 제1 소오스/드레인에 접속되어 있는 것 이외에 상기 트랜지스터의 쌍중 제1 트랜지스터의의 게이트가 상기 트랜지스터의쌍 중 제2 트랜지스터의의 제1 소오스/드레인에 접속되어 있고, 선택된 노드들 사이에 놓여 있는 상기 트랜지스터의쌍을 통해 임피던스 경로를 경유하여 셀 내의 선택된 노드에 전압을 변환시키는 시간 지연을 제공하도록 인버터의 교차-결합에 접속된 한쌍의 트랜지스터의를 구비하는 것을 특징으로 하는 쌍안정 논리 장치.
제1항에 있어서, 상기 트랜지스터의쌍 중 상기 제1 트랜지스터의의 제2 소오스/드레인이 상기 제1 인버터의 입력에 접속되고, 상기 트랜지스터의 쌍중 상기 제1 트랜지스터의의 제1 소오스/드레인이 제2 인버터의 출력에 접속되는 것을 특징으로 하는 쌍안정 논리 장치.
제2항에 있어서, 상기 트랜지스터의 쌍중 상기 제2 트랜지스터의 상기 제2 소오스/드레인이 제2 인버터의 상기 입력에 접속되고, 상기 트랜지스터의쌍중 상기 제2 트랜지스터의 상기 소오스/드레인이 상기 제1 인버터의 상기 출력에 접속되는 것을 특지으로 하는 쌍안정 논리 장치.
제1항에 있어서, 상기 트랜지스터의쌍중 상기 제1 트랜지스터의 제2 소오스/드레인이 상기 제1 인버터의 출력에 접속되고, 상기 트랜지스터의쌍 중 상기 제1 트랜지스터의 상기 제1 소오스/드레인이 상기 제2 인버터의 입력에 접속되는 것을 특징으로 하는 쌍안정 논리장치
제4항에 있어서, 상기 트랜지스터의 쌍 중 상기 제2 트랜지스터의의 제2 소오스/드레인이 상기 제 2 인버터의 상기 출력에 접속되고, 상기 트랜지스터의쌍중 상기 제2 트랜지스터의 상기 제1 소오스/드레인이 상기 제1 인버터의 상기 입력에 접속되는 것을 특징으로 하는 쌍안정 논리 장치.
제1항에 있어서, 전계 효과 트랜지스터는 금속 산화물 반도체 트랜지스터인 것을 특징으로 하는 쌍안정 논리 장치.
제1항에 있어서, 상기 p-채널 및 n-채널 트랜지스터의 드레인에 그 사이에 접속된 장치가 저항기인 것을 특징으로 하는 쌍안정 논리장치.
제1항에 있어서, 상기 p-채널 및 n-채널 트랜지스터의 드레인에 그리고 그 사이에 접속된 장치가 저항기인 것을 특징으로 하는 쌍안정 논리장치.
제1항에 있어서, 상기 트랜지스터쌍의 상기 트랜지스터가 p-채널 트랜지스터인 것을 특징으로 하는 쌍안정 논리장치.
제9항에 있어서, 상기 p-채널 및 n-채널 트랜지스터의 드레인에 그리고 그 사이에 접속된 상기 트랜지스터가 n-채널 트랜지스터인 것을 특징으로 하는 쌍안정 논리장치.
제1항에 있어서, 상기 트랜지스터쌍의 상기 트랜지스터가 n-채널 트랜지스터인 것을 특징으로 하는 쌍안정 논리장치.
제11항에 있어서, 상기 p-채널 및 n-채널 트랜지스터의 드레인에 그리고 그 사이에 접속된 상기 트랜지스터가 p-채널 트랜지스터인 것을 특징으로 하는 쌍안정 논리장치.
쌍안정 논리 상태 장치에 있어서, 제1 및 제2 인버터, 및 상기 제1 인버터의 입력으로부터 상기 제2 인버터의 출력까지 병렬로 접속된 제1 트랜지스터와 제1 다이오드를 구비하는 것을 특징으로 하는 쌍안정 논리 상태 장치.
제13항에 있어서, 상기 제2 인버터의 입력으로부터 상기 제1 인버터의 출력까지 병렬로 접속된 제2 트랜지스터 및 제2 다이오드를 더 구비하는 것을 특징으로 하는 쌍안정 논리 상태 장치.
제13항에 있어서, 상기 제1 다이오드의 애노드가 상기 제1 인버터의 입력에 접속되고 상기 제1 다이오드의 캐소드가 상기 제2 인버터의 출력에 접속되도록 상기 제1 다이오드가 상기 제1 및 제2 인버터에 접속되는 것을 특징으로 하는 쌍안정 논리 상태 장치.
제13항에 있어서, 상기 제1 트랜지스터는 상기 제1 인버터의 출력에 접속된 본체 영역을 포함하는 것을 특징으로 하는 쌍안정 논리 상태 장치.
제14항에 있어서, 상기 제2 트랜지스터는 상기 인버터의 출력에 접속된 상기 제2 트랜지스터의 본체 영역을 포함하는 것을 특징으로 하는 쌍안정 논리 상태 장치.
제14항에 있어서, 상기 제1 트랜지스터의 제1 소오스/드레인은 p-형 반도체 영역에 인접하는 n-형 반도체 영역을 포함하는 구조물을 포함하는 것을 특징으로 하는 쌍안정 논리상태 장치.
제 18항에 있어서, 상기 n-형 및 p-형 인접 영역은 도전성 물질과 접속되어 있는 것을 특징으로 하는 쌍안정 논리 상태 장치.
제 14항에 있어서, 상기 제2 트랜지스터의 제2 소오스/드레인은 p-형 반도체 영역에 인접하는 n-형 반도체 영역을 포함하는 구조물을 포함하는 것을 특징으로 하는 쌍안정 논리 상태 장치.
제20항에 있어서, 상기 제2 소오스/드레인의 상기 n-형 및 p-형 인접 영역은 도전성 물질과 접속되어 있는 것을 특징으로 하는 쌍안정 논리상태 장치.
제 14항에 있어서, 상기 제1 및 제2 트랜지스터는 p-채널 트랜지스터인 것을 특징으로 하는 쌍안정 논리 상태 장치.
제 14항에 있어서, 상기 제1 및 제2 트랜지스터는 금속 산화물 반도체 트랜지스터인 것을 특징으로 하는 쌍안정 논리 상태 장치.
제 14항에 있어서, 상기 제1 및 제2 트랜지스터는 n-채널 트랜지스터인 것을 특징으로 하는 쌍안정 논리 상태 장치.
제 13항에 있어서, 상기 장치가 절연체 위에 놓인 반도체 물질의 박막상에 형성되는 것을 특징으로 하는 쌍안정 논리 상태 장치.
쌍안정 논리 장치에 있어서,제1 및 제2 인버터를 포함하는 교차-결합 인버터 셋트, 및 1쌍의 트랜지스터쌍중 제2 트랜지스터의 게이트가 상기 제1 트랜지스터의 제1 소오스/드레인에 접속되어 있는 것 이외에 상기 트랜지스터쌍 중 제1 트랜지스터의 게이트가 상기 트랜지스터쌍중 제2 트랜지스터의 제1 소오스/드레인에 접속되어 있고, 선택된 노드들 사이에 놓여 있는 상기 트랜지스터쌍을 통해 인피던스 경로를 경유하여 셀 내의 선택된 노드에 전압을 변화시키는 시간 지연을 제공하도록 인버터의 교차-결합에 접속된 트랜지스터 쌍을 구비하는 것을 특징으로 하는 쌍안정 논리 장치.
제 26항에 있어서, 상기 트랜지스터쌍 중 상기 제1 트랜지스터의 제2 소오스/드레인은 상기 제1 인버터의 입력에 접속되고, 상기 트랜지스터쌍 중 상기 제1 트랜지스터의 상기 제1 소오스/드레인은 상기 제2 인버터의 출력에 접속되는 것을 특징으로 하는 쌍안정 논리장치.
제 27항에 있어서, 상기 트랜지스터쌍 중 상기 제2 트랜지스터의 상기 제2 소오스/드레인은 상기 제2 인버터의 상기 입력에 접속되고, 상기 트랜지스터쌍 중 상기 제2 트랜지스터의 상기 제1 소오스/드레인은 상기 제1 인버터의 출력에 접속되는 것을 특징으로 하는 쌍안정 논리 장치.
제 26항에 있어서, 상기 트랜지스터쌍 중 상기 제1 트랜지스터의 제2 소오스/드레인은 상기 제1 인버터의 출력에 접속되고, 상기 트랜지스터쌍 중 상기 제1 트랜지스터의 상기 제1 소오스/드레인은 상기 제2 인버터의 입력에 접속되는 것을 특징으로 하는 쌍안정 논리 장치.
제 29항에 있어서, 상기 트랜지스터쌍 중 상기 제2 트랜지스터의 제2 소오스/드레인은 상기 제2 인버터의 상기 출력에 접속되고, 상기 트랜지스터쌍 중 상기 제2 트랜지스터의 상기 제1 소오스/드레인은 상기 제1 인버터의 상기 입력에 접속되는 것을 특징으로 하는 쌍안정 논리 장치.
제 26항에 있어서, 상기 전계 효과 트랜지스터는 금속 산화물 반도체 트랜지스터인 것을 특징으로 하는 쌍안정 논리 장치.
제 26항에 있어서, 각각의 인버터는 p-채널 트랜지스터 및 n-채널 트랜지스터를 포함하고 있는 것을 특징으로 하는 쌍안정 논리 장치.-