JP3076349B2 - 耐ソフトエラー強化のメモリ・セル - Google Patents

耐ソフトエラー強化のメモリ・セル

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JP3076349B2
JP3076349B2 JP01332536A JP33253689A JP3076349B2 JP 3076349 B2 JP3076349 B2 JP 3076349B2 JP 01332536 A JP01332536 A JP 01332536A JP 33253689 A JP33253689 A JP 33253689A JP 3076349 B2 JP3076349 B2 JP 3076349B2
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Description

【発明の詳細な説明】 〔従来の技術〕 通信衛星軌道宇宙のような一定の環境にあるスタティ
ック・メモリ・セルはソフト・エラーまたはシングル・
イベント・アプセット（SEU）に特に敏感であり、また
は敏感と思われる。IEEE会報、原子核科学の第34号、第
1251頁〜第1255頁（1987年）に記載されたE.G.グセハウ
ワー（Gussehower）、K.A.リンチ（Lynch）およびD.H.
ブレンテガー（Brenteger）の「DMPS線量計測データ：
アプセット発生現象」、ならびにIEEE会報、原子核科学
の第34号、第1281頁〜第1286頁（1987年）に記載された
H.T.ウィーバーほかの「SRAMにおけるSEU機構の基礎研
究から導かれたSEU許容メモリ・セル」参照。ソフト・
エラーすなわちシングル・イベント・アプセット（SE
U）は普通、メモリのような集積回路を通過するにつれ
て単一エネルギー粒子によって作られ、かつその通路に
沿う電子ホール対により生じる。エネルギー粒子がメモ
リ・セルの臨界容量に臨界電荷を発生させた場合は、メ
モリの論理状態は反転される。この臨界電荷は、定義に
よって、メモリ・セルの論理状態を変えるのに要求され
る電荷の最小量である。臨界電荷は、宇宙線からの直接
イオン化によってメモリに入ることもある。IEEE会報、
電子デバイスの第ED−26号、第２頁（1979年）に記載さ
れたT.C.メイ（May）およびM.H.ウッズ（Woods）の「ダ
イナミック・メモリ」における「アルファ粒子誘起のソ
フト・エラー」ならびにIEEE会報、原子核科学の第NS−
28号、第3962頁〜第3967頁（1981年）に記載されたJ.C.
ピッケル（Pickel）、J.T.ブラウドフッド，ジュニア
（Blaudfood,Jr.）の「CMOS RAM宇宙線誘起のエラー・
レート分析」参照。一方、臨界電荷はアルファ粒子（ヘ
リウム原子核）から生じることがある。SEUの１つの例
は、CMOS（相補性金属酸化膜半導体）インバータの断面
図を示す第１図に見ることができる。アルファ粒子ｐが
ｐチャネルMOS（金属酸化膜半導体）トランジスタPchに
あるバルク半導体材料に当たるとき、それはそれぞれの
−（負）記号および＋（正）記号によって示されるよう
な電子ホール対を作る。ｎチャネル・トランジスタNch
がオンでありかつｐチャネル・トランジスタPchがオフ
であるとすれば、ドレーンＤに集まる（ドレーンＤに向
う矢印参照）ホール（＋記号で示されている）は、出力
OUTで電圧を論理のローから論理のハイに変えることが
できる。−記号で示される電子は、回路供給電圧Vccに
向って拡散する。電荷発生粒子がトランジスタNchに当
たると反対の効果を示し、すなわち正電荷は大地に流れ
かつ負電荷は出力OUTに集まり、したがっておそらくイ
ンバータの論理状態が変わるものと思われる。
耐SEU性のメモリ・セルは、1988年９月７日提出の米
国出願番号第241,681号に記述されている。このセルの
概略図面は第２図に示されている。メモリ・セル２は交
差インバータを実現させる周知の方法により作り上げら
れており、こうしてCMOSがメモリ・セルに使用されてい
る。メモリ・セル２にある第1CMOSインバータ４は、ｐ
チャネル・トランジスタ６およびｎチャネル・トランジ
スタ８から作られているが、それぞれのソース・ドレー
ン通路はVddと大地との間に直列に接続され、かつそれ
ぞれのゲートは一緒に結合されている。メモリ・セル２
にある第2CMOSインバータ５は同様に作られており、ｐ
チャネル・トランジスタ10およびｎチャネル・トランジ
スタ12のそれぞれのソース・ドレーン通路はVccと大地
との間に直列に接続され、かつそれぞれのゲートも共通
である。交差結合は、トランジスタ10および12のドレー
ン（第２図の結節点S1）に接続されているトランジスタ
６ならびに８のゲートによって達成されるとともに、ト
ランジスタ６および８のドレーン（第２図の結節点S2）
に接続されているトランジスタ10ならびに12のゲートに
よって達成される。インバータ５に結合されるインバー
タ４の上述の配列および構造物は普通、交差結合インバ
ータと呼ばれているが、ゲートおよびドレーンを接続す
る線はおのおの交差結合線と呼ばれている。ｎチャネル
・トランジスタ14のソース・ドレーン通路は結節点S2と
第１ビット線BLとの間に接続され、かつそのゲートもワ
ード線（word line）WLに接続されている。同様に、ｎ
チャネル・パス・トランジスタ16のソース・ドレーン通
路は結節点S1と第２ビット線BL-との間に接続され、か
つそのゲートもワード線WLに接続されている。パス・ト
ランジスタ14,16が付勢されると、データはビット線BL
およびBL-からそれぞれメモリ・セル２に入ったり出た
りすることができる。ビット線BLおよびBL-はデータを
メモリ・セル２に入れ出しする。パス・トランジスタ1
4,16は、SRAM（スタティック・ランダム・アクセス・メ
モリ）にある行アドレスの関数であるワード線WLによっ
て付勢される。行アドレスはｎ本のワード線の内の１本
が使用可能にされるようにSRAM内の行デコーダによって
デコードされるが、ただしｎはメモリ密度およびアーキ
テクチャの関数であるメモリ内のメモリ・セルの行数で
ある。ｐチャネル・トランジスタ22および24は、１つの
インバータの入力をもう１つのインバータの出力に結合
する関連の交差線の両端に接続されている。さらに、ト
ランジスタ22のゲートはトランジスタ６のゲートと共通
であり、またトランジスタ24のゲートはトランジスタ10
のゲートと共通である。この回路はシリコン・オン・イ
ンシュレータ（SOI）技術で実行されるような絶縁物の
上にある薄膜上に作ることができる。
作動に際して、結節点S1およびS2の電圧は、メモリ・
セル２の中にあるCMOSインバータ4,5の交差結合性によ
り、必然的に相互の論理補数電圧になると思われる。行
デコーダに接続されたアドレス・バッファ（図示されて
いない）のアドレス入力で受信された行アドレスによ
り、ワード線WLが行デコーダ（図示されていない）によ
って給電されると、パス・トランジスタ14,16はターン
・オンされて、結節点S1およびS2をそれぞれビット線BL
ならびにBLに結合する。したがって、ワード線WLがハイ
であるとき、メモリ・セル２の状態はBLおよびB-に差電
圧を作ることができる。別法として、BLおよびBL-に差
電圧を生じさせる周辺回路はメモリ・セル２の状態を変
えることができる。第１図に示されたトランジスタのサ
イズは一般に、パス・トランジスタ14,16がワード線WL
によってターン・オンされるとき、ビット線BLに関して
ビット線BLにおける差動的にローの電圧は結節点S2を論
理のロー・レベルにすることができ、またビット線BLに
関してビット線BLにおける差動的にローの電圧は結節点
S1を論理のロー・レベルにすることがでるように選択さ
れている。しかし、第２図に示されたトランジスタのサ
イズも、トランジスタ14および16がオンであるとき、ビ
ット線BL-に関してビット線BLにおける差動的にハイの
電圧は結節点S2をハイにせず、またビット線BLに関して
ビット線BL-における差動的にハイの電圧にもならない
ように選択される。したがって、メモリ・セル２への書
込みは所望のビット線を引くことによって達成され、こ
うして、順次セル２の中の帰還路によりセル２の反対側
に論理のハイ状態を持たせる結節点S1またはS2のいずれ
かでセル２の所望側をローにする。
〔発明が解決しようとする課題〕
高エネルギの粒子の衝突からメモリ・セルを回復させ
るように、トランジスタ22および24が帰還通路内に追加
の遅延を与える、SEU保護が第２図に示される回路によ
って供給される。トランジスタ22および24のゲート・キ
ャパシタンスは、帰還遅延を増加すること、ならびに電
荷の与えられた量の収集により受ける電圧変化を減少す
ること、の両方によってSEUから保護する。しかし、第
２図に示されるセルの配置は必ずしも与えられたセルの
サイズ内に作り得る達成されたキャパシタンス量を最適
化しない。例えば、一定の状況では、与えられたセル・
サイズの範囲内で第２図のメモリ・セル内において可能
である以上にさらに耐SEU性が要求されることがある。
本発明の１つの目的は、新らしい改良されたメモリ・
セルを提供することである。
本発明のもう１つの目的は、SEUからの保護を有する
新らしい改良されたメモリ・セルを提供することであ
る。
本発明のなおもう１つの目的は、与えられたSRAMセル
・サイズの範囲内で最適のSEUからの保護をメモリのた
めに提供することである。
本発明の上述の諸目的は、各インバータが電圧プルダ
ウンデバイスに接続される電圧プルアップデバイスを含
む、２個の交差結合インバータを含むメモリ・セルによ
って達成される。各プルアップおよび引下げデバイス
は、各インバータのプルアップならびにプルダウンデバ
イスの出力間に作られるゲーテッド・ダイオードを備え
ている。
〔実施例〕
以下、本発明の好適な実施例を付図について詳しく説
明する。
第３図は本発明の第１好適実施例の概略図を示す。こ
の回路は第２図の回路に似ているが、ただしダイオード
D1がトランジスタ10のドレーンと結節点S1とに接続され
かつそれらの間にあり、またダイオードD2がトランジス
タ24のソース／ドレーンと結節点S1とに接続されかつそ
れらの間にある。他の相違点は、ダイオードD3がトラン
ジスタ６のドレーンと結節点S2とに接続されかつそれら
の間にあり、またダイオードD4がトランジスタ22のソー
ス／ドレーンに接続されている点である。
第３図に示される回路の作動の記述は以下の通りであ
る。
結節点S2の電圧が結節点S1に関してローであったなら
ば、トランジスタ12のボデー上に当たる高エネルギ粒子
の衝突は結節点S1の電圧をよりローにするかもしれない
が、ダイオードD1、D2およびトランジスタ24の組合せに
よって導入される遅延は、結節点S1の電圧が衝突直前の
電圧状態に戻るように衝突からのセルの回復を可能にす
る。結節点S2の電圧が成形点S1に関してハイであったな
らば、トランジスタ10のボデー上に当たる高エネルギ粒
子の衝突が発生する電圧変化をセルを通して伝搬しない
のは、セルの他の側に至る通路がトランジスタ24および
ダイオードD2によってふさがれるからである。同様な分
析がトランジスタ６および８に対する高エネルギ粒子の
衝突に適用できるのは、セル内に対称的な回路構造物が
含まれるからである。こうして、結節点S1に関して結節
点S2がローであると、トランジスタ６のボデーに当たる
高エネルギ粒子の衝突が発生する電圧変化をセルを通し
て伝搬しないのは、セルの他の側に至る通路がトランジ
スタ22およびダイオードD4によってふさがれるからであ
る。もし結節点S2が結節点S1に関してハイであったなら
ば、ダイオードD3、D4、およびトランジスタ22の組合せ
によって導かれた遅延は、トランジスタ８のボデーに当
たる高エネルギ粒子の衝突からの回復を可能にする。
第３図に示される第２図に対する上述の追加がセルの
読出しまたは書込みのサイクルの時間を事実上増加しな
いことに注目する必要がある。
第３図に示された回路の配置の好適な実施例は、重ね
合せ構造のマスクの一部を表わす第４図に示されてい
る。先行技術を越えたこの配置の利点は、それによって
同じセル面積内に、より大量のキャパシタンスを得られ
る点である。第３図に描かれた素子の位置が第４図に示
されている。参照番号の両側に示された線は、その線の
長さを越える素子の延長を示す。最適なSEUからの保護
の場合、第３図の回路は絶縁物の上にある半導体材料の
薄膜の上に作られている。こうして、第４図に示される
通り、回路はメサの上に作られる。メサの領域にあるド
ーピング不純形は、微量添加物濃度がそれぞれ高いか低
いかを示す＋または−の記号を伴うｐおよびｎで表示さ
れる。トランジスタのゲートはメサの上に横たわってい
る。ゲートの下のメサの面積は鎖線で示されている。ダ
イオード位置はダイオード記号によって示されている。
トランジスタ10と12との間のMESA（メサ）を横切るトラ
ンジスタ24のゲートの延長は、ダイオードD1によるトラ
ンジスタ10および12の分離を生ずる。この延長により余
分のキャパシタンスも得られる。さらに、ダイオードD2
は図示の通りトランジスタ24のソース／ドレーンからボ
デーまで形成されている。同様に、トランジスタ22のゲ
ートはトランジスタ６と８との間のMESAを横切って延長
されている。ダイオードD3およびD4は図示の通りトラン
ジスタ22のソース／ドレーンからボデーまで形成されて
いる。トランジスタ22および24は、それぞれのソースお
よびドレーンにハイまたはローの両電圧が現われるとき
の時間中、大量のキャパシタンスを維持するように、そ
れぞれのソースおよびドレーンのいずれか一方または両
方に対するｎ形ならびにｐ形接続を有することがある。
ビット線BLおよびBL-に接続する接触位置は、Vddおよび
Vssに対する電圧接続用の接触位置と共に示されてい
る。Ｃで表示される線は、メモリ・セルの対向側の間の
交差結合接続を表わす。
同じセル面積内に増加したキャパシタンスをも有する
別な１つの実施例は、第４図の配置にあるセルの各側に
現われるｐ＋領域を形成する。この実施例は、第４図の
ように回路の配置を示す重ね合せ構造のマスク製作の一
部を表わす第５図に示されている。これらの問題のｐ＋
領域の位置は斜線によって示されている。第５図は第４
図と事実上同じ配置を示すとともに、追加されたｐ＋領
域の結果として形成された素子の位置を示す。
第５図に示される配置から得られた回路の概略図が第
６図に示されている。セルの右側の追加されたｐ＋領域
はｐチャネル・トランジスタ32および34を形成するのに
役立つ。セルの左側の追加されたｐ＋領域はｐチャネル
・トランジスタ36および38を形成するのに役立つ。トラ
ンジスタ32,34,36および38の位置は、参照番号の両側に
伸びる線がトランジスタの長さに沿うトランジスタの延
長を示す。トランジスタ32,34,36および38がおのおのダ
イオードと並列になっていることに注意する必要があ
る。結節点S1およびS2がいずれでもハイであるとき、こ
の配列がそれらをハイに保つのは、Vddからの余分な通
路が与えられるからである。さらに、トランジスタ32,3
4,36および38の追加は、それらを持たない回路で得られ
るものよりもREAD（読出し）速度を速くする。高エネル
ギ粒子の衝突からメモリ・セルの回復を可能にするに足
るRC時定数の遅延に貢献するトランジスタならびにダイ
オードによって導かれるキャパシタンスによりSEUから
の保護が達成される。さらに、第４図の場合と似た余分
のキャパシタンスが第５図に示される通りメサ面積を越
えたゲート面積の延長から生じる。これもまた、耐SEU
性を増す回路内の容量性遅延に貢献する。第３図の場合
のように、第６図に示される回路のWRITEおよびREAD速
度は第３図の回路のWRITEおよびREAD速度を越えるよう
には事実上増加されない。
第7a図は本発明のもう１つの別な実施例の概略図であ
る。説明を容易にするため、セルの半分だけが図示され
ている。これは対称構造物であるので、同様な素子がセ
ルの他側にもある。交差結合のトランジスタは除去され
ており、こうして図示の通り第7a図は第３図に似ている
が、ただし第３図のトランジスタ24はもはや存在しな
い。したがってトランジスタ22も除去することができ
る。他の前述の実施例に似たこのセルによって、与えら
れたセル・サイズの範囲内でキャパシタンスを増加する
ことができる。
第7a図の回路の配置は、重ね合せ構造マスク部分を表
す第7b図に示されている。第7a図のトランジスタおよび
ダイオードの位置は、第４図の方法に似た方法でドーピ
ング形式とともに表示されている。第7b図の配置はトラ
ンジスタ10と12との間のメサを越えてトランジスタ10お
よび12の共通ゲートを一段と狭く延ばすことによって達
成されることに注意する必要がある。
第8a図は第7a図に示された概略図のもう１つの別な実
施例である。第8a図は第7a図と同じであるが、ただしト
ランジスタTD1はダイオードD1と並列になるように追加
されている。セルの対称性を維持するように、もう１つ
のトランジスタをダイオードと並列に置くことがある。
第8b図は第7b図の同じ位置を表すが、ただしｎ＋およ
びｐ＋領域の境界で斜線マークによって示される通り隣
接するｎ＋領域に接続されているｐ＋領域が追加されて
いる。接続部は例えばケイ化物または金属で作られるこ
とがある。このｐ＋領域は、トランジスタTD1の標示さ
れた位置によって示される通りトランジスタTD1を形成
させる。
トランジスタ10と12との間のメサを越えて上記図面の
トランジスタ10および12に共通なゲートを延長すること
によって、いろいろなトランジスタおよびダイオードを
形成することができる。これらのトランジスタおよびダ
イオードはWRITEまたはREAD速度をあまり落さずに遅延
を増加することができる。同様なゲート延長がセルの他
の半分で行われるとき、対称配列が生じる。第9a図およ
び第9b図は、回路の半分の概略図ならびに配置をそれぞ
れ表す。素子、ドーピング形式、および接続された隣接
領域は前の図面のように示されている。しかし、トラン
ジスタ10および12に共通なゲートの延長はトランジスタ
12の方に接近している。
第10a図は第7a図の概略図のもう１つの別な実施例の
概略図である。この図面は第7a図の図面とほぼ同じであ
るが、ただしトランジスタTD1およびTD2はダイオードD1
ならびにD2とそれぞれ並列になっている。
第10b図はｎ＋およびｐ＋領域の境界における斜線マ
ークによって示される通り隣接するｎ＋領域に接続され
るｐ＋領域を追加する第10a図の回路の配置である。前
述の通り、セルの他の側に対称の配列が存在する。
本発明のさらに他の実施例は、第11a図、第12a図なら
びに第13a図に表される概略図に示されている。WRITEま
たはREAD速度をあまり落さずにキャパシタンスの追加に
より遅延の量を最適化するそれらの対応する配置が、第
11b図、第12b図および第13b図にそれぞれ示されてい
る。これらの図は、概略図にある素子の位置を表す成層
式マスク部分を示す。素子、ドーピング形式および接続
された隣接領域は、前の図面と共に前の通り示されてい
る。第11a図および第11b図は、２個のトランジスタTD2
およびTD3を２個のダイオードD2ならびにD3とそれぞれ
並列に置く。第12図は３個のトランジスタTD1、TD2およ
びTD3を３個のダイオードD1、D2ならびにD3とそれぞれ
並列に置く。第13a図および第13b図は１個のダイオード
D2を１個のトランジスタTD2と並列に置く。
本発明は本明細書においてその好適な実施例および一
定の説明された別の実施例に関して詳しく記述された
が、言うまでもなく、この記述は所期の例に過ぎず、制
限する意味に解釈してはならない。さらに言うまでもな
く、本発明の実施例ならびに本発明の追加の実施例の細
部における数多くの変化は、この記述に関連を持つ当業
者にとっていまや明白であるとともに、当業者によって
作られると思う。例えば、チャネル・トランジスタは首
尾一貫しｐチャネル・トランジスタに代用され、またそ
の逆も成り立つ。さらにｐ形面積はｎ形面積によって代
用され、またその逆も成り立つ。別法として、メモリ・
セルにあるトランジスタ・ロードの代わりに他のロード
・デバイスを使用することができる。他の能動および受
動ロードが予測される。CMOSトランジスタのような相補
性電界効果トランジスタがメモリ・セル素子を説明する
ものとして図面に示されているが、バイポーラ−トラン
ジスタ、JFETおよびMESFETも予測されている。さらに、
前述の発明は絶縁物技術でシリコンにおいて行われるよ
うに、絶縁物の上に横たわる、シリコンのような、半導
体材料の薄膜の上に組み立てられる。そのようなすべて
の変化および追加の実施例は特許請求の範囲に記載され
ている発明の主旨ならびに真の範囲内にあることが予測
される。したがって、本発明は特許請求の範囲によって
のみ制限するようにされる。
以上の説明に関してさらに以下の項を開示する。
（１） おのおのがｐチャネル・トランジスタおよびｎ
チャネル・トランジスタを含む２個の交差結合インバー
タであり、それぞれのインバータにある前記ｐおよびｎ
チャネル・トランジスタは共通ゲートを共有し、各イン
バータはｎチャネル・トランジスタとｐチャネル・トラ
ンジスタとに接続されかつそれらの間にある第１ダイオ
ードをさらに含む前記２個の交差結合インバータと、 １つのインバータのゲートと他のインバータの選択さ
れたトランジスタのドレーンとの間にあってそれらに接
続される第２ダイオードと、 を有することを特徴とするメモリ・セル。
（２） インバータの前記ｐおよびｎチャネル・トラン
ジスタに共通なゲートも前記第１ならびに第２ダイオー
ドの上に横たわる、ことを特徴とする請求項１記載によ
るメモリ・セル。
（３） 第２ダイオードは前記ｎチャネル・トランジス
タのドレーンに接続する、ことを特徴とする請求項２記
載によるメモリ・セル。
（４） 結合トランジスタは前記第２ダイオードのアノ
ードおよびｐ−チャネル・トランジスタのドレーンに接
続される、ことを特徴とする請求項３記載によるメモリ
・セル。
（５） 前記結合トランジスタはｐチャネル・トランジ
スタである、ことを特徴とする請求項４記載によるメモ
リ・セル。
（６） ２個の交差結合インバータを有するメモリ・セ
ルであって、各インバータはｐチャネル・トランジスタ
およびｎチャネル・トランジスタを含み、それぞれのイ
ンバータにある前記ｐおよびｎチャネル・トランジスタ
は共通ゲートを共有し、前記共有された共通ゲートは前
記ｐチャネルおよび前記ｎチャネル・トランジスタのド
レーンの上を通り越して延びていることを特徴とするメ
モリ・セル。
（７） 前記共有された共通ゲートは前記ｐチャネルお
よび前記ｎチャネル・トランジスタの上を通り越して延
びている、ことを特徴とする請求項６記載によるメモリ
・セル。
（８） おのおのが引上げ素子および引下げ素子を含む
２個の交差結合インバータを有するメモリ・セルであっ
て、第１ダイオードは前記引上げおよび引下げ素子に接
続されてその間にあり、交差結合は１つのインバータの
組合せ入力ともう１つのインバータの引下げ素子との両
端にわたる第２ダイオードの接続により達成される、こ
とを特徴とするメモリ・セル。
（９） 交差結合はさらに、１つのインバータの組合せ
入力ともう１つのインバータの引上げ素子との両端にわ
たる結合トランジスタの接続により達成される、ことを
特徴とする請求項８記載によるメモリ・セル。
（10） １つのインバータの入力は前記第２インバータ
の前記入第１ダイオードに容量結合される、ことを特徴
とする請求項９記載によるメモリ・セル。
（11） ２個の交差結合インバータを有するメモリ・セ
ルであって、各インバータはｐチャネル・トランジスタ
およびｎチャネル・トランジスタを含み、それぞれのイ
ンバータにある前記ｐおよびｎチャネル・トランジスタ
は共通ゲートを共有し、前記共有されたゲートは選択さ
れたインバータ・トランジスタのドレーンを越えて過ぎ
るように延びる、ことを特徴とするメモリ・セル。
（12） 前記共有された共通ゲートは前記ｎチャネル・
トランジスタのドレーンの上を通り越して延びている、
ことを特徴とする請求項11記載によるメモリ・セル。
（13） 前記共有されたゲートは前記ｐチャネル・トラ
ンジスタのドレーンの上を通り越して延びている、こと
を特徴とする請求項12記載によるメモリ・セル。
（14） 絶縁物の上に横たわる半導体材料の薄膜の上に
作られる、ことを特徴とする請求項11記載によるメモリ
・セル。
（15） 交差結合の形をしたゲーテッド・ダイオードを
含む交差結合インバータを有するメモリ・セル。
【図面の簡単な説明】
第１図はCMOSインバータの断面図、第２図は先行技術の
メモリ・セルの概略図、第３図は本発明の第１好適実施
例の概略図、第４図は第３図の回路の配置の好適な実施
例でありかつそれは重ね合せ構造の製造マスクの一部の
図、第５図はメモリ・セル用の配置のもう１つの別な実
施例の図、第６図は第５図に示された配置から得られる
回路の概略図、第7a図は本発明のもう１つの別な実施例
の概略図、第7b図は重ね合せ構造のマスク部分を示す第
7a図の回路の配置図、第8a図は第7a図に示された概略図
の別な実施例、第8b図は第8a図に示された回路の配置
図、第9a図、第10a図、第11a図、第12a図、および第13a
図は対称の半分を含むメモリ・セルの半分の概略図、第
9b図、第10b図、第11b図、第12b図、および第13b図は第
9a図、第10a図、第11a図、第12a図ならびに第13a図にそ
れぞれ示された概略図のセル配置図を示す図面。 符号の説明： SEU……シングル・イベント・アプセット； D1,D2,D3,D4……ダイオード； 6,8,10,22,24……トランジスタ； S1、S2……結節点：
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−28262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】ｐチャネル・トランジスタおよびｎチャネ
    ル・トランジスタを備えるインバータが二つ互いに交差
    結合している交差結合インバータであって、それぞれの
    前記インバータの前記ｐおよびｎチャネル・トランジス
    タは共通ゲートを共有し、前記各インバータは前記ｎチ
    ャネル・トランジスタとｐチャネル・トランジスタとの
    間に接続される第１ダイオードをさらに含む前記交差結
    合トランジスタと、 一方のインバータの一方のトランジスタのゲートと、他
    方のインバータの前記一方のトランジスタとは異なる導
    電型のトランジスタのドレーンとの間に接続される第２
    ダイオードと、 を有し、 前記各インバータの前記ｐおよびｎチャネル・トランジ
    スタの前記共通ゲートは前記第１と第２ダイオードの上
    に配置されていて、 前記各インバータで前記第２ダイオードのカソードは前
    記ｎチャネル・トランジスタのドレーンに接続し、 前記各インバータで前記第２ダイオードのアノードと前
    記ｐチャネル・トランジスタのドレーンとの間に接続さ
    れた結合トランジスタ を有するメモリ・セル。
  2. 【請求項２】プルアップ素子とプルダウン素子とを備え
    るインバータが二つ互いに交差結合している交差結合イ
    ンバータと、 前記プルアップ素子と前記プルダウン素子との間に接続
    された第１ダイオードとを有し、 一方の前記インバータの入力と他方の前記インバータの
    前記プルダウン素子の入力との間で接続される第２ダイ
    オードを介して前記交差結合がなされ、 前記交差結合はさらに、一方の前記インバータの入力と
    他方の前記インバータの前記プルアップ素子の入力との
    間で接続される結合トランジスタを介して前記交差結合
    がなされているメモリ・セル。
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