DE68920515T2 - Speicherzelle mit Kondensator als Schutz gegen Einzelereignisse. - Google Patents

Speicherzelle mit Kondensator als Schutz gegen Einzelereignisse.

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Description

  • Die Erfindung betrifft das Gebiet der integrierten Schaltungen, und sie ist insbesondere auf statische RAM-Speicher gerichtet.
  • Diese Erfindung wurde mit Unterstützung der Regierung unter der Vertragsnummer DNA 001-86-C-00905-408, die von der Defense Nuclear Agency zuerkannt wurde, gemacht. Die Regierung besitzt an dieser Erfindung bestimmte Rechte.
  • Statische Speicherzellen in einer bestimmten Umgebung, in der Strahlung auftritt, so wie auf einer Umlaufbahn eines Nachrichtensatelliten, sind gegen leichte Fehler oder Einzelereignisstörungen (single event upsets=SEUs) empfindlich, oder sie können gegen solche Fehler und Störungen empfindlich werden. Siehe E. G. Müller, M. S. Gussenhower, K. A. Lynch und D. H. Brenteger, "DMSP Dosimetry Data: A Space Measurement and Mapping of Upset Causing Phenomena". IEEE Trans. Nuclear Science NS-34, Seiten 1251-1255 (1987) und H. T. Weaver, et al., "An SEU Tolerant Memory Cell Derived from Fundamental Studies of SEU Mechanisms in SRAM", IEEE Trans. Nuclear Science, NS-34, Seiten 1281-1286 (1987). Ein leichter Fehler oder eine Einzelereignisstörung (SEU) wird typischerweise durch Elektron-Loch-Paare hervorgerufen, die durch und entlang des Weges eines einzelnen energiegeladenen Teilchens bei dessen Durchlauf durch eine integrierte Schaltung wie etwa einem Speicher erzeugt werden. Sollte das energiegeladene Teilchen die kritische Ladung in dem kritischen volumen einer Speicherzelle erzeugen, so wird der Logikzustand des Speichers gestört. Diese kritische Ladung ist durch Definition die minimale Menge elektrischer Ladung, die erforderlich ist, um den Logikzustand der Speicherzelle zu ändern. Die kritische Ladung kann also in den Speicher durch direkte Ionisation von kosmischen Strahlen eintreten. Siehe T. C. May und M. H. Woods, "Alpha Particle Induced Soft Errors in Dynamic Memories", IEEE Trans. Electronic Devices, ED-26, Seite 2 (1979) und J. C. Pickel, J. T. Blaudfood, Jr., "CMOS RAN Cosmic Ray - Incuced Error Rate Analysis", IEEE Trans. on Nuclear Science, Vol. NS-28, Seiten 3962-3967 (1981). Alternativ kann sich diese kritische Ladung aus Alphateilchen (Heliumkerne) ergeben. Ein Beispiel einer SEU ist in Figur 1a zu sehen, die eine Querschnittsansicht eines CMOS-Inverters zeigt. Trifft ein Alphateilchen p auf die Masse des Halbleitermaterials in einein P-Kanal-MOS-Transistor Pch, so erzeugt es Elektron-Loch-Paare, wie dies durch die Minus- bzw. Plus-Zeichen dargestellt ist. Nimmt man an, daß der N-Kanal-Transistor Nch und der P-Kanal-Transistor Pch ausgeschaltet sind, so können die Löcher, die sich an der Drain-Zone D ansammeln (siehe Pfeile in Richtung auf die Drain-Zone D), die Spannung am Ausgang OUT von einem niedrigen Logikpegel zu einem hohen Logikpegel ändern. Die durch die Minus-Zeichen angedeuteten Elektronen werden sich in Richtung auf die Versorgungsspannung Vcc der Schaltung ausbreiten. Ein auf den Transistor Nch treffendes, ladungserzeugendes energiegeladenes Teilchen hat die entgegengesetzte Wirkung, wobei positve Ladungen in Richtung auf Erde wandern und negative Ladungen sich an dem Ausgang OUT sammeln, wodurch möglicherweise der Logikzustand des Inverters geändert wird.
  • Weiterer Hintergrund folgt im Zusammenhang mit Figur 1b, die eine schematische Darstellung einer herkömmlichen statischen CMOS (komplementären MOS) - Speicherzelle zeigt, die typischerweise in einem statischen RAM-Speicher (SRAM) verwendet wird. Die Speicherzelle 2 ist entsprechend allgemein bekannter Verfahren einer kreuzweise gekoppelten Invertor-Ausführung aufgebaut, so daß CMOS-Inverter in der Speicherzelle 2 verwendet werden. (Es ist festzustellen, daß das in dem Ausdruck Metalloxidhalbleiter bzw. MOS verwendete Wort Metall in der Halbleitertechnik und verwandten Techniken auch polykristallines Material umfaßt). Ein erster CMOS-Inverter 4 in der Speicherzelle 2 ist aus einem P-Kanal-Transistor 6 und einem N-Kanal-Transistor 8 gebildet, deren Source-Drain- Strecken in Serie zwischen Vcc und Erde geschaltet und deren Gate-Anschlüsse miteinander verbunden sind. Der zweite CMOS- Inverter 5 in der Speicherzelle 2 ist in gleicher Weise aufgebaut, wobei die Source-Drain-Strecken des P-Kanal-Transistors 10 und des N-Kanal-Transistors 12 in Serie zwischen Vcc und Erde geschaltet und deren Gate-Anschlüsse für beide Transistoren gemein sind. Das kreuzweise Koppeln erfolgt dadurch, daß die Gate-Anschlüsse der Transistoren 6 und 8 mit den Drain-Anschlüssen der Transistoren 10 und 12 (Schaltungspunkt S1 der Figur 1b) verbunden sind, und dadurch, daß die Gate-Anschlüsse der Transistoren 10 und 12 mit den Drain-Anschlüssen der Transistoren 6 und 8 (Schaltungspunkt S2 der Figur 1b) verbunden sind. Der N-Kanal-Durchlaßtransistor 14 ist mit seiner Source-Drain-Strecke zwischen den Schaltungspunkt S2 und eine erste Bit-Leitung BL geschaltet, während sein Gate-Anschluß mit der Wort-Leitung WL verbunden ist. In gleicher Weise ist der N-Kanal-Durchlaßtransistor 16 mit seiner Source-Drain-Strecke zwischen den Schaltungspunkt S1 und eine zweite Bit-Leitung BL_ geschaltet, während sein Gate-Anschluß wiederum mit der Wort-Leitung WL verbunden ist. Sind die Durchlaßtransistoren 14, 16 durchgeschaltet, so können über die Bit-Leitungen BL und BL_ Daten in die Speicherzelle 2 eingegeben werden und von dieser entnommen werden. Die Bit-Leitungen BL und BL_ dienen zur Übertragung von Daten in und aus der Speicherzelle 2. Die Durchlaßtransistoren 14, 16 werden durch die Wort-Leitung WL eingeschaltet, die von der Reihenadresse in einem SRAM abhängig ist. Die Reihenadresse wird durch einen Reihendekoder in dem SRAM-Speicher dekodiert, derart daß eine von n Wort-Leitungen freigegeben wird, wobei n die Anzahl von Reihen von Speicherzellen in dem Speicher ist, die von der Speicherdichte und -architektur abhängig ist.
  • Im Betrieb sind die Spannungen der Schaltungspunkte S1 und S2 notwendigerweise zueinander komplimentäre Logikpegel, was auf die kreuzweise gekoppelte Art der CMOS-Inverter 4, 5 in der Speicherzelle 2 zurückzuführen ist. Wird die Wort-Leitung WL durch den Reihendekoder (nicht gezeigt) entsprechend der Reihenadresse beaufschlagt, die an Adreßeingängen zu einem mit dem Reihendekoder verbundenen Adreßpuffer (nicht gezeigt) empfangen werden, so werden die Durchlaßtransistoren 14 und 16 eingeschaltet, wodurch die Schaltungspunkte S1 und S2 mit den Bit-Leitungen BL_ bzw. BL verbunden werden. Entsprechend kann der Zustand der Speicherzelle 2 dann, wenn die Wortleitung WL einen hohen Pegel annimmt, eine Differenzspannung an BL und BL_ erzeugen. Alternativ kann ein Stromkreis, der BL und BL_ eine Spannung auferlegt, den Zustand der Speicherzelle 2 ändern. Die Größen der in Figur 1b gezeigten Transistoren sind allgemein so gewählt, daß dann, wenn die Durchlaßtransistoren 14 und 16 durch die Wort-Leitung WL eingeschaltet werden, eine bezüglich der Bit-Leitung BL_ niedrige Differenzspannung an der Bit-Leitung BL den Schaltungspunkt S2 auf einen nied-rigen Logikpegel bringen kan, und eine bezüglich der Bit-Leitung BL niedrige Differenzspannung an der Bit-Leitung BL_ den Schaltungspunkt S1 auf einen niedrigen Logikpegel bringen kann. Die Größen der in Figur 1 gezeigten Transistoren werden jedoch auch so gewählt, daß dann, wenn die Transistoren 14 und 16 eingeschaltet sind, weder eine bezüglich der Bit-Leitung BL_ hohe Differenzspannung an der Bit-Leitung BL den Schaltungspunkt S2 auf einen hohen Pegel noch eine bezüglich der Bit-Leitung BL hohe Differenzspannung an der Bit-Leitung BL_ den Schaltungspunkt S1 auf einen hohen Pegel bringt. Daher erfolgt das Schreiben in die Speicherzelle 2 dadurch, daß die gewünschte Bit-Leitung und damit die gewünschte Seite der Zelle 2 an irgendeinem der Schaltungspunkte S1 und S2 auf einen niedrigen Pegel gezogen wird, was aufgrund der Rückkopplungsstrecken in der Zelle 2 wiederum dazu führt, daß die gegenüberliegende Seite der Zelle 2 einen hohen Logikzustand aufweist.
  • Ein Verfahren zum Erhöhen der Festigkeit einer Speicherzelle gegen eine SEU besteht darin, die durch ein gegebenes Ereignis erzeugte Ladungsmenge zu verringern. Dies erfolgt beispielsweise dadurch, daß ein Siliciumfilm verwendet wird, der dünner als die Ansammlungstiefe in der Materialmasse ist. Zum Beispiel ist eine auf einem dünnen Siliciumfilm erzeugte Speicherzelle, wie etwa in einer SOI (silicon on insulator, Silicium auf Isolator) - Anordnung, weniger empfindlich gegen eine SEU als eine auf einer Halbleitermasse wie etwa Silicium erzeugte Speicherzelle, da eine Ionisationsladung entlang einer Strecke in einem Isolator gegenüber einer in einem Halbleiter erzeugten Ionisierungsladung eher rekombiniert als aufgefangen zu werden.
  • Ein anderer Weg zur Verringerung der Empfindlichkeit einer Speicherzelle gegen eine Störung ist der einer Erhöhung einer kritischen Ladung der Zelle. Ein Schema zur Erhöhung der Festigkeit gegen eine SEU in statischen Speicherzellen auf der Basis einer Erhöhung der zur Erzeugung der SEU erforderlichen kritischen Ladung ist in der schematischen Darstellung der Figur 2 gezeigt. Wie dargestellt sind in den Leitungen der kreuzweisen Kopplung der Inverter 4 und 5 Widerstände 18 und 20 enthalten, und sie erhöhen die den Gate-Kapazitäten der Transistoren 6, 8, 10 und 12 zugeordnete Verzögerung der RC-Zeitkonstanten. Der anfängliche Effekt des Einschlagens eines energiegeladenen Teilchens in einem kritischen Volumen ist der einer Änderung der Spannung eines Schaltungspunktes der Speicherzelle, d. h. des Schaltungspunktes S1. Die Störung tritt auf, wenn sich diese Spannungsänderung über die kreuzweise Kopplung der Inverter 4 und 5 ausbreitet, bevor die anfängliche Spannung des Schaltungspunktes S1 wiederhergestellt ist. Die vergrößerte RC- Verzögerung verlangsamt die Rückkopplungsübertragung durch die kreuzweise Kopplung, und sie schafft mehr Zeit für die Wiederherstellung des anfänglich betroffenen Schaltungspunktes. Dieser Anstieg der RC-Verzögerung verlängert jedoch die Schreibzykluszeit der Zelle 2. Der Schreibzyklus eines RAM- Speichers war typischerweise schneller als der Lesezyklus, so daß eine gewisse Verlängerung des Schreibzyklus annehmbar war, da der Lesezyklus der Kritischste war. Mit der auf kleinere äußere Formen hinaus laufenden Bemessung von Speicherzellen wurde jedoch die Geschwindigkeit des Schreibzyklus von Zellen mit einer erhöhten Festigkeit gegenüber einer SEU kritisch. Daher ist der Widerstands-Lösungsweg für ein Erhöhen der Festigkeit gegenüber einer SEU nicht länger wünschenswert.
  • Ein anderes Schema zur Erhöhung der Festigkeit gegenüber einer SEU auf der Basis eines Erhöhens der kritischen Ladung besteht darin, die Kapazität an den Inverter-Drain-Anschlüssen zu erhöhen und damit die Spannungsänderung an dem Schaltungspunkt für eine gegebene Menge gesammelter Ladung zu verringern. Die Effektivität der Kapazität bezüglich des Erhöhens der kritischen Ladung für eine SEU wird dadurch erhöht, daß die Kapazität zwischen den Drain-Anschlüssen der beiden Inverter vorgesehen ist, die bei der Kreuzkopplung die gleiche ist wie die zwischen dem Gate-Anschluß und dem Drain-Anschluß des gleichen Inverters, wie dies in Figur 3 gezeigt ist. Figur 3 zeigt das gleiche Schaltschema wie Figur 1b mit der Ausnahme, daß der Kondensator 21 zwischen die Drain-Anschlüsse der Inverter S1 und S2 geschaltet ist. Indem die Kapazität zwischen dem Gate-Anschluß und dem Drain- Anschluß des Inverters vorgesehen ist, wird die Wirkung der Kapazität durch die Miller-Kapazität erhöht. Mit der Kapazität vom Gate-Anschluß zum Drain-Anschluß führt eine Änderung der Drain-Spannung auch zu einer Änderung der Gate-Spannung, so daß der Wiedereinschaltstrom erhöht wird. Eine erhöhte Kapazität an dem Gate-Anschluß führt auch zu einem Anstieg der RC-Verzögerung in dein Rückkopplungspfad, so daß der Widerstand gegen die SEU erhöht und auch das Schreiben verlangsamt wird; solange der Widerstand jedoch gering ist, wird dieser Effekt minimal sein.
  • Patent Abstracts of Japan, vol. 10, no. 279, (E-439) [2335], 20.9.86 & JP-A-61 100985 zeigt eine integrierte Speicheranordnung auf der Basis von kreuzweise gekoppelten Transistoren, und Patent Abstracts of Japan, vol. 11. no. 17, (E- 471) [2464], 17.1.87 & JP-A-61 187362 zeigt einen alternativen Aufbau zur Verringerung kleiner Fehler.
  • Ein Ziel der Erfindung ist es, eine neue und verbesserte Speicherzelle zu schaffen.
  • Ein weiteres Ziel der Erfindung ist es, eine neue und verbesserte Speicherzelle zur Verwendung in einem statischen RAM-Speicher zu schaffen.
  • Ein weiteres Ziel der Erfindung ist es, eine neue und verbesserte Speicherzelle zu schaffen, die eine erhöhte Festigkeit gegen eine Einzelereignisstörung aufweist.
  • Ein weiteres Ziel der Erfindung ist es, einen kompakten Kondensator in einer Speicherzelle für Speicher hoher Dichte zu schaffen.
  • Ein weiteres Ziel der Erfindung ist es, einen kompakten Kondensator in einer Speicherzelle zu schaffen, der bei allen Kondensator-Gate-Spannungen einen relativ hohen Kapazitätswert beibehält.
  • Die vorhergehenden Ziele der Erfindung werden durch eine Speicherzelle gemäß den beigefügten Ansprüchen erreicht.
  • Figur 1a ist eine Querschnittsansicht eines CMCS-Inverters.
  • Figur 1b ist eine schematische Darstellung einer herkömmlichen CMOS-Speicherzelle, die typischerweise in einem SRAM- Speicher verwendet wird.
  • Figur 2 ist eine schematische Darstellung eines herkömmlichen, auf der Erhöhung der kritischen Ladung basierenden Schemas zum Erhöhen der Festigkeit gegenüber einer SEU.
  • Figur 3 ist eine schematische Darstellung eines Schemas zum Erhöhen der Festigkeit gegenüber einer SEU, bei dem in der kreuzweisen Kopplung der Inverter eine Kapazität verwendet wird.
  • Figur 4 ist eine schematische Darstellung eines die Erfindung verwirklichenden Schemas zum Erhöhen der Festigkeit gegenüber einer SEU.
  • Figuren 5a bis 5d sind eine Vorderansicht, eine Draufsicht, eine linke Seitenansicht bzw. eine rechte Seitenansicht des erfindungsgemäßen Kondensatoraufbaus.
  • Figuren 6a bis 6c sind Diagramme, die die Änderung der Kapazität mit einer Änderung der Gate-Source-Spannung zeigen.
  • Figuren 7a und 7b stellen die Überlagerung einer Mehrzahl von photolithographischen Masken dar, die das physische Layout der Speicherzelle zeigen.
  • Figuren 8a bis 8e sind dreidimensionale Ansichten des Kondensatoraufbaus während verschiedener Herstellungsstufen.
  • Eine schematische Darstellung einer die Erfindung verwirklichenden integrierten Schaltung ist in Figur 4 gezeigt. Es ist festzustellen, daß diese Schaltung für eine optimale Festigkeit gegen ein SEU auf einem Isolatorkörper aufgebaut ist (obwohl sie auch auf einer Halbleitermasse aufgebaut sein kann) und daher als eine SOI-Anordnung eingestuft werden kann. Figur 4 zeigt das gleiche Schaltungsschema wie Figur 3 mit der Ausnahme, daß der Kondensator 22 in zwei Teilen dargestellt wurde: Kondensator 24 und Kondensator 26. Der Kondensator 24 ist mit dem gemeinsamen Drain-Anschluß und dem gemeinsamen Gate-Anschluß der Transistoren 6 und 8 verbunden und zwischen diese Anschlüsse geschaltet; und der Kondensator 26 ist mit dem gemeinsamen Gate-Anschluß und dem gemeinsamen Drain-Anschluß der Transistoren 10 und 12 verbunden und zwischen diese Anschlüsse geschaltet. Überdies wurde der Masse-Schaltungspunkt der Figur 3 durch Vss ersetzt, um anzuzeigen, daß außer der Schaltungsmasse auch eine Spannung an diesem Schaltungspunkt liegen kann. Ebenso wie die in Figur 3 gezeigte Schaltung hat auch diese Schaltung keinen nennenswerten negativen Einfluß auf die Schreibzykluszeit.
  • Der Aufbau der Kondensatoren 24 und 26 ist in den Figuren 5a, 5b, 5c und 5d dargestellt, die eine Vorderansicht, eine Draufsicht, eine linke Seitenansicht bzw. eine rechte Seitenansicht zeigen. Jeder Kondensator 24, 26 der Figur 4 enthält, wie durch die Figuren 5a bis 5d gezeigt, eine Kondensator-Gate-Zone 28 (vorzugsweise aus polykristallinem Silicium hergestellt), eine Kondensator-Gate-Oxidzone 34, die über einer schwachdotierten Zone p- vom P-Typ liegt, eine stark dotierte Source/Drain-Zone n+ vom N-Typ und eine stark dotierte Source/Drain-Zone p+ vom P-Typ, die der Source/Drain-Zone n+ benachbart ist. Somit sind die in Figur 4 gezeigten Kondensatoren MOS-Kondensatoren, die durch das Verlängern eines Polysilicium-Gates über Zonen eines Drain- Bereichs gebildet werden können. Dieses erfordert keinen zusätzlichen Kontakt und kann in Abhängigkeit von dem Layout einer Zelle ohne den Kondensator ohne irgendein Vergrößern der Zellenabmessungen für eine gewisse zusätzliche Kapazität sorgen. Zum Beispiel wurde in einer Zelle von 18 Mikrometer x 24 Mikrometer, welche Abmessungen durch die Erfordernisse der Metall-Spiegellinien bestimmt sind, ein Kondensator von einer Fläche von etwa 29.8 Quadratmikrometer ohne Zunahme der Zellenabmessungen und ohne Änderung des Herstellungsverfahrens hinzugefügt. Zusätzliche Kapazitätsfläche kann mit erhöhter Zellenfläche erzielt werden, wobei die Zunahme der Kapazitätsfläche der Zunahme der Zellenfläche nahe kommt.
  • Während des Betriebs (unter Bezugnahme auf die Figuren 5a bis 5d), wenn eine positive Spannung an das Gate 28 angelegt wird, entsteht eine Kapazität durch eine starke Inversionsschicht, die unter dem Gate 28 zur Bildung eines Kanals vom N-Typ führt, in den aus der Zone n+ Elektronen diffundieren. In gleicher Weise entsteht dann, wenn eine negative Spannung an das Gate 28 angelegt wird, eine Kapazität durch die Ansammlung von Löchern, wodurch ein Kanal vom P-Typ gebildet wird, in den Löcher von der Zone p+ diffundieren. Dieser Aufbau löst auch das zuvor erörterte Problem der Aufrechterhaltung eines Kapazitätsniveaus für ein ausreichendes Erhöhen der Festigkeit gegenüber einer SEU.
  • Die Figuren 6a bis 6c sind Diagramme, die die Kapazitätsänderung mit der Änderung der Gate-Source-Spannung Vgs zwischen dem Gate 28 und der Zone n+ und alternativ der Zone p+ zeigen, wie in den Darstellungen der Figuren 5a bis 5d gezeigt. Die in den Figuren 6a bis 6c dargestellte Kapazitätsänderung ist in erster Linie auf die Bildung einer Ansammlungsschicht oder einer Inversionsschicht in der Kanalzone des MOS-Kondensators zurückzuführen. Somit ist die Kapazität auf der Seite der Ansammlungsschicht (N-Typ) des MOS-Kondensator für größere positive Werte für Vgs (Kondensator-Gate-Source-Spannung) höher als für kleinere Werte. In gleicher Weise zeigt Figur 6b, daß die Kapazität auf der Seite der Inversionsschicht 5 (P-Typ) für größere negative Werte von Vgs höher ist als für kleinere negative Werte. Figur 6c zeigt, daß aufgrund des zweifachen Kanals, mit dem die p+ - und n+ - Zonen (dargestellt in den Figuren 5a bis 5d) der Kondensatoren 24 und 26 in Kontakt stehen, deren Kapazität sowohl für negative als auch für positive Gate-Spannungen bei einem relativ hohen Wert gehalten wird. Da die Gate- Source-Spannung für die beiden stabilen Zustände der Speicherzelle entweder stark positiv oder stark negativ sein wird, liefert der Kontakt des zweifachen Kanals eine durchweg große Kapazität bei einer gegebenen Fläche.
  • Figur 7a zeigt die Überlagerung einer Mehrzahl von Abschnitten photolithographischer Masken, um das physische Layout einer Speicherzelle 2 der Figur 4 sowie die relativen Positionen von Elementen innerhalb der Speicherzelle 2 darzustellen. Die Position der Wort-Leitung WL (dargestellt bei den markierten vertikalen Linien) zeigt an, daß diese als Gate der Transistoren 14 und 16 dient. Eine Drain/Source- d/s-Zone des Transistors 14 und des Transistors 16 ist über eine Kontaktzone 42 durch ein Metall oder polykristallines Halbleitermaterial (z.B. Silicium) mit Bereichen für die jeweiligen Bit-Leitung BL und BL_ verbunden. Diagonallinien repräsentieren die Positionen für Materialzonen vom Typ. Die Gate-Zone (in dreieckigen, kreuzweise schraffierten Linien dargestellt), die Drain-Zone und die Source-Zone für die Transistoren 6, 8, 10 und 12 in Figur 1 sind mit g, d bzw. s bezeichnet. Die gemeinsamen Drain-Zonen der Transistoren 6 und 8 sind bei der Zone 44 durch Metall oder einen polykristallinen Halbleiter mit der Zone 46 verbunden, die mit der gemeinsamen Gate-Zone der Transistoren 10 und 12 verbunden ist. In gleicher Weise sind die gemeinsamen Drain-Zonen der Transistoren 10 und 12 bei der Zone 44 mit der Zone 46 verbunden, die mit der gemeinsamen Gate-Zone der Transistoren 6 und 8 verbunden ist. Positionen für die Kontakte mit Vcc und Vss sind ebenfalls angegeben. Positionen für die Kondensatoren 24 und 26 sind in den karierten Zonen angegeben, wobei die Stelle der n+ - Kondensatorzonen mit n+ und die der p+ - Kondensatorzonen mit 10 p+ bezeichnet sind. Die Positionen 40 sind für die p+ - Zonen angegeben, die dazu beitragen, Verluste infolge der Gate-Seitenwandkanäle zu verhindern.
  • Figur 7b zeigt mehrere Abschnitte photolithographischer Masken, die dazu beitragen, die Speicherzelle in einer Grubenzone in zu bilden. Hier ist das gemeinsame Gate g (siehe kreuzweise schraffierten Bereich) der Transistoren 6 und 8 verlängert dargestellt, um den Kondensator 24 zu bilden, der die gemeinsame Drain-Zone des Inverters 4 und die gemeinsame Gate-Zone des Inverters 4 enthält. In gleicher Weise sind die gemeinsamen Gate-Zonen g (siehe kreuzweise schraffierten Bereich) der Transistoren 10 und 12 verlängert dargestellt, um den Kondensator 26 zu bilden, der die gemeinsame Drain- Zone g des Inverters 5 und die gemeinsame Gate-Zone g des Inverters 5 enthält. Ein kurzer Überblick eines möglichen Herstellungsverfahrens zur Herstellung der Kondensatoren 24 und 26 unter Auslassung von Vergütungschritten und verschiedenen anderen Details, die sich für den Fachmann nach einem Lesen der folgenden Beschreibung ohne weiteres ergeben, wird nun unter Bezugnahmen der Figuren 8a bis 8e gegeben, die räumliche Ansichten des Kondensatoraufbaus während verschiedener Herstellungsstufen zeigen. Beginnend mit einem Aufbau von Siliciuin 52 auf einen Isolator 54 (z. B. Siliciumoxid), wie in Figur 8a dargestellt, wird ein Mesa wie in Figur 8b gezeigt geätzt. Ein schwacher Akzeptor wie z.B. Bor wird nun implantiert (dargestellt durch Pfeile). Als nächstes wird eine Oxidschicht 56 aufgewachsen. Dann wird ein Polysilicium-Gate aufgebracht und gemustert, gefolgt von einer Maskenimplantation eines starken Donators (siehe n+ - Zone unter der durch Pfeile angedeuteten Implantation), und dann gefolgt von einer Maskenimplantation mit einem starken Akzeptor (siehe p+-Zone unter den eine Implantation andeutenden Pfeile). Titan wird durch Bedampfen auf die so gebildete Struktur aufgebracht und in einer Stickstoffumgebung gesintert, um leitende Titansilicid-Verbindungen zwischen den n+ - und p+ - Zonen zu bilden. Das Silicid über den n +- und p+ - Zonen ermöglicht das Bilden eines gemeinsamen Schaltungspunktes.

Claims (12)

1. Speicherzelle mit einem Paar komplementärer Speicherschaltungspunkte (S1, S2) und einen zwischen diesen Schaltungspunkten angeschlossen MOS-Kondensator (24, 26), wobei der MOS-Kondensator eine Gate-Zone (28), eine Kanal-Zone und eine Source/Drain-Zone enthält und sowohl stark dotiertes Halbleitermaterial vom N-Typ als auch stark dotiertes Halbleitermaterial vom P-Typ enthält, das mit der Kanalzone verbunden ist, wobei der Kondensator die Festigkeit der Zelle gegen ein Einzelereignis erhöht.
2. Speicherzelle nach Anspruch 1, bei welcher die stark dotierten Halbleitermaterialien vom N- und P-Typ des MOS-Kondensators einander benachbart liegen.
3. Speicherzelle nach Anspruch 2, bei welcher die benachbarten stark dotierten Halbleiterzonen vom N- und P-Typ mit Silicid miteinander verbunden sind.
4. Speicherzelle nach Anspruch 1, Anspruch 2 oder Anspruch 3, bei welcher die Schaltungspunkte durch zwei kreuzweise gekoppelte Inverter (6 bis 8, 10 bis 12) gebildet sind.
5. Speicherzelle nach einem der vorhergehenden Ansprüche, bei welcher die Gate-Zone eine polykristalline Halbleiterzone umfaßt und die Kanal-Zone schwach dotiertes Halbleitermaterial vom P-Typ umfaßt und bei welcher der MOS-Kondensator ferner eine Gate-Oxidschicht (34) enthält, die über der schwach dotierten Kanal-Zone vom P-Typ liegt.
6. Speicherzelle nach einem der Ansprüch 1 bis 4, bei welcher die Gate-Zone eine polykristalline Halbleiterzone umfaßt und die Kanal-Zone schwach dotiertes Halbleitermaterial vom N-Typ umfaßt und bei welcher der MOS-Kondensator ferner eine Gate-Oxidschicht enthält, die über der schwach dotierten Kanal-Zone vom N-Typ liegt.
7. Speicherzelle nach einem der vorhergehenden Ansprüche, bei welcher das Halbleitermaterial Silicium ist.
8. Speicherzelle nach einem der Ansprüche 1 bis 6, bei welcher das Halbleitermaterial Galliumarsenid ist.
9. Speicherzelle nach Anspruch 4 oder den Ansprüchen 5 bis 8, soweit sie von Anspruch 4 abhängen, bei welcher die Inverter wenigstens einen Feldeffekttransistor (6, 8, 10, 12) enthalten.
10. Layout für die Speicherzelle nach Anspruch 9, bei welchein der MOS-Kondensator durch eine Verlängerung der Gate- Zone (g) des wenigstens einen Feldeffekttransistors über die Drain-Zone des wenigstens einen Transistors gebildet ist.
11. Layout für eine Speicherzelle nach Anspruch 9, bei welchem die Gate-Zone (g) des MOS-Kondensators im wesentlichen längs wenigstens einer Dimension der Speicherzelle verläuft.
12. Speicherzelle nach einem der Ansprüche 1 bis 9 in ihrer Ausbildung als dynamische Speicherzelle.
DE68920515T 1988-09-07 1989-08-08 Speicherzelle mit Kondensator als Schutz gegen Einzelereignisse. Expired - Fee Related DE68920515T2 (de)

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