JP5068296B2 - 半導体記憶装置の製造方法 - Google Patents

Description

この発明は、スタティック型半導体記憶装置（以下SRAMと称する）の製造方法に関するものである。

近年、携帯機器におけるバッテリーの使用時間の延長を目的として、携帯機器に内蔵される半導体デバイスの省エネルギー化および低電圧動作化が重要になってきている。これに伴い、低消費で低電圧動作可能なSRAMの需要が伸びつつある。一般に低電圧動作向けのSRAMメモリセルは、６個のトランジスタで構成されており、通常フルCMOS型メモリセルと呼ばれるものが用いられている。図１２にはSRAMメモリセルの等価回路図を示しており、１aおよび１bはｎ型トランジスタで形成されるアクセストランジスタ、２aおよび２bはn型トランジスタで形成されるドライバトランジスタ、３aおよび３bはp型トランジスタで形成されるロードトランジスタ、４aおよび４bはビット線、５はワード線、６aおよび６bは記憶ノードである。メモリセル内でドライバトランジスタ２aおよび２bとロードトランジスタ３aおよび３bでフリップフロップ回路を構成している。

続いて、以下に２種類の従来例を示す。始めに第１の従来例に用いられているSRAMメモリセルのレイアウトパターン図を図１３に示す。図１３において、破線で囲んだ外枠がメモリセルの１個の領域を示し、１１a〜１１cは分離絶縁膜、１２a〜１２ｆはｎ型活性領域、１２ｇ〜１２ｊはｐ型活性領域、１３a〜１３ｃはゲート電極用配線となるポリシリコン配線もしくはポリシリコンとシリサイドの積層構造の配線（以後ポリシリコン配線で代表する）である。１４a〜１４hは活性領域およびポリシリコン配線と第１層の金属配線とを接続する第１コンタクト、１５a〜１５ｃは第１層の金属配線である。１６a〜１６dは活性層と第２層の金属配線とを接続する第２コンタクト、１７a〜１７dは第２層の金属配線である。

続いて図１２のSRAMメモリセルの等価回路図の各部分を図１３に対応させて説明する。なお、アクセストランジスタに関しては、便宜上ビット線に接続される活性領域をドレイン活性領域、ドライバトランジスタにつながる活性領域をソース活性領域と今後呼ぶ。ここで、メモリセルのトランジスタを、ドレイン活性領域、ゲート、ソース活性領域の順に対応させると、アクセストランジスタ１aは１２a,１３a,１２b、アクセストランジスタ１ｂは１２d,１３a,１２e、ドライバトランジスタ２aは１２b,１３b,１２c、ドライバトランジスタ２bは１２e,１３c,１２f、ロードトランジスタ３aは１２g,１３b,１２h、ロードトランジスタ３bは１２i,１３c,１２jが対応する。さらに、ビット線４aは１７a、ビット線４bは１７b、ワード線５は１３aが対応する。また、１５cはVcc配線に、１７cおよび１７dはGND配線に対応する。また、１４a,１４c,１４eが第１層の金属配線１５aで接続される記憶ノード６aのコンタクト群、１４b,１４d,１４fが第１層の金属配線１５bで接続される記憶ノード６bのコンタクト群に対応する。

次に図１４に図１３のI-Iの断面図を示す。図１４において、２１はシリコン基板、２２pはp型ウエル、２３a〜２３dはｎ−活性領域、２４a〜２４dはトランジスタのサイドウォールであるシリコン酸化膜、２５a,２５bは層間絶縁膜である。

続いて、第２の従来例に用いられているSRAMメモリセルのレイアウトパターン図を図１５に示す。第１の従来例との差異は、第１コンタクトにある。図１３の１４aと１４cが１個になり１４iに、１４dと１４fが１個になり１４jとなっている。１４iおよび１４jは通常シェアードコンタクトと呼ばれており、これにより１個のコンタクトでポリシリコン配線と活性領域と第１層の金属配線とを接続するものである。このシェアードコンタクトを用いることで、コンタクト数が減らせることから、一般にセルサイズが縮小できる。

ここで示した、第２の従来例のメモリセルでは、シェアードコンタクトを用いていることで１個のコンタクトでポリシリコン配線と活性領域の２領域に同時に第１の金属配線を接続するため、写真製版の重ね合わせ精度に高度な技術を要する。このことから各製造工場における装置性能に合わせて、第１または第２の従来例のメモリセルを選択している。

上記のようなフルCMOS型のSRAMメモリセルでは、以下の４点の問題がある。第１の問題点は、第２の従来例に対するものである。シェアードコンタクトを用いることで第１の従来例のメモリセルに比べセルサイズは小さくできるが、第１の従来例に比べ低電圧動作が難しいことである。この理由について今回初めてわかったので以下に述べる。図１５に第２の従来例のメモリセルパターンと読み出し時のセル電流の関係を示す。セル電流はビット線負荷からビット線、Low側の記憶ノードを通じてGNDへ流れる。図１２における記憶ノード６aがLowレベルの場合には図１５に示す電流I1が、図１２における記憶ノード６bがLowレベルの場合には図１５に示す電流I2が流れる。ここで電流I1側のみ電流経路の途中で、ポリシリコン配線１３cと分離絶縁膜１１aに挟まれた比較的狭い幅W1を通る。しかし、通常ではW1の影響はほとんどなくI1とI2の電流値はほぼ等しい。これに対し、図１６に示すようにポリシリコン配線のマスクが分離絶縁膜に対し図面上方向にずれた場合、先程のW１に対応するW２の幅が非常に狭くなる。このため、セル電流値はI２に比べI１が減る。このことはメモリセル特性のアンバランスにつながり、メモリセル動作下限を悪くする。具体的には、I１側の電流が少ないことから、記憶ノード６aをLowレベルに下げにくくする。これに対し、図１３の第１の従来例のメモリセルでは、マスクずれによってセル電流を減らすことはないので、動作最低電圧は第２の従来例に比べて優れている。

第２の問題点は、第１と第２の従来例に共通することであるが、メモリセルサイズが大きいことである。以前は、低電圧動作には適さないがメモリセルサイズが小さいことから、基板上にトランジスタを４素子形成するTFT(Thin film Transistor)負荷型や高抵抗負荷型のメモリセルが用いられていた。これに対しフルCMOS型は低電圧動作に優れるものの基板にトランジスタを６素子形成することから、メモリセルサイズが大きくなる。

第３の問題点は、第１と第２の従来例に共通することであるが、コンタクト抵抗の増加である。メモリセルサイズの縮小に伴いコンタクト面積も減少するため、コンタクト抵抗が増加している。コンタクト抵抗の増加によりメモリセルに寄生抵抗がつくことで、メモリセル動作に悪影響を与える。例えば、図１３の第２コンタクト１６cや１６dのGND配線につながるコンタクト抵抗が上昇すると、読み出し動作でセル電流が流れるとメモリセル内のGND電位が上昇するため、メモリセルデータが破壊されることが起きる。

第４の問題点は、第１と第２の従来例に共通することであるが、ソフトエラー耐性の低下である。低電源電圧では、従来と同じメモリセル容量を形成しても電源電圧が下がることから記憶ノードの蓄積電荷量が減少し、ソフトエラー耐性に弱くなると予想される。

この発明の目的は、上述のような課題を解決するためになされたもので、第１の目的は、シェアードコンタクトを用いたメモリセルにおいて低電圧動作を可能にすることである。さらに第２の目的はメモリセルサイズを小さくすることである。さらに第３の目的は、コンタクト抵抗を下げることである。さらに第４の目的は、低電源電圧においてもソフトエラー耐性を上げることである。

本発明に係る半導体記憶装置の製造方法は、第１導電型の第１のトランジスタの第１のドレイン活性領域および第１のソース活性領域と、第１導電型の第２のトランジスタの第２のドレイン活性領域および第２のソース活性領域と、第２導電型の第３のトランジスタの第３のドレイン活性領域および第３のソース活性領域と、第２導電型の第４のトランジスタの第４のドレイン活性領域および第４のソース活性領域と、第１導電型の第５のトランジスタの第１の活性領域および第２の活性領域と、第１導電型の第６のトランジスタの第３の活性領域および第４の活性領域と、第１および第２のビット線と、第１および第２の電源配線と、前記第１のトランジスタと前記第３のトランジスタとに連続して配線される共通の第１のゲート電極用配線と、前記第２のトランジスタと前記第４のトランジスタとに連続して配線される共通の第２のゲート電極用配線と、前記第５のトランジスタと前記第６のトランジスタとに連続して配線される共通の第３のゲート電極用配線とを備えるとともに、前記第１のドレイン活性領域と前記第２の活性領域が電気的に接続され、前記第２のドレイン活性領域と前記第４の活性領域が電気的に接続され、前記第１のソース活性領域が第１のコンタクトで前記第１の電源配線と電気的に接続され、前記第２のソース活性領域が第２のコンタクトで前記第１の電源配線と電気的に接続され、前記第３のソース活性領域が第３のコンタクトで前記第２の電源配線と電気的に接続され、前記第４のソース活性領域が第４のコンタクトで前記第２の電源配線と電気的に接続され、前記第１の活性領域が第５のコンタクトで前記第１のビット線と電気的に接続され、前記第３の活性領域が第６のコンタクトで前記第２のビット線と電気的に接続されるスタティック型半導体記憶装置の製造方法において、前記第１から第３のゲート電極用配線形成後に、前記第１と第２と第５と第６のドレインおよびソース活性領域と第１から第４の活性領域とに低濃度の不純物注入を行う工程と、前記第１から第３のゲート電極用配線上に層間絶縁膜を形成する工程と、前記第１から第６のコンタクトを前記第１から第３のゲート電極用配線に対し自己整合的にコンタクトを開口をする工程と、前記第１から第６のコンタクトに前記低濃度に比較し高濃度の不純物注入を行う工程とを有するものである。

この発明は、以上説明したような構成としたので、以下に示すような効果を奏する。本発明によれば、自己整合型コンタクト開口後に高濃度の不純物注入をすることで、ソースドレイン注入のマスクを削減できる。

この発明の実施の形態１のSRAMメモリセルのパターン図である。 この発明の実施の形態１のSRAMメモリセルの断面図である。 この発明の実施の形態２のSRAMメモリセルのパターン図である。 この発明の実施の形態３のSRAMメモリセルのパターン図である。 この発明の実施の形態３のSRAMメモリセルの断面図である。 この発明の実施の形態３のSRAMメモリセルの製造方法を示す図である。 この発明の実施の形態４のSRAMメモリセルのパターン図である。 この発明の実施の形態４と５のコンタクトの断面図である。 この発明の実施の形態６のSRAMメモリセルの断面図である。 この発明の実施の形態６のSRAMメモリセルの製造方法を示す図である。 この発明の実施の形態８のSRAMメモリセルのパターン図である。 従来のSRAMにおける等価回路図である。 第１の従来例のSRAMメモリセルのパターン図である。 第１の従来例のSRAMメモリセルの断面図である。 第２の従来例のSRAMメモリセルのパターン図である。 第２の従来例のSRAMメモリセルがマスクずれをした場合のパターン図である。

実施の形態１.
図１はこの発明の実施の形態１を示すSRAMメモリセルのパターン図である。図１において、破線で囲んだ外枠がメモリセルの１個の領域を示し、１１a〜１１cは分離絶縁膜、１２a〜１２ｆはｎ型活性領域、１２ｇ〜１２ｊはｐ型活性領域、１３a〜１３ｃはゲート電極用配線となるポリシリコン配線である。１４a,１４b,１４g,１４hは活性領域と第１層の金属配線とを接続する第１コンタクト、１４k,１４jは活性領域とポリシリコン配線と第１層の金属配線とを接続する通称シェアードコンタクトと呼んでいる第１コンタクト、１５a〜１５ｃは第１層の金属配線である。１６a〜１６dは活性層と第２層の金属配線とを接続する第２コンタクト、１７a〜１７dは第２層の金属配線である。

続いて図１２のSRAMメモリセルの等価回路図の各部分を図１に対応させて説明する。なお、従来例と本実施の形態のメモリセルの等価回路は同じである。メモリセルのトランジスタを、ドレイン活性領域、ゲート、ソース活性領域の順に対応させると、アクセストランジスタ１aは１２a,１３a,１２b、アクセストランジスタ１ｂは１２d,１３a,１２e、ドライバトランジスタ２aは１２b,１３b,１２c、ドライバトランジスタ２bは１２e,１３c,１２f、ロードトランジスタ３aは１２g,１３b,１２h、ロードトランジスタ３bは１２i,１３c,１２jである。さらに、ビット線４aは１７a、ビット線４bは１７b、ワード線５は１３aが対応する。また、１５cはVcc配線に、１７cおよび１７dはGND配線に対応する。また、１４aと１４kが第１層の金属配線１５aで接続される記憶ノード６aのコンタクト群、１４bと１４jが第１層の金属配線１５bで接続される記憶ノード６bのコンタクト群に対応する。

次に図２に図１のI-Iの断面図を示す。図２において、２１はシリコン基板、２２pはp型ウエル、２３a〜２３dはｎ−活性領域、２４a〜２４dはシリコン酸化膜で形成されるトランジスタのサイドウォール、２５a,２５bは層間絶縁膜である。

第２の従来例と実施の形態１とのメモリセルの差異は、シェアードコンタクトの配置にある。第２の従来例では、図１６に示すようにシェアードコンタクトはn型活性領域にある１４iとp型活性領域にある１４jである。これに対し本実施の形態では、シェアードコンタクト１４k,１４jはともにp型活性領域にある。このため、図１６に示した読み出し時のセル電流について考えてみると、本実施の形態ではセル電流経路にシェアードコンタクトがないため、第１ポリシリコンのマスクずれにより電流経路幅が狭くなることはなく、セル電流I1とI２の電流値をほぼ等しくできる。これによりメモリセルの特性が改善され、発明の第１の目的であるシェアードコンタクトを用いたメモリセルでの低電圧動作が可能となる。

実施の形態２.
次に、この発明の実施の形態２を示すSRAMメモリセルのパターン図を図３に示す。第１の実施の形態との差異は、シェアードコンタクト１４kおよび１４j内の活性領域とポリシリコン配線の占める面積の割合である。第１の形態では前記割合はほぼ同等であったが、本実施の形態では活性領域側を多くしている。これは、図３に示したn型活性領域１２bもしくは１２eの電位を書き込み時に早くHighレベルにあげることで、メモリセル動作が安定することに関係する。つまり、シェアードコンタクトの活性領域側の面積を広くしておけば、活性領域側のコンタクト抵抗が低くなり負荷トランジスタ３aもしくは３bからの電流が図３のn型活性領域１２bもしくは１２eへ流れやすくなり、前記n型活性領域の電位を早くHighレベルにできる。このように、本実施の形態では第１の実施の形態の効果に加えさらに書き込み時の安定性も確保できる。

実施の形態３.
図４はこの発明の実施の形態３を示すSRAMメモリセルのパターン図である。本実施の形態は、第１の従来例に対し改善したものである。このため、実施の形態１との差異は２点ある。第１は、実施の形態１では第１コンタクトとしてシェアードコンタクト１４kと１４jを用いたものが、１４c、１４e、１４d、１４fになったことである。これにより、第１の従来例と本実施の形態の第１コンタクトのパターンは一致したことになる。第２は、第１コンタクト１４gと１４h、並びに第２コンタクト１６a〜１６dがポリシリコン配線に対し自己整合型のコンタクトになっていることである。ここで言う自己整合型とは、ポリシリコン配線にコンタクトが平面上近づいても、縦構造上は接触しないことを意味する。具体的には図５を用いて説明する。図５には図４のI-Iの断面図を示す。実施の形態１との差異は、図２のトランジスタのサイドウォールであるシリコン酸化膜２４a〜２４dが、シリコン窒化膜もしくはシリコン窒化酸化膜（以後シリコン窒化膜で代表する）２４e〜２４hに変わった点である。これにより第１コンタクトや第２コンタクトが製造ばらつきなどでポリシリコン配線に近づいたとしても、通常層間絶縁膜２５aおよび２５bはシリコン酸化膜を主原料としたものであるため、第１コンタクトおよび第２コンタクトのエッチングをシリコン酸化膜に向けたものとし、かつシリコン窒化膜をエッチングしにくいものとしておくことで、前記コンタクトエッチングでサイドウォールがエッチング保護膜となり前記ポリシリコン配線に接しないでコンタクトの開口できる。このため第１コンタクトや第２コンタクトをポリシリコン配線に近づけることができ、発明の第２の目的であるメモリセルサイズの縮小が実現できる。

つづいて、本実施の形態のSRAMメモリセルの第１コンタクトから第１層の金属配線までの製造方法について説明する。図４のJ-Jの断面図を図６の（a）〜（c）に示す。図６の（a）において２２nはn型ウエルである。本図では、層間絶縁膜２５aを形成後、写真製版によりレジスト３１を形成し、n型活性領域と接続する第１コンタクトのみ、本図では第１コンタクト１４aと１４eと１４gのエッチングを行っている。このエッチングではトランジスタのサイドウォール、本図では２４kがエッチング保護膜となるような条件で行うため、第１コンタクト１４gが製造バラツキ等でポリシリコン配線１３bに平面上近づいても接することはない。次に図６の（b）に示すように、写真製版によりレジスト３２を形成し、ポリシリコン配線と接続する第１コンタクトのみ、本図では第１コンタクト１４cのエッチングを行っている。本エッチングでは、ポリシリコン配線に接するコンタクトの形成をするため、シリコン酸化膜とシリコン窒化膜がエッチングされる条件で行う。次に図６の（c)に示すように、第１層の金属配線を形成する。

このように、活性領域に接しポリシリコン配線に接しない自己整合型コンタクトとポリシリコン配線に接する通常コンタクトを別工程で開口し、その後同一層の配線でコンタクト内に接続する製造方法のため、前記一層の配線を自己整合型コンタクトと通常のコンタクトのそれぞれの接続に用いることができ、有効に配線を利用できる。以上の例では、第１コンタクトについて示したが、第２コンタクトについても同様である。さらに本実施の形態では、第１の従来例に対する改良を示したが、シェアードコンタクトを用いた第２の従来例や実施の形態１および２に対しても可能であり、この場合のシェアードコンタクトの開口は、ポリシリコン配線に接続するコンタクトと同時に開口すれば良い。また、本実施の形態ではサイドウォールをシリコン窒化膜にしたが、層間絶縁膜２５aとポリシリコン配線１４a〜１４cの間にシリコン窒化膜を形成しても同様である。

実施の形態４.
図７はこの発明の実施の形態４を示すSRAMメモリセルのパターン図である。本実施の形態は、上記実施の形態３に対しさらに改善したものである。上記実施の形態３との差異は、第１コンタクト１４gおよび１４hが分離絶縁膜１１aと、第２コンタクト１６cと１６dがそれぞれ分離絶縁膜１１a〜１１cと平面的に重なりを持つことである。図８の（a）には図７のK-Kの断面図を示す。断面図から分離絶縁膜１１aと１１bが削れ分離絶縁膜下のシリコン面に達していることが分る。このため、ジャンクションリーク電流が増加する。しかし、n型活性領域１２cとp型ウエル２２pはほぼ同電位であるため、例えジャンクションリーク電流が流れても問題を生じない。コンタクトと分離絶縁膜の重なりを設けることで、実質的にコンタクト面積が拡大するため発明の第３の目的であるコンタクト抵抗の低減が実現でき、メモリセル動作が安定する。

実施の形態５.
本実施の形態は、実施の形態４に対しさらに改善したものである。実施の形態４との差異は、第２コンタクト１６aと１６bがそれぞれ分離絶縁膜１１a〜１１cと平面的に重なりを持つことである(図示ぜず）。しかしながら１６c、１６dや１４g、１４hと異なり、１６aと１６bはビット線につながるコンタクトであるため、コンタクトが分離絶縁膜下のシリコン面に達することでジャンクションリーク電流の増加となることは、ビット線電位に影響を及ぼし望ましくない。ジャンクションリーク電流の増加の原因は、コンタクトが分離絶縁膜下のシリコン面に達することで、ジャンクション部に結晶欠陥が含まれるようになりリーク電流を発生しやすくなるものと予想される。このため、本実施の形態では、分離絶縁膜下のシリコン面に達するまでには分離絶縁膜を削らないようにしたものである。以下に図面を用いて説明する。図８（b）には、本実施の形態を図７のメモリセルに適応した場合のL-Lの断面図を示す。本実施の形態では、実施の形態４で示したシリコン窒化膜のサイドウォールではなく、図８の（b）に示すように層間絶縁膜２５a下にシリコン窒化膜２６を形成しているものである。これにより、コンタクトエッチングで分離絶縁膜１１aと１１bをシリコン面までは削らずに第２コンタクト１６aが形成でき、前記第２コンタクト１６aの底部において第２の金属配線１７aが分離絶縁膜と接することができる。このため、ジャンクションリーク電流の増加の問題は生じなく、活性領域との接触面積を大きくでき、発明の第３の目的であるコンタクト抵抗の低いメモリセルが形成できる。また、本実施の形態では、１４g、１４h、１６c、１６dにおいても分離絶縁膜の削れを抑え、抵抗の低いコンタクトが実現できる。さらに、図1の第１コンタクト１４aと１４bおよび図４の第１コンタクト１４eと１４fにも適用できる。これらの記憶ノードの接続用のコンタクト群はGND線やビット線につながるコンタクトほどは、コンタクト抵抗に問題を生じないため、コンタクトサイズを一定としコンタクトと分離絶縁膜の距離が縮めることもでき、これにより発明の第１の目的であるメモリセルサイズの縮小がさらに進められるする。また、本実施の形態を実施の形態１と２のシェアードコンタクトに適用しても同様な効果を奏する。

実施の形態６.
図９はこの発明の実施の形態６を示す図４のI-Iに対応する断面図である。図５の断面図との差異は、活性領域にある。図５において、ほぼサイドウォール下の活性領域２３a〜２３dはn-活性領域、その他の活性領域１２b,１２ｃ,１２e,１２fはn+活性領域である。これに対し本実施の形態では、ほぼ第１コンタクト１４aと１４bおよび第２コンタクト１６cと１６d下の活性領域１２k,１２m,１２n,１２pはn+活性領域、その他の活性領域はn-活性領域となっている。つづいて、本実施の形態の製造方法について述べる。図１０（a）〜図１０（c）に、図４のI-I部における本実施の形態の第１コンタクトから第２コンタクトの形成までを示す。通常の場合、サイドウォール形成前にn-ソースドレイン注入を行い、サイドウォール形成後層間絶縁膜形成前にn+ソースドレイン注入を行う。本実施の形態では、n-ソースドレイン注入は行っているがn+ソースドレイン注入は行っていない。この後図１０の（a）に示すように層間絶縁膜２５aを形成し、第１コンタクトを開口し、コンタクト開口部にn+注入を行う。なお、３３はレジストである。つぎに、図１０の（b）に示すように第１層の金属配線１５aと１５bおよび層間絶縁膜２５bを形成する。そして、図１０の（c）に示すように第２コンタクトを開口し、コンタクト開口部にn+注入を行う。なお、３４はレジストである。本実施の形態によれば、n+ソースドレイン注入のマスクがいらなくなるため、マスク枚数削減による安価なデバイス形成ができる。また、通常にn+ソースドレイン注入を行うよりも、コンタクト形成後にn+注入を行う方がコンタクト抵抗が下がる傾向にあり、発明の第２の目的のコンタクト抵抗低減に沿うものである。以上の例はn型活性領域について述べたが、p型活性領域においても適用可能であり、同様な効果を奏する。

実施の形態７.
この発明の実施の形態７は、n型活性領域とp型活性領域をつなぐ配線に関するものである。これまでの実施の形態では、例えば図１の１５aと１５ｂがn型活性領域とp型活性領域をつなぐ配線に対応し、これは第１層の金属配線で形成されている。しかし、金属配線はポリシリコン配線に比べ微細化の写真製版およびエッチング技術が難しいため、メモリセルサイズ縮小を制限する一つである。本実施の形態では、第１層の金属配線の代わりにp型ポリシリコン配線を用いる。図１において、p型ポリシリコン配線とn型活性領域をつなぐ第１コンタクト１４aと１４bでPNジャンクションが形成されることが懸念されるが、本実施の形態では特にメモリセル動作に異常は与えるPNジャンクションは形成されない傾向にある。これに対し、n型ポリシリコンを用いると第１コンタクト１４kと１４jでPNジャンクションが形成され、セル動作に支障を来した。以上より、p型ポリシリコン配線を用いることで。PNジャンクションの問題がなく発明の第１の目的のメモリセルサイズ縮小がさらに進められる。なお、p型ポリシリコン配線は、図１のVcc配線にあたる１５cにも適用できる。さらに、p型ポリシリコン配線は単層のみを意味するものではなく、例えばp型ポリシリコンとシリサイドの２層配線でも良い。

実施の形態８.
図１１はこの発明の実施の形態８を示すSRAMメモリセルのパターン図である。図１との差異は、図１１においてポリシリコン配線１３bに覆われる活性領域１２qとポリシリコン配線１３cに覆われる活性領域１２rを設けたことである。これによりトランジスタのゲート絶縁膜を挟んでポリシリコン配線と活性領域間に容量が形成される。本実施の形態のように容量を設けることで蓄積電荷が増加し、発明の第４の目的であるソフトエラー耐性向上が実現できる。また、図１１では孤立の活性領域１２qと１２rを設けたが、前記活性領域はドレイン活性領域と連続しているものでも良く、例えば図１１の破線で示す活性領域１２sと１２tとしても同様な効果が得られる。さらにソース活性領域に連続して設けられるものも考えられる。しかし、ドレイン領域に連続するものは、図１１のポリシリコン配線途中に活性領域を設けることができるが、ソース領域に連続する活性領域とした場合はポリシリコン配線の変更等が必要でパターンが複雑になるため、前者の方が好ましい。なお、本実施の形態は、実施の形態１のみでなく他の実施の形態にも適用可能である。

実施の形態１〜８では、アクセストランジスタがn型トランジスタの例を示したが、前記アクセストランジスタがp型トランジスタであっても同様な効果を奏する。この場合、例えば図１でn型トランジスタであるところがp型トランジスタ、p型トランジスタであるところがn型トランジスタとなる。また、実施の形態１〜８ではn型活性領域とp型活性領域を接続する配線とVcc配線を第１層の金属配線、GND配線およびビット線を第２層の金属配線とした例を示したが、前記のどの配線を第１層および第２層の金属配線としても良い。

１２a,１２d アクセストランジスタの活性領域、１２b,１２e ドライバトランジスタのドレイン活性領域、１２c,１２f ドライバトランジスタのソース活性領域、１２g,１２i ロードトランジスタのドレイン活性領域、１２h,１２j ロードトランジスタのソース活性領域、１２k,１２n,１２m,１２p ｎ+活性領域、１２q,１２r 活性領域、１３a〜１３c ポリシリコン配線、１４k,１４j シェアードコンタクト、１４g,１４h,１６a〜１６d 自己整合型コンタクト、１５a,１５b 第１層の金属配線、２４e〜２４k,２６ シリコン窒化膜。

Claims (1)

1. 第１導電型の第１のトランジスタの第１のドレイン活性領域および第１のソース活性領域と、
   第１導電型の第２のトランジスタの第２のドレイン活性領域および第２のソース活性領域と、
   第２導電型の第３のトランジスタの第３のドレイン活性領域および第３のソース活性領域と、
   第２導電型の第４のトランジスタの第４のドレイン活性領域および第４のソース活性領域と、
   第１導電型の第５のトランジスタの第１の活性領域および第２の活性領域と、
   第１導電型の第６のトランジスタの第３の活性領域および第４の活性領域と、
   第１および第２のビット線と、
   第１および第２の電源配線と、
   前記第１のトランジスタと前記第３のトランジスタとに連続して配線される共通の第１のゲート電極用配線と、
   前記第２のトランジスタと前記第４のトランジスタとに連続して配線される共通の第２のゲート電極用配線と、
   前記第５のトランジスタと前記第６のトランジスタとに連続して配線される共通の第３のゲート電極用配線とを備えるとともに、
   前記第１のドレイン活性領域と前記第２の活性領域が電気的に接続され、
   前記第２のドレイン活性領域と前記第４の活性領域が電気的に接続され、
   前記第１のソース活性領域が第１のコンタクトで前記第１の電源配線と電気的に接続され、
   前記第２のソース活性領域が第２のコンタクトで前記第１の電源配線と電気的に接続され、
   前記第３のソース活性領域が第３のコンタクトで前記第２の電源配線と電気的に接続され、
   前記第４のソース活性領域が第４のコンタクトで前記第２の電源配線と電気的に接続され、
   前記第１の活性領域が第５のコンタクトで前記第１のビット線と電気的に接続され、
   前記第３の活性領域が第６のコンタクトで前記第２のビット線と電気的に接続されるスタティック型半導体記憶装置の製造方法において、
   前記第１から第３のゲート電極用配線形成後に、前記第１と第２と第５と第６のドレインおよびソース活性領域と第１から第４の活性領域とに低濃度の不純物注入を行う工程と、
   前記第１から第３のゲート電極用配線上に層間絶縁膜を形成する工程と、
   前記第１から第６のコンタクトを前記第１から第３のゲート電極用配線に対し自己整合的にコンタクトを開口をする工程と、
   前記第１から第６のコンタクトに前記低濃度に比較し高濃度の不純物注入を行う工程とを有する半導体記憶装置の製造方法。

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