JP2008205385A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【解決手段】二組のCMOSインバータと、一対のトランスファトランジスタと、ポリシリコン抵抗素子よりなり、前記CMOSインバータの各々の第1と第3のMOSトランジスタは素子分離領域211により画成された第1導電型の素子領域21A1に形成され、ポリシリコンゲート電極G1の第1の側に一端が前記ゲート電極G1直下に侵入する第2導電型ソース領域21aと、第2の側に第2導電型ドレインエクステンション領域21bと、それよりも深い第2導電型ドレイン領域よりなり、前記ソース領域21aは前記エクステンション領域21bよりも深く、前記ゲート電極G1は前記ポリシリコン抵抗素子Rと同一の膜厚で、同じ元素により、ドーピングされている。
【選択図】図8
Description
図7(A)は、本発明の第1の実施形態よるSRAM20のレイアウトを示す。また図7(B)は図7(A)中、線A−A'に沿った断面図を示す。
[第2の実施形態]
ところで、図5Bで説明したような、ピアプラグ15Aの位置ずれに起因するロードトランジスタの特性変化の問題は、このように微細化されたSRAMでは図5Cで説明したように素子領域11A1の幅がビアプラグの径よりも縮小されていて、位置合わせに余裕のないところから発生しているものであり、従って、例えば図10に示すように素子領域11A1あるいは11A2の幅を、前記ビアコンタクトVDDの周辺で拡張することにより、上記の課題は解決できるとも考えられるであろう。ただし図10は前記図2のレイアウトのうち、素子領域11A1および11A2を含むn型ウェル部分を抜き出して示す図である。
[第3の実施形態]
図14は、本発明の第3の実施形態によるSRAMのレイアウトを示す図である。ただし図14中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
半導体基板と、
前記半導体基板上、第1のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第1および第2のMOSトランジスタよりなる、第1のCMOSインバータと、
前記半導体基板上、第2のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第3および第4のMOSトランジスタよりなり、前記第1のCMOSインバータとともにフリップフロップ回路を形成する、第2のCMOSインバータと、
前記半導体基板上、第1のビット線と前記第1のノードとの間に設けられ、ワード線に接続された第1のゲート電極を有し、前記ワード線上の選択信号により駆動される第1のトランスファトランジスタと、
前記半導体基板上、第2のビット線と前記第2のノードとの間に設けられ、前記ワード線に接続された第2のゲート電極を有し、前記ワード線上の選択信号により駆動される第2のトランスファトランジスタと、
前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、
よりなる半導体記憶装置であって、
前記第1および第3のMOSトランジスタの各々は、前記半導体基板中に前記素子分離領域により画成された第1導電型の素子領域に形成されており、
前記第1および第3のMOSトランジスタの各々は、
前記半導体基板上にゲート絶縁膜を介して形成され、両側にゲート側壁絶縁膜を担持するポリシリコンゲート電極と、
前記半導体基板中、前記ポリシリコンゲート電極の第1の側に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第2導電型ソース領域と、
前記半導体基板中、前記第1の側とは反対の第2の側の表面部分に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第2導電型ドレインエクステンション領域と、
前記半導体基板中、前記第2の側のゲート側壁絶縁膜の外側に、前記ドレインエクステンション領域に重畳して、前記ドレインエクステンション領域よりも深く形成された第2導電型ドレイン領域と、
よりなり、
前記ソース領域は、前記ドレインエクステンション領域よりも深く形成されており、
前記ポリシリコンゲート電極は、前記ポリシリコン抵抗素子と同一の膜厚を有し、
前記ソース領域と前記ポリシリコン抵抗素子とは、同じドーパント元素により、ドーピングされていることを特徴とする半導体記憶装置。
前記ソース領域は、前記ドレインエクステンション領域よりも高い不純物濃度を有することを特徴とする付記1記載の半導体記憶装置。
前記ソース領域は、前記ドレインエクステンション領域およびドレイン領域のいずれよりも深く形成されていることを特徴とする付記1または2記載の半導体記憶装置。
前記素子分離領域上には、前記ドレイン領域に近接して、前記第1および第3のMOSトランジスタのうち、他方のMOSトランジスタのゲート電極を構成するポリシリコンパターンが延在し、前記ソース領域には第1のシリサイド層を介して第1のビアプラグがコンタクトし、前記ドレイン領域には、第2のシリサイド層を介して第2のビアプラグがコンタクトし、前記ポリシリコン抵抗素子の第1の領域および第2の領域には、それぞれ第3および第4のシリサイド層を介して第3および第4のビアプラグがコンタクトし、前記第2のビアプラグは、同時に前記ポリシリコンパターンの上面に第5のシリサイド層を介してコンタクトし、また前記ポリシリコンパターンの、前記ポリシリコンゲート電極に面する側の側壁面にコンタクトすることを特徴とする付記1〜3のうち、いずれか一項記載の半導体記憶装置。
半導体基板上、第1のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第1および第2のMOSトランジスタよりなる第1のCMOSインバータと、
前記半導体基板上、第2のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第3および第4のMOSトランジスタよりなり、前記第1のCMOSインバータとともにフリップフロップ回路を形成する第2のCMOSインバータと、
前記半導体基板上、第1のビット線と前記第1のノードとの間に設けられ、ワード線に接続された第1のゲート電極を有し、前記ワード線上の選択信号により駆動される第1のトランスファトランジスタと、
前記半導体基板上、第2のビット線と前記第2のノードとの間に設けられ、前記ワード線に接続された第2のゲート電極を有し、前記ワード線上の選択信号により駆動される第2のトランスファトランジスタと、
前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、
よりなる半導体記憶装置の製造方法であって、
前記半導体基板上、前記素子分離領域により画成された第1導電型の素子領域上にゲート絶縁膜を介して、前記第1のMOSトランジスタのゲート電極となる第1のポリシリコンパターンを、前記素子分離領域上のポリシリコン抵抗素子を構成する第2のポリシリコンパターンと同時に、ポリシリコン膜のパターニングにより形成する工程と、
前記素子領域中、前記第1のポリシリコンパターンの第1の側、および前記第2のポリシリコンパターンに、第2導電型の不純物元素を導入し、前記素子領域のうち、前記第1のポリシリコンパターンの前記第1の側に第2導電型のソース領域を形成すると共に、前記第2のポリシリコンパターンをドープする工程と、
前記素子領域中、前記第1のポリシリコンパターンの前記第1の側、および反対側の第2の側、さらに前記第2のポリシリコンパターンに、前記第2導電型の不純物元素を導入し、前記素子領域中、前記第1のポリシリコンパターンの前記第2の側の表面部分に、前記ソース領域よりも不純物濃度の低いドレインエクステンション領域を形成すると共に前記第2のポリシリコンパターンの不純物濃度を増加させる工程と、
前記第1および第2のポリシリコンパターンのそれぞれの側壁面に側壁絶縁膜を形成する工程と、
前記素子領域中に、また前記第2のポリシリコンパターンにも、前記第2導電型の不純物元素を前記1のポリシリコンパターンおよび前記側壁絶縁膜をマスクに導入し、前記第1のポリシリコンパターンの前記第1および第2の側の、前記側壁絶縁膜よりも外側の部分に前記第2導電型のドレイン領域を形成すると共に、前記第2のポリシリコンパターンの不純物濃度を増加させる工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
前記ソース領域を形成する工程では、前記第2導電型の不純物元素を、前記ドレインエクステンション領域を形成する工程およびドレイン領域を形成する工程のいずれよりも深く導入することを特徴とする付記5記載の半導体記憶装置の製造方法。
さらに前記ソース領域、ドレイン領域、および第2のポリシリコンパターンの第1および第2の部分に、それぞれ第1、第2、第3および第4のシリサイド層を形成する工程と、前記ソース領域、ドレイン、および前記第2のポリシリコンパターンの前記第1および第2の部分に、前記第1〜第4のシリサイド層を介して、第1〜第4のビアプラグをそれぞれ形成する工程を含むことを特徴とする付記5〜7のうち、いずれか一項記載の半導体記憶装置の製造方法。
半導体基板と、
前記半導体基板上、第1のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第1および第2のMOSトランジスタよりなる第1のCMOSインバータと、
前記半導体基板上、第2のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第3および第4のMOSトランジスタよりなり、前記第1のCMOSインバータとともにフリップフロップ回路を形成する第2のCMOSインバータと、
前記半導体基板上、第1のビット線と前記第1のノードとの間に設けられ、ワード線に接続された第1のゲート電極を有し、前記ワード線上の選択信号により駆動される第1のトランスファトランジスタと、
前記半導体基板上、第2のビット線と前記第2のノードとの間に設けられ、前記ワード線に接続された第2のゲート電極を有し、前記ワード線上の選択信号により駆動される第2のトランスファトランジスタと、
よりなる半導体記憶装置であって、
前記第1のMOSトランジスタは、前記半導体基板上に素子分離領域により画成された帯状の第1の素子領域中に形成され、前記第1の素子領域を横断する第1のポリシリコンパターンよりなるゲート電極を有し、
前記第3のMOSトランジスタは、前記半導体基板上に前記素子分離領域により画成された帯状の第2の素子領域中に形成され、前記第2の素子領域を横断する第2のポリシリコンパターンよりなるゲート電極を有し、
前記第1のポリシリコンパターンは、前記第2の素子領域の第1の端部に、第1のビアプラグにより接続されており、
前記第2のポリシリコンパターンは、前記第1の素子領域の第1の端部に、第2のビアプラグにより接続されており、
前記第1の素子領域のうち、前記第1のポリシリコンパターンに対し前記第1のビアプラグと反対の側には、電源コンタクトを構成する第3のビアプラグがコンタクトしており、
前記第2の素子領域のうち、前記第2のポリシリコンパターンに対し前記第2のビアプラグと反対の側には、電源コンタクトを構成する第4のビアプラグがコンタクトしており、
前記第3のビアプラグは、前記第1の素子領域の幅よりも大きな径を有し、
前記第4のビアプラグは、前記第2の素子領域の幅よりも大きな径を有し、
前記第3のビアプラグは、前記第1の素子領域の中心線からずれて形成されており、
前記第4のビアプラグは、前記第2の素子領域の中心線からずれて形成されていることを特徴とする半導体記憶装置。
前記第1の素子領域では、前記第3のビアプラグの片側にシリサイド層が、前記素子領域の表面を覆って、少なくとも10nm幅で露出しており、前記第2の素子領域では、前記第4のビアプラグの片側にシリサイド層が、前記素子領域の表面を覆って、少なくとも10nm幅で露出していることを特徴とする付記8記載の半導体記憶装置。
前記第1および第2の素子領域の各々において前記シリサイド層は、10〜30nmの幅で露出していることを特徴とする付記8記載の半導体記憶装置。
前記第1および第2の素子領域は、前記半導体基板中、第1導電型ウェルに形成され、前記半導体基板中には、前記第1導電型ウェルに隣接して、第2導電型の第1および第2のウェルが、それぞれ前記第1の素子領域および第2の素子領域の側に形成されており、前記第3のビアプラグは、前記第1の素子領域の中心線から前記第1の第2導電型ウェルの方向にずれて形成されており、前記第4のビアプラグは、前記第1の素子領域の中心線から前記第2の第2導電型ウェルの方向にずれて形成されていることを特徴とする付記8〜10のうち、いずれか一項記載の半導体記憶装置。
前記帯状の第1の素子領域は、前記第3のビアプラグがコンタクトする領域において、前記基板表面上、前記第1の第2導電型ウェルから離間する方向に第1の突出部を有し、前記帯状の第2の素子領域には、前記第4のビアプラグがコンタクトする領域において、前記基板表面上、前記第2の第2導電型ウェルから離間する方向に第2の突出部を有することを特徴とする付記11記載の半導体記憶装置。
11,21 シリコン基板
11A1,11A2,11B,11C,21A1,21A2,21B,21C 素子領域
11I,21I 素子分離領域
11N n型ウェル
11P p型ウェル
11a,11c ソースエクステンション領域
11b,11d ドレインエクステンション領域
11e ソース領域
11f ドレイン領域
12A,12C ゲート絶縁膜
13A〜3C,23A〜23D ポリシリコンパターン
14A〜14C,14e,14f,24a,24d,24e,24f,24A〜24C シリサイド層
15,25 層間絶縁膜
15A,15B,25A,25B,25E,25F ビアプラグ
21b',21d' イオン注入領域
G1〜G7 ゲート電極
VDD,VSS 電源コンタクト
V1〜V6 ビアコンタクト
Claims (10)
- 半導体基板と、
前記半導体基板上、第1のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第1および第2のMOSトランジスタよりなる、第1のCMOSインバータと、
前記半導体基板上、第2のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第3および第4のMOSトランジスタよりなり、前記第1のCMOSインバータとともにフリップフロップ回路を形成する、第2のCMOSインバータと、
前記半導体基板上、第1のビット線と前記第1のノードとの間に設けられ、ワード線に接続された第1のゲート電極を有し、前記ワード線上の選択信号により駆動される第1のトランスファトランジスタと、
前記半導体基板上、第2のビット線と前記第2のノードとの間に設けられ、前記ワード線に接続された第2のゲート電極を有し、前記ワード線上の選択信号により駆動される第2のトランスファトランジスタと、
前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、
よりなる半導体記憶装置であって、
前記第1および第3のMOSトランジスタの各々は、前記半導体基板中に前記素子分離領域により画成された第1導電型の素子領域に形成されており、
前記第1および第3のMOSトランジスタの各々は、
前記半導体基板上にゲート絶縁膜を介して形成され、両側にゲート側壁絶縁膜を担持するポリシリコンゲート電極と、
前記半導体基板中、前記ポリシリコンゲート電極の第1の側に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第2導電型ソース領域と、
前記半導体基板中、前記第1の側とは反対の第2の側の表面部分に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第2導電型ドレインエクステンション領域と、
前記半導体基板中、前記第2の側のゲート側壁絶縁膜の外側に、前記ドレインエクステンション領域に重畳して、前記ドレインエクステンション領域よりも深く形成された第2導電型ドレイン領域と、
よりなり、
前記ソース領域は、前記ドレインエクステンション領域よりも深く形成されており、
前記ポリシリコンゲート電極は、前記ポリシリコン抵抗素子と同一の膜厚を有し、
前記ソース領域と前記ポリシリコン抵抗素子とは、同じドーパント元素により、ドーピングされていることを特徴とする半導体記憶装置。 - 前記ソース領域は、前記ドレインエクステンション領域よりも高い不純物濃度を有することを特徴とする請求項1記載の半導体記憶装置。
- 前記ソース領域は、前記ドレインエクステンション領域およびドレイン領域のいずれよりも深く形成されていることを特徴とする請求項1または2記載の半導体記憶装置。
- 半導体基板上、第1のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第1および第2のMOSトランジスタよりなる第1のCMOSインバータと、
前記半導体基板上、第2のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第3および第4のMOSトランジスタよりなり、前記第1のCMOSインバータとともにフリップフロップ回路を形成する第2のCMOSインバータと、
前記半導体基板上、第1のビット線と前記第1のノードとの間に設けられ、ワード線に接続された第1のゲート電極を有し、前記ワード線上の選択信号により駆動される第1のトランスファトランジスタと、
前記半導体基板上、第2のビット線と前記第2のノードとの間に設けられ、前記ワード線に接続された第2のゲート電極を有し、前記ワード線上の選択信号により駆動される第2のトランスファトランジスタと、
前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、
よりなる半導体記憶装置の製造方法であって、
前記半導体基板上、前記素子分離領域により画成された第1導電型の素子領域上にゲート絶縁膜を介して、前記第1のMOSトランジスタのゲート電極となる第1のポリシリコンパターンを、前記素子分離領域上のポリシリコン抵抗素子を構成する第2のポリシリコンパターンと同時に、ポリシリコン膜のパターニングにより形成する工程と、
前記素子領域中、前記第1のポリシリコンパターンの第1の側、および前記第2のポリシリコンパターンに、第2導電型の不純物元素を導入し、前記素子領域のうち、前記第1のポリシリコンパターンの前記第1の側に第2導電型のソース領域を形成すると共に、前記第2のポリシリコンパターンをドープする工程と、
前記素子領域中、前記第1のポリシリコンパターンの前記第1の側、および反対側の第2の側、さらに前記第2のポリシリコンパターンに、前記第2導電型の不純物元素を導入し、前記素子領域中、前記第1のポリシリコンパターンの前記第2の側の表面部分に、前記ソース領域よりも不純物濃度の低いドレインエクステンション領域を形成すると共に前記第2のポリシリコンパターンの不純物濃度を増加させる工程と、
前記第1および第2のポリシリコンパターンのそれぞれの側壁面に側壁絶縁膜を形成する工程と、
前記素子領域中に、また前記第2のポリシリコンパターンにも、前記第2導電型の不純物元素を前記1のポリシリコンパターンおよび前記側壁絶縁膜をマスクに導入し、前記第1のポリシリコンパターンの前記第1および第2の側の、前記側壁絶縁膜よりも外側の部分に前記第2導電型のドレイン領域を形成すると共に、前記第2のポリシリコンパターンの不純物濃度を増加させる工程と、
を含むことを特徴とする半導体記憶装置の製造方法。 - 前記ソース領域を形成する工程では、前記第2導電型の不純物元素を、前記ドレインエクステンション領域を形成する工程およびドレイン領域を形成する工程のいずれよりも深く導入することを特徴とする請求項4記載の半導体記憶装置の製造方法。
- 半導体基板と、
前記半導体基板上、第1のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第1および第2のMOSトランジスタよりなる第1のCMOSインバータと、
前記半導体基板上、第2のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第3および第4のMOSトランジスタよりなり、前記第1のCMOSインバータとともにフリップフロップ回路を形成する第2のCMOSインバータと、
前記半導体基板上、第1のビット線と前記第1のノードとの間に設けられ、ワード線に接続された第1のゲート電極を有し、前記ワード線上の選択信号により駆動される第1のトランスファトランジスタと、
前記半導体基板上、第2のビット線と前記第2のノードとの間に設けられ、前記ワード線に接続された第2のゲート電極を有し、前記ワード線上の選択信号により駆動される第2のトランスファトランジスタと、
よりなる半導体記憶装置であって、
前記第1のMOSトランジスタは、前記半導体基板上に素子分離領域により画成された帯状の第1の素子領域中に形成され、前記第1の素子領域を横断する第1のポリシリコンパターンよりなるゲート電極を有し、
前記第3のMOSトランジスタは、前記半導体基板上に前記素子分離領域により画成された帯状の第2の素子領域中に形成され、前記第2の素子領域を横断する第2のポリシリコンパターンよりなるゲート電極を有し、
前記第1のポリシリコンパターンは、前記第2の素子領域の第1の端部に、第1のビアプラグにより接続されており、
前記第2のポリシリコンパターンは、前記第1の素子領域の第1の端部に、第2のビアプラグにより接続されており、
前記第1の素子領域のうち、前記第1のポリシリコンパターンに対し前記第1のビアプラグと反対の側には、電源コンタクトを構成する第3のビアプラグがコンタクトしており、
前記第2の素子領域のうち、前記第2のポリシリコンパターンに対し前記第2のビアプラグと反対の側には、電源コンタクトを構成する第4のビアプラグがコンタクトしており、
前記第3のビアプラグは、前記第1の素子領域の幅よりも大きな径を有し、
前記第4のビアプラグは、前記第2の素子領域の幅よりも大きな径を有し、
前記第3のビアプラグは、前記第1の素子領域の中心線からずれて形成されており、
前記第4のビアプラグは、前記第2の素子領域の中心線からずれて形成されていることを特徴とする半導体記憶装置。 - 前記第1の素子領域では、前記第3のビアプラグの片側にシリサイド層が、前記素子領域の表面を覆って、少なくとも10nm幅で露出しており、前記第2の素子領域では、前記第4のビアプラグの片側にシリサイド層が、前記素子領域の表面を覆って、少なくとも10nm幅で露出していることを特徴とする請求項6記載の半導体記憶装置。
- 前記第1および第2の素子領域の各々において前記シリサイド層は、10〜30nmの幅で露出していることを特徴とする請求項7記載の半導体記憶装置。
- 前記第1および第2の素子領域は、前記半導体基板中、第1導電型ウェルに形成され、前記半導体基板中には、前記第1導電型ウェルに隣接して、第2導電型の第1および第2のウェルが、それぞれ前記第1の素子領域および第2の素子領域の側に形成されており、前記第3のビアプラグは、前記第1の素子領域の中心線から前記第1の第2導電型ウェルの方向にずれて形成されており、前記第4のビアプラグは、前記第1の素子領域の中心線から前記第2の第2導電型ウェルの方向にずれて形成されていることを特徴とする請求項6〜8のうち、いずれか一項記載の半導体記憶装置。
- 前記帯状の第1の素子領域は、前記第3のビアプラグがコンタクトする領域において、前記基板表面上、前記第1の第2導電型ウェルから離間する方向に第1の突出部を有し、前記帯状の第2の素子領域には、前記第4のビアプラグがコンタクトする領域において、前記基板表面上、前記第2の第2導電型ウェルから離間する方向に第2の突出部を有することを特徴とする請求項9記載の半導体記憶装置。
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