KR20070015809A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

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KR20070015809A
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진유승
시게노부 마에다
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삼성전자주식회사
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Abstract

반도체 메모리 소자가 제공된다. 반도체 메모리 소자는 반도체 기판 내에 제 1 도전형의 제 1 및 제 2 활성 영역과 제 2 도전형의 제 3 및 제 4 활성 영역을 정의하는 소자 분리막, 반도체 기판 상부에 제 1 활성 영역과 제 3 활성 영역을 가로질러 형성된 제 1 게이트 전극과 제 2 활성 영역과 제 4 활성 영역을 가로질러 형성된 제 2 게이트 전극, 소자 분리막의 소정 영역 내에 형성되어 제 1 게이트 전극의 일부분과 연결되는 도전막 및 도전막과 제 2 및 제 4 활성 영역 상에 형성되어 도전막과 제 2 및 제 4 활성 영역을 전기적으로 연결하는 실리사이드막을 포함한다.
소자 분리막, 도전막, 실리사이드막

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 레이아웃도이다.
도 3은 도 2의 Ⅲ-Ⅲ' 선을 따라 자른 반도체 메모리 소자의 단면도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 도면이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 102: 소자 분리막
104a, 104b, 104c, 104d: 제 1 내지 제 4 활성 영역
106: 불순물 영역 112: 도전막
113: 워드 라인 114: 제 1 게이트 전극
115: 제 2 게이트 전극 116: 스페이서
122: 실리사이드막
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 집적도가 증가된 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 크기 및 디자인룰(design rule)이 점차 축소되어 미세화됨에 따라 소자의 집적도가 증가되고 있다. 이에 따라 고집적 반도체 소자들의 도전층간을 서로 연결하는 국부 상호 연결 배선(local interconnection)이 사용된다
종래의 국부 상호 연결 배선은 층간 절연막의 사진 공정, 층간 절연막의 선택적 식각 공정, 콘택 형성 공정 등과 같은 복잡한 공정들에 의해 형성되었다. 따라서, 공정 시간 증가와 공정 비용이 증가된다.
이와 같은 복잡한 공정들을 수행하는 경우, 층간 절연막의 사진 공정시 패턴 사이즈의 미세화됨에 따라 패턴의 오정렬 현상이 발생할 수 있다. 그리고, 층간 절연막의 사진 공정 및 식각 공정시 콘택의 임계치수(critical dimension: CD)가 변동될 수 있다. 또한, 층간 절연막의 선택적인 식각 공정시 활성 영역까지 층간 절연막이 식각되지 않을 수 있으며, 이와 반대로 과식각되어 활성 영역이 손상되는 현상이 발생될 수 있다.
그리고, 반도체 메모리 소자가 고집적화되면 될수록 이와 같은 국부 상호 연결 배선을 사용할 경우 일정한 면적 내에서 형성해야 할 콘택수가 증가된다.
본 발명이 이루고자 하는 기술적 과제는 집적도가 증가된 반도체 메모리 소자에 관한 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 메모리 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자는 반도체 기판 내에 제 1 도전형의 제 1 및 제 2 활성 영역과 제 2 도전형의 제 3 및 제 4 활성 영역을 정의하는 소자 분리막, 반도체 기판 상부에 제 1 활성 영역과 제 3 활성 영역을 가로질러 형성된 제 1 게이트 전극과 제 2 활성 영역과 제 4 활성 영역을 가로질러 형성된 제 2 게이트 전극, 소자 분리막의 소정 영역 내에 형성되어 제 1 게이트 전극의 일부분과 연결되는 도전막 및 도전막과 제 2 및 제 4 활성 영역 상에 형성되어 도전막과 제 2 및 제 4 활성 영역을 전기적으로 연결하는 실리사이드막을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 방법은 반도체 기판 내에 제 1 도전형의 제 1 및 제 2 활성 영역과 제 2 도전형의 제 3 및 제 4 활성 영역을 정의하는 소자 분리막을 형성하는 단계, 소자 분리막의 소정 영역을 노출시키는 식각 마스크를 이용하여 소자 분리막의 소정 영역을 식각하는 단계, 소정 영역이 식각된 소자 분리막을 포함하는 반도체 기판 전면에 도전 물질을 증착하여 도전층을 형성하는 단계, 도전층을 부분 식각하여 소자 분리막의 소정 영역 내에 도전막과, 제 1 활성 영역과 상기 제 3 활성 영역을 가로지르며 도전막의 일부분과 연결되는 제 1 게이트 전극 및 상기 제 2 활성 영역과 상기 제 4 활성 영역을 가로지르는 제 2 게이트 전극을 형성하는 단계 및 도전막 상부와 제 2 및 제 4 활성 영역 상에 형성되어 도전막과 제 2 및 제 4 활성 영역을 전기적으로 연결하는 실리사이드막을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 및 도 3을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 소자의 구조에 대해 상세히 설명하기로 한다. 본 발명의 일 실시예에서 반도체 메모리 소자는 SRAM 소자를 예로 들어 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 회로도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 소자는 완전(full) CMOS SRAM 소자로써 하나의 셀은 제 1 및 제 2 액세스 트랜지스터(Q1, Q2), 제 1 및 제 2 구동 트랜지스터(Q3, Q4) 및 제 1 및 제 2 부하 트랜지스터(Q5, Q6)로 구성된다.
이 때, 제 1 및 제 2 구동 트랜지스터(Q3, Q4)의 소스는 접지 라인(VSS)에 연결되며, 제 1 및 제 2 부하 트랜지스터(Q5, Q6)의 소스는 전원 라인(VDD)에 연결된다.
그리고 NMOS 트랜지스터로 이루어진 제 1 구동 트랜지스터(Q3)와 PMOS 트랜지스터로 이루어진 제 1 부하 트랜지스터(Q5)가 제 1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 구동 트랜지스터(Q4)와 PMOS 트랜지스터로 이루어진 제 2 부하 트랜지스터(Q6)가 제 2 인버터(inverter)를 구성한다.
제 1 및 제 2 인버터의 출력단은 제 1 액세스 트랜지스터(Q1)과 제 2 액세스 트랜지스터(Q2)의 소스와 연결된다. 또한 제 1 및 제 2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다.
그리고 제 1 및 제 2 액세스 트랜지스터(Q1, Q2)의 드레인은 각각 제 1 및 제 2 비트 라인(BL, /BL)이 연결된다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 레이아웃도이다.
도 2에 도시된 바와 같이, 반도체 기판은 소자 분리막(102)에 의해 제 1 내지 제 4 활성 영역(104a, 104b, 104c, 104d)이 정의되어 있다. 이 때, 소자 분리막(102)에 의해 정의된 제 1 및 제 2 활성 영역(104a, 104b)은 n형 불순물 영역이며, 제 3 및 제 4 활성 영역(104c, 104d)은 p형 불순물 영역이다. 그리고 소자 분리막(102)의 소정 영역 내에는 제 1 게이트 전극(114)과 제 2 및 제 4 활성 영역(104b, 104d)을 전기적으로 연결하기 위한 도전막(112)이 형성되어 있다.
그리고, 제 1 내지 제 4 활성 영역(104a, 104b, 104c, 104d)이 정의되어 있는 반도체 기판 상에는 제 1 게이트 전극(114)이 제 1 및 제 3 활성 영역(104a, 104c)을 가로질러 위치한다. 이러한 제 1 게이트 전극(114)은 제 1 구동 트랜지스터(Q3)와 제 1 부하 트랜지스터(Q5)의 게이트를 형성한다.
그리고 제 2 게이트 전극(115)은 제 2 및 제 4 활성 영역(104b, 104c)을 가로질러 위치한다. 이러한 제 2 게이트 전극(115)은 제 2 구동 트랜지스터(Q4)와 제 2 부하 트랜지스터(Q6)를 형성한다.
또한, 각각 활성 영역들(104a, 104b, 104c, 104d)을 가로 질러 형성된 제 1 및 제 2 게이트 전극(114, 115)들은 소자 분리막(102) 상에서 일측으로 돌출되어 형성된다. 그리고 소자 분리막(102) 상에 위치하는 제 1 게이트 전극(114)의 일부분은 소자 분리막(102) 내에 형성된 도전막(112)의 일부분과 연결된다. 그리고 소자 분리막(102) 내의 도전막(112)과 제 2 및 제 4 활성 영역(104b, 104d) 상부에는 실리사이드막(122)이 위치한다. 따라서, 제 1 게이트 전극(114)과 제 2 및 제 4 활성 영역(104b, 104d)이 도전막(112)과 실리사이드막(122)에 의해 전기적으로 연결된다.
그리고, 반도체 기판 상에는 제 1 및 제 2 게이트 전극(114, 115)과 수직으로 배치되며, 제 1 및 제 2 활성 영역(104a, 104b)을 가로지르는 워드 라인(113)이 위치한다. 이 때, 워드 라인(113)은 반도체 메모리 소자의 제 1 및 제 2 액세스 트랜지스터(Q1, Q2)의 게이트를 형성한다.
도 3은 도 2의 Ⅲ-Ⅲ' 선을 따라 자른 반도체 메모리 소자의 단면도이다.
도 3에 도시된 바와 같이, 반도체 기판은 필드 영역인 소자 분리막(102)과 제 2 활성 영역(104b)으로 구분되어 있다. 소자 분리막(102)의 소정 영역 내에는 도전막(112)이 소자 분리막(102)과 단차없이 평탄하게 형성되어 있다. 이러한 도전막(112)은 약 50 ~ 100탔 두께의 폴리실리콘(poly-Si)으로 형성될 수 있다.
그리고, 소자 분리막(102)과 활성 영역(104b) 상부에는 제 1 및 제 2 게이트 전극(114, 115)이 위치한다. 제 1 및 제 2 게이트 전극(114, 115)의 하부에는 게이트 절연막(미도시)이 형성되어 있으며, 양측벽에는 스페이서(116)가 형성되어 있다. 그리고 소자 분리막(102) 상에 위치하는 제 1 게이트 전극(114)은 소자 분리막(102) 내에 위치하는 도전막(112)의 일부분과 연결된다. 그리고 제 2 및 제 4 활성 영역(104b, 104d) 상에 위치하는 제 2 게이트 전극(115) 양측의 제 2 및 제 4 활성 영역(104b, 104d) 내에는 LDD(Lightly Doped Drain) 구조의 불순물 영역(106)이 형성되어 있다.
그리고, 제 1 및 제 2 게이트 전극(114, 115), 도전막(112) 및 불순물 영역(106)의 상부에는 실리사이드막(122)이 형성되어 있다. 이 때, 제 1 및 제 2 게이트 전극(114, 115) 또는 불순물 영역(106) 상에 위치하는 실리사이드막(122)은 배선과 제 1 및 제 2 게이트 전극(114, 115) 또는 불순물 영역(106)을 전기적으로 연결시키기 위한 콘택 형성시 콘택 저항을 감소시킨다. 또한, 도전막(112)과 불순물 영역(106) 상부에 위치하는 실리사이드막(122)은 소자 분리막(102) 상에 위치하는 제 1 게이트 전극(114)과 제 2 및 제 4 활성 영역(104b, 104d)을 전기적으로 연결 시킨다. 즉, 제 1 게이트 전극(114)의 일부와 연결되는 도전막(112)과 제 2 및 제 4 활성 영역(104b, 104d) 상부에 위치하는 실리사이드막(122)에 의해 제 1 게이트 전극(114)이 제 2 및 제 4 활성 영역(104b, 104d)과 전기적으로 연결된다.
이하, 도 2 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 방법에 대해 상세히 설명하기로 한다.
먼저, 도 4에 도시된 바와 같이, 반도체 기판에 제 1 내지 제 4 활성 영역(104a, 104b, 104c, 104d)을 정의하는 소자 분리막(102)을 형성한다. 이 때, 소자 분리막(102)은 반도체 기판을 선택적으로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질을 매립시켜 형성한다. 이 때, 트렌치를 매립시키는 절연 물질로는 산화막이 사용될 수 있다.
그리고 나서, 소자 분리막(102)이 형성된 반도체 기판 내에 선택적으로 n형 및 p형 불순물 물질을 이온 주입하여 제 1 내지 제 4 활성 영역(104a, 104b, 104c, 104d)을 형성한다. 이 때, 제 1 및 제 2 활성 영역(104a, 104b)은 n형 불순물 물질로 이루어지며, 제 3 및 제 4 활성 영역(104c, 104d)은 p형 불순물 물질로 이루어진다.
다음으로, 도 5에 도시된 바와 같이, 소자 분리막(102)과 제 1 내지 제 4 활성 영역(104a, 104b, 104c, 104d)이 구분된 반도체 기판 상에 소자 분리막(102)의 소정 영역을 노출시키는 식각 마스크(108)를 형성한다. 이 때, 식각 마스크(108)로는 포토레지스트 마스크(photoresist mask) 또는 하드 마스크(hard mask)를 이용한다. 그리고 하드 마스크 이용시 소자 분리막(102)을 형성하는 산화막과 식각 선택 비가 다른 SiN 또는 SiON을 사용한다.
그리고 나서, 식각 마스크(108)를 이용하여 소자 분리막(102)의 소정 영역을 건식 또는 습식 식각한다. 이 때, 소자 분리막(102)은 약 50 ~ 100탔 깊이로 식각된다.
다음으로, 도 6에 도시된 바와 같이, 반도체 기판 전면에 폴리실리콘과 같은 도전 물질을 증착하여 도전층(110)을 형성한다. 이 때, 소정 영역이 식각된 소자 분리막(102) 내에도 도전 물질이 증착된다. 그리고 도전층(110) 상부에 제 1 및 제 2 게이트 전극(114, 115)을 형성하기 위한 식각 마스크(118)를 형성한다.
그리고 나서, 식각 마스크(118)를 이용하여 도전층(110)을 선택적으로 식각함으로써 도 7에 도시된 바와 같이, 제 1 및 제 2 게이트 전극(114, 115)을 형성한다. 이와 같이 형성된 제 1 게이트 전극(114)은 제 1 및 제 3 활성 영역(104a, 104c)를 가로지르며 위치하고, 제 2 게이트 전극(114, 115)은 제 2 및 제 4 활성 영역(104b, 104d)을 가로지르며 위치한다.
그리고, 제 1 및 제 2 게이트 전극(114, 115) 형성시 워드 라인(도 2의 113 참조)과 소자 분리막(102) 내의 도전막(112)도 함께 형성된다. 이 때, 도전막(112)은 100 이하의 두께로 형성되므로 별도의 공정 없이 제 1 및 제 2 게이트 전극(114, 115)을 형성하기 위한 식각 공정시 소자 분리막(102)과 단차없이 평탄하게 형성된다.
다음으로, 제 1 및 제 2 게이트 전극(114, 115) 및 워드 라인(113)을 이온 주입 마스크로 이용하여 제 1 내지 제 4 활성 영역(104a, 104b, 104c, 104d) 내에 저농도의 불순물을 이온 주입한다. 그리고 나서 전면에 스페이서용 절연막을 적층한 다음 선택적으로 식각하여 제 1 및 제 2 게이트 전극(114, 115)과 워드 라인(113)의 양측벽에 스페이서(116)를 형성한다.
그리고 제 1 및 제 2 게이트 전극(114, 115)과 워드 라인 양측에 형성된 스페이서(116)를 이온 주입 마스크로 이용하여 제 1 내지 제 4 활성 영역(104a, 104b, 104c, 104d) 내에 다시 고농도의 불순물을 이온 주입한다. 이와 같은 방식으로 제 1 및 제 2 게이트 전극(114, 115)과 워드 라인(113) 양측의 활성 영역들(104a, 104b, 104c, 104d) 내에 불순물 영역(106)이 완성된다.
다음으로, 도 8에 도시된 바와 같이, 결과물 전면에 금속 물질을 증착하여 약 3 ~ 100 nm의 두께의 금속층(120)을 형성한다. 금속층(120)은 고융점 금속 물질으로써 Co, Ti, Ni 중 선택된 어느 하나의 물질로 형성된다.
그리고 나서, 반도체 기판 전면에 열처리 공정을 수행하여 실리사이드막(122)을 형성한다. 따라서, 불순물 영역(106) 상부, 제 1 및 제 2 게이트 전극(114, 115), 워드 라인(113) 및 도전막(112)의 상부가 금속층(120)과 반응하여 실리사이드화된다. 그러므로 불순물 영역(106), 제 1 및 제 2 게이트 전극(114, 115), 워드 라인(113) 및 도전막(112)의 상부에는 TiSi2, CoSi2, NiSi2 중에서 하나인 실리사이드막(122)이 형성된다.
실리사이드막(122)을 형성하고 난 다음에는 세정 공정을 수행하여 도 3에 도시된 바와 같이, 실리사이드화되지 않은 금속층(120)을 제거한다. 세정 공정시 사 용되는 세정 용액으로는 황산(H2SO4)과 과산화수소(H2O2)의 혼합 용액이 사용될 수 있다.
이와 같이 형성된 실리사이드막(122)은 하부에 위치한 도전막(112)과 제 2 및 제 4 활성 영역(104b, 104d)을 전기적으로 연결한다. 그리고 도전막(112)의 일부가 제 1 게이트 전극(114)과 연결되므로 제 1 게이트 전극(114)과 제 2 및 제 4 활성 영역(104b, 104d)이 전기적으로 연결된다.
따라서, 도전막(112) 및 실리사이드막(122)이 SRAM 소자에서 래치 회로의 입력단과 출력단을 교차로 형성하기 위해 게이트 전극과 활성 영역을 연결하는 국부 상호 연결 배선 역할을 한다.
그리고, 이와 같이 형성된 SRAM 소자는 래치 회로의 입력단과 출력단을 교차로 형성하기 위해 도전막과 실리사이드막을 형성함으로써 게이트 전극과 활성 영역을 연결하기 위한 다수의 콘택 형성 공정과 배선 형성 공정을 생략할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 메모리 소자 및 그 제조 방법에 따르면 게이트 전극과 전기적으로 연결되는 도전막을 소자 분리막 내의 소정 영역에 형성하고, 도전막과 활성 영역 상에 실리사이드막을 형성함으로써 게이트 전극과 활성 영역을 전기적으로 연결할 수 있다. 그러므로 종래의 국부 상호 연결 배선을 형성하기 위한 다수의 콘택 형성 공정을 생략할 수 있다.
그리고, 반도체 메모리 소자의 트랜지스터 영역에 형성되는 실리사이드막과 게이트 전극과 활성 영역을 연결하는 실리사이드막을 동시에 형성할 수 있어 반도체 메모리 소자 제조 공정을 단순화할 수 있다. 따라서, 반도체 메모리 소자의 집적도를 향상시킬 수 있다.

Claims (10)

  1. 반도체 기판 내에 제 1 도전형의 제 1 및 제 2 활성 영역과 제 2 도전형의 제 3 및 제 4 활성 영역을 정의하는 소자 분리막;
    상기 반도체 기판 상부에 상기 제 1 활성 영역과 상기 제 3 활성 영역을 가로질러 형성된 제 1 게이트 전극과 상기 제 2 활성 영역과 상기 제 4 활성 영역을 가로질러 형성된 제 2 게이트 전극;
    상기 소자 분리막의 소정 영역 내에 형성되어 상기 제 1 게이트 전극의 일부분과 연결되는 도전막; 및
    상기 도전막과 상기 제 2 및 제 4 활성 영역 상에 형성되어 상기 도전막과 상기 제 2 및 제 4 활성 영역을 전기적으로 연결하는 실리사이드막을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 소자 분리막은 상기 제 1 게이트 전극 하부부터 상기 제 2 및 제 4 활성 영역에 인접한 영역 내에 상기 도전막이 형성된 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 도전막은 상기 소자 분리막과 평탄하게 형성된 반도체 메모리 소자.
  4. 제 3 항에 있어서,
    상기 도전막은 약 50 ~ 100탔 두께로 형성된 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 실리사이드막은 상기 제 1 및 제 2 게이트 전극 상부와 상기 제 1 및 제 2 게이트 전극 양측에 위치한 상기 제 1 내지 제 4 활성 영역 상부에도 형성된 반도체 메모리 소자.
  6. 반도체 기판 내에 제 1 도전형의 제 1 및 제 2 활성 영역과 제 2 도전형의 제 3 및 제 4 활성 영역을 정의하는 소자 분리막을 형성하는 단계;
    상기 소자 분리막의 소정 영역을 노출시키는 식각 마스크를 이용하여 상기 소자 분리막의 소정 영역을 식각하는 단계;
    소정 영역이 식각된 상기 소자 분리막을 포함하는 상기 반도체 기판 전면에 도전 물질을 증착하여 도전층을 형성하는 단계;
    상기 도전층을 부분 식각하여 상기 소자 분리막의 소정 영역 내에 도전막과, 상기 제 1 활성 영역과 상기 제 3 활성 영역을 가로지르며 상기 도전막의 일부분과 연결되는 제 1 게이트 전극 및 상기 제 2 활성 영역과 상기 제 4 활성 영역을 가로지르는 제 2 게이트 전극을 형성하는 단계; 및
    상기 도전막 상부와 상기 제 2 및 제 4 활성 영역 상에 형성되어 상기 도전막과 상기 제 2 및 제 4 활성 영역을 전기적으로 연결하는 실리사이드막을 형성하 는 단계를 포함하는 반도체 메모리 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 소자 분리막의 소정 영역을 약 50 ~ 100탔 두께로 식각하는 반도체 메모리 소자 제조 방법.
  8. 제 6 항에 있어서, 상기 실리사이드막을 형성하는 단계는,
    상기 제 1 및 제 2 게이트 전극이 형성된 상기 반도체 기판 전면에 금속물질을 증착하여 금속층을 형성하는 단계;
    전면에 열처리 공정을 수행하여 상기 금속층을 반응시키는 단계; 및
    미반응된 금속층을 제거하는 단계를 포함하는 반도체 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 금속층은 약 3nm ~100nm의 두께로 형성되는 반도체 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 금속층은 Co, Ti, TiN, Ni 중 선택된 어느 하나의 금속 물질로 형성하는 반도체 메모리 소자 제조 방법.
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