CN101640187B - 一种四晶体管sram单元制造方法 - Google Patents
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Abstract
本发明揭露了一种四晶体管SRAM单元制造方法，通过在制作晶体管栅极的过程中，利用标准CMOS逻辑工艺现有的沉积无掺杂Poly的步骤，在对应于晶体管的区域沉积无掺杂Poly的同时，也在对应于高阻值负载电阻的区域沉积无掺杂Poly，刻蚀除去多余的Poly以形成晶体管的Poly栅极和高阻值负载电阻，然后再对晶体管的Poly栅极进行掺杂，实现了无需额外沉积一层无掺杂Poly并进行刻蚀以形成高阻值负载电阻的目的，在不影响器件性能的条件下完成了与标准CMOS逻辑工艺的兼容。
Description
技术领域
本发明涉及一种SRAM单元制造方法，特别涉及一种四晶体管SRAM单元制造方法，属于硅半导体器件技术领域。
背景技术
随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总产值每年以超过30％的速度发展。静态随机存取存储器(SRAM)作为一种重要的存贮器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其尺寸小，密度高。SRAM又可以很容易地通过位图测试设备(BitmapTester)进行物理单元定位，研究产品的失效模式。此外，SRAM的良率可以作为衡量一种半导体整个制程良率的重要指标。种种特点使目前大部分制造企业的研发部门都用其作为一种测试载体(TestingVehicle)来开发新一代的制程。
基本的SRAM单元包括一对用来存储一位二进制数的交叉耦合的反相器和两个存取晶体管。在典型的六晶体管SRAM(6T SRAM)单元结构中，交叉耦合反相器为CMOS反相器，由四个晶体管构成，通常称为负载晶体管(或上拉晶体管)和驱动晶体管(或下拉晶体管)。
6T SRAM单元虽然可靠，但占用较大的面积。它要求有信号布线连接到两条位线、一条字线以及两条电源轨线上，而且在N阱中形成两个PMOS晶体管也占用了不少面积。因此大容量存储阵列的设计者提出了其他单元结构，电阻负载的四晶体管SRAM单元(4T SRAM单元)就是其中一种，其等效电路图如图1所示。这种单元的特点是用一对电阻负载NMOS反相器来代替原来的CMOS反相器，即用电阻来取代PMOS管。由于4T SRAM单元中只有4个NMOS晶体管，只需要P阱，从而不需要用额外的面积来制作浅沟道隔离(STI)隔开N阱和P阱，因此不但减小了工艺难度，而且也有效地减少了芯片面积。
保持每个单元的静态功耗尽可能地低是SRAM单元设计优先考虑的主要问题，因此4T SRAM单元的一对负载电阻应尽可能地大，通常采用无掺杂无金属硅化物的多晶硅(Poly)形成高阻值负载电阻。NMOS晶体管的栅极也采用Poly材料，然而需要对Poly表面进行N+掺杂以减小其电阻率。在现有的4T SRAM单元制造方法中，通常先在对应于4个NMOS晶体管的区域沉积一层无掺杂Poly并进行刻蚀以形成Poly栅极，然后在用离子注入对NMOS晶体管的源极和漏极进行N+掺杂的同时完成对Poly栅极的N+掺杂，完成晶体管的制作之后在对应于高阻值负载电阻的区域再额外沉积一层无掺杂Poly并进行刻蚀以形成一对高阻值负载电阻。这样额外沉积一层无掺杂Poly并进行刻蚀以形成高阻值负载电阻是标准CMOS逻辑工艺所没有的附加工艺，因此增加了额外的工艺步骤。
发明内容
本发明的目的在于提供一种4T SRAM单元制造方法，以解决现有方法在标准CMOS逻辑工艺基础之上需要额外沉积一层无掺杂Poly并进行刻蚀以形成高阻值负载电阻的问题。
为解决上述技术问题，本发明提供一种4T SRAM单元制造方法，所述4TSRAM单元包括4个NMOS晶体管和一对高阻值负载电阻，所述NMOS晶体管的栅极制作过程包括：在对应于晶体管的区域沉积无掺杂Poly并进行刻蚀以形成Poly栅极，然后通过离子注入对晶体管的Poly栅极进行掺杂，所述方法在对应于晶体管的区域沉积无掺杂Poly的同时，也在对应于高阻值负载电阻的区域沉积无掺杂Poly，刻蚀除去多余的Poly以形成晶体管的Poly栅极和高阻值负载电阻。
与现有方法相比，本发明提供的4T SRAM单元制造方法，通过在制作晶体管栅极的过程中，利用标准CMOS逻辑工艺现有的沉积无掺杂Poly的步骤，在对应于晶体管的区域沉积无掺杂Poly的同时，也在对应于高阻值负载电阻的区域沉积无掺杂Poly，刻蚀除去多余的Poly以形成晶体管的Poly栅极和高阻值负载电阻，然后再对晶体管的Poly栅极进行掺杂，实现了无需额外沉积一层无掺杂Poly并进行刻蚀以形成高阻值负载电阻的目的，在不影响器件性能的条件下完成了与标准CMOS逻辑工艺的兼容。
附图说明
图1为电阻负载4T SRAM单元的等效电路图；
图2为采用本发明的制造方法制作图1所示的4T SRAM单元的多晶硅层(Poly)、有源区层(ACT，active)和金属层1(Metal1)版图。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。
在背景技术中已经提及，现有的4T SRAM单元制造方法中，通常先制作好4个NMOS晶体管的N+掺杂Poly栅极，完成晶体管的制作之后在对应于高阻值负载电阻的区域再额外沉积一层无掺杂Poly形成一对高阻值负载电阻。这样就在标准CMOS逻辑工艺基础之上还需要额外制作一层无掺杂Poly并进行刻蚀以形成高阻值负载电阻，因此增加了额外的工艺步骤。
本发明的核心思想在于，在制作晶体管栅极的过程中，在对应于晶体管的区域沉积无掺杂Poly的同时，也在对应于高阻值负载电阻的区域沉积无掺杂Poly，以实现无需额外沉积一层无掺杂Poly并进行刻蚀以形成高阻值负载电阻的目的。
由于本发明涉及的4T SRAM单元制造方法除了高阻值负载电阻的形成过程以外，其他工艺均与现有工艺相同或相似，所以对其他工艺的具体过程均不予介绍，但是本领域技术人员对此应是知晓的。
图1为电阻负载4T SRAM单元的等效电路图，所述单元包括4个NMOS晶体管M1～M4和一对负载电阻R1、R2。图2是采用本发明的制造方法制作图1所示的4T SRAM单元的多晶硅层(Poly)、有源区层(ACT，active)和金属层1(Metal1)版图。图中区域1形成R1，区域2形成R2，两个区域均含有硅化物阻挡层(SAB，salicide block)以阻挡金属硅化物在Poly上的形成，这样就保证了一对具有高阻值的负载电阻的形成。电阻R1、R2的一端分别通过通孔11和21接到电源Vdd。区域3形成4个NMOS晶体管，其Poly栅极均为N+掺杂。31～34分别对应于图1中的4个NMOS晶体管M1～M4。晶体管31的源极通过源极接触孔313连接到电源Vss，其栅极连接电阻R2的另一端以及晶体管32、34共有的漏极。晶体管32、34共有的漏极通过接触孔322引出。类似的，晶体管32的源极通过源极接触孔323连接到电源Vss，其栅极连接电阻R1的另一端以及晶体管31、33共有的漏极。晶体管31、33共有的漏极通过接触孔312引出。晶体管33通过栅极接触孔331接到字线WL，通过源极接触孔333接到位线BLb(BL的非)。类似的，晶体管34通过栅极接触孔341接到字线WL，通过源极接触孔343接到位线BL。
在制作图1所示的4T SRAM单元时，在制作晶体管31～34的栅极的过程中，首先在整个区域1、2、3上同时沉积一层无掺杂无金属硅化物的Poly，刻蚀除去多余的Poly以形成晶体管31～34的Poly栅极和高阻值负载电阻R1、R2，然后再对区域3中晶体管31～34的Poly栅极进行N+掺杂，最后完成4T SRAM单元的制作。
综上所述，本发明所提供的一种4T SRAM单元制造方法，在制作晶体管栅极的过程中，利用标准CMOS逻辑工艺现有的沉积无掺杂Poly的步骤，在对应于晶体管的区域沉积无掺杂Poly的同时，也在对应于高阻值负载电阻的区域沉积无掺杂Poly，刻蚀除去多余的Poly以形成晶体管的Poly栅极和高阻值负载电阻，然后再对晶体管的Poly栅极进行掺杂，实现了无需额外沉积一层无掺杂Poly并进行刻蚀以形成高阻值负载电阻的目的，在不影响器件性能的条件下完成了与标准CMOS逻辑工艺的兼容。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (1)
1.一种四晶体管SRAM单元制造方法，所述四晶体管SRAM单元包括四个晶体管和一对高阻值负载电阻，所述晶体管的栅极制作过程包括：在对应于晶体管的区域沉积无掺杂多晶硅并进行刻蚀以形成多晶硅栅极，然后通过离子注入对晶体管的多晶硅栅极进行掺杂，其特征在于，所述方法在对应于晶体管的区域沉积无掺杂多晶硅的同时，也在对应于高阻值负载电阻的区域沉积无掺杂多晶硅；并且在刻蚀以形成多晶硅栅极的同时，通过刻蚀除去多余的多晶硅，形成高阻值负载电阻。
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