JP2005268620A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、半導体基板21の主表面上に設けられたゲート絶縁膜23と、前記ゲート絶縁膜上に設けられたゲート電極24と、前記ゲート電極の一方の側面に接して設けられた第1オフセットスペーサ25と、前記ゲート電極の他方の側面に接して設けられた第1スペーサ26−2と、前記第1オフセットスペーサに接して設けられた第2スペーサ26−1と、前記第1、第2スペーサの下方の前記半導体基板の主表面中に、前記ゲート電極および第1オフセットスペーサを挟むように隔離されて設けられたソース領域28、ドレイン領域27−1、27−2とを具備し、前記ソース領域28は、前記ドレイン領域よりも深い位置d4に設けられ、かつ前記ソース領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも高いことを特徴とする。
【選択図】 図8
Description
Electron Devices Meeting, 2002. IEDM '02. Digest. International , 8-11 Dec. 2002, P.639 - 642 ,"14 nm gate length CMOSFETs utilizing low thermal budget process with poly-SiGe and Ni salicide" , Hokazono, A.; Ohuchi, K.; Takayanagi, M.; Watanabe, Y.; Magoshi, S.; Kato, Y.;Shimizu, T.; Mori, S.; Oguma, H.; Sasaki, T.; Yoshimura, H.; Miyano, K.; Yasutake, N.; Suto, H.; Adachi, K.; Fukui, H.; Watanabe, T.; Tamaoki, N.; Toyoshima, Y.; Ishiuchi, H.
まず、図1乃至図7を用いて、この発明の第1の実施形態に係る半導体装置およびその製造方法について説明する。図1は、第1の実施形態に係る半導体装置を模式的に示す断面構造図である。
次に、図8乃至図13を用いて、この発明の第2の実施形態に係る半導体装置およびその製造方法について説明する。図8は、第2の実施形態に係る半導体装置を模式的に示す断面構造図である。以下の説明において、上記第1の実施形態と重複する部分の説明を省略する。
次に、図14乃至図16を用いてこの発明の第3の実施形態に係る半導体装置およびその製造方法について説明する。以下の実施形態の説明において、上記第2の実施形態と重複する部分の説明を省略し、相違する部分について詳しく説明する。
図14で示した半導体装置を例に挙げて説明する。
次に、図17乃至図19を用いて第4の実施形態に係る半導体装置およびその製造方法を説明する。図17は、第4の実施形態に係る半導体装置の例を模式的に示す断面構造図である。以下、上記第2の実施形態と重複する部分の説明を省略する。
次に、図20乃至図22を用いてこの発明の変形例1に係る半導体装置およびその製造方法について説明する。図20は、変形例1に係る半導体装置の例を模式的に示す断面構造図である。以下の説明において、上記第2の実施形態と重複する部分の説明を省略する。
次に、図23乃至図25を用いてこの発明の変形例2に係る半導体装置およびその製造方法を説明する。図23は、変形例2に係る半導体装置の例を模式的に示す断面構造図である。
次に、図26乃至図39を用いて、この発明の第5の実施形態に係る半導体装置およびその製造方法ついて説明する。図26は、第5の実施形態に係る半導体装置のメモリセルアレイを模式的に示す平面図である。図26に示すように、この実施形態に係る半導体装置は、4個(Cell1〜Cell4)のいわゆるSRAM(Static Random Access Memory )により構成されている。
また、この発明の一態様に係る半導体装置の製造方法は、半導体基板21の主表面中に素子分離膜22を形成し、素子領域を形成する工程と、前記素子領域におけるドレイン領域が形成される予定の半導体基板上にダミーパターン層30を形成する工程と、前記素子領域上および前記ダミーパターン層上に沿ってオフセットスペーサ材31を形成する工程と、前記オフセットスペーサ材をエッチバックし、前記ダミーパターン層の側壁に接する第1オフセットスペーサ25を形成する工程と、前記素子領域上、前記第1オフセット領域上、および前記ダミーパターン層上に沿ってゲート絶縁膜材を形成する工程と、前記絶縁膜上にゲート電極材を形成する工程と、全面の異方性エッチングを行うことにより、前記半導体基板上にゲート絶縁膜23およびゲート電極24を形成する工程と、前記ダミーパターン層30をマスクとして用い、前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に第1ソース領域28−1を形成する工程と、前記ダミーパターン層30を除去する工程と、前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に前記第1ソース領域28−1よりも浅い位置d2に第1ドレイン領域27−1を形成する工程と、前記ゲート電極の側壁に第1スペーサ26−2を形成し、前記第1オフセットスペーサの側壁に第2スペーサ26−2を形成する工程と、前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に前記第1ソース領域および第1ドレイン領域よりも深い位置d3に第2ソース領域28−2、第2ドレイン領域27−2を形成する工程とを具備する。
Claims (5)
- 半導体基板の主表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の一方の側面に接して設けられた第1オフセットスペーサと、
前記ゲート電極の他方の側面に接して設けられた第1スペーサと、
前記第1オフセットスペーサに接して設けられた第2スペーサと、
前記第1、第2スペーサの下方の前記半導体基板の主表面中に、前記ゲート電極および第1オフセットスペーサを挟むように隔離されて設けられた第1ソース領域、第1ドレイン領域と、
前記第1ソース領域に隣接して設けられた第2ソース領域と、
前記第1ドレイン領域に隣接して設けられた第2ドレイン領域とを具備し、
前記第2ソース領域は、前記第1ソース領域よりも深い位置に設けられ、かつ前記第2ソース領域の不純物濃度は、前記第1ソース領域の不純物濃度よりも高く、
前記第1ソース領域は、前記第1ドレイン領域よりも深い位置に設けられ、かつ前記第1ソース領域の不純物濃度は、前記第1ドレイン領域の不純物濃度よりも高いこと
を特徴とする半導体装置。 - 半導体基板の主表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の一方の側面に接して設けられた第1オフセットスペーサと、
前記ゲート電極の他方の側面に接して設けられた第1スペーサと、
前記第1オフセットスペーサに接して設けられた第2スペーサと、
前記第1、第2スペーサの下方の前記半導体基板の主表面中に、前記ゲート電極および第1オフセットスペーサを挟むように隔離されて設けられたソース領域、ドレイン領域とを具備し、
前記ソース領域は、前記ドレイン領域よりも深い位置に設けられ、かつ前記ソース領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも高いこと
を特徴とする半導体装置。 - 前記ゲート絶縁膜および第1オフセットスペーサは一体化され、
前記ゲート電極と第1スペーサとの間に設けられた第2オフセットスペーサと、
前記ゲート絶縁膜と一体化された第1オフセットスペーサの側面に接して設けられた第3オフセットスペーサとを更に具備し、
前記第1オフセットスペーサの膜厚は、前記第2オフセットスペーサの膜厚よりも厚いか、またはほぼ同一であること
を特徴とする請求項1または2に記載の半導体装置。 - 半導体基板の主表面中に素子分離膜を形成し、素子領域を形成する工程と、
前記素子領域におけるドレイン領域が形成される予定の半導体基板上にダミーパターン層を形成する工程と、
前記素子領域上および前記ダミーパターン層上に沿ってオフセットスペーサ材を形成する工程と、
前記オフセットスペーサ材をエッチバックし、前記ダミーパターン層の側壁に接する第1オフセットスペーサを形成する工程と、
前記素子領域上、前記第1オフセット領域上、および前記ダミーパターン層上に沿ってゲート絶縁膜材を形成する工程と、
前記絶縁膜上にゲート電極材を形成する工程と、
全面の異方性エッチングを行うことにより、前記半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
前記ダミーパターン層をマスクとして用い、前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に第1ソース領域を形成する工程と、
前記ダミーパターン層を除去する工程と、
前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に前記第1ソース領域よりも浅い位置に第1ドレイン領域を形成する工程と、
前記ゲート電極の側壁に第1スペーサを形成し、前記第1オフセットスペーサの側壁に第2スペーサを形成する工程と、
前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に前記第1ソース領域および第1ドレイン領域よりも深い位置に第2ソース領域、第2ドレイン領域を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。 - 前記素子領域におけるドレイン領域が形成される予定の半導体基板上にダミーパターン層を形成する工程の後に、前記素子領域上および前記ダミーパターン層上に沿って絶縁膜材を形成する工程と、
前記絶縁膜材上にゲート電極材を形成する工程と、
全面の異方性エッチングを行い、前記ダミーパターン層の側壁に接し前記ゲート絶縁膜および前記オフセットスペーサとして働き、前記ゲート絶縁膜と前記オフセットスペーサとが一体化された絶縁膜およびゲート電極を形成する工程と、
前記素子領域上、前記ゲート電極上、前記ゲート絶縁膜と前記オフセットスペーサとが一体化された絶縁膜上、およびダミーパターン層上に沿って前記第1オフセットスペーサよりも膜厚が薄いかほぼ同一の第2オフセットスペーサ材を形成する工程と、
全面の異方性エッチングを行い、前記ゲート電極の側壁に第2オフセットスペーサを形成する工程と、
前記ダミーパターン層をマスクとして用い、前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に第3ソース領域を形成する工程と、
前記ダミーパターン層を除去する工程と、
前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記半導体基板中に前記第1ソース領域よりも浅い位置に第3ドレイン領域を形成する工程と、
前記ゲート電極の側壁に第1スペーサを形成し、前記第1オフセットスペーサの側壁に第2スペーサを形成する工程と、
前記第1スペーサおよび第2スペーサをマスクとして、前記半導体基板中に前記半導体基板と異なる導電型の不純物を導入し、前記第3ソース領域よりも浅く、前記第3ドレイン領域よりも深い位置に第4ドレイン領域を形成し、ドレイン側のみLDD構造を形成する工程とを更に具備すること
を特徴とする請求項4に記載の半導体装置の製造方法。
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