CN103681335B - 半导体器件制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件制造方法，包括：在衬底上形成栅极层，包括第一栅极层和第二栅极层；在栅极层一侧的衬底中形成第一掺杂区以及在衬底上形成第一侧墙；去除第二栅极层；在第一栅极层上形成第二侧墙；去除未被第二侧墙覆盖的第一栅极层，形成最终栅极线条。依照本发明的半导体器件制造方法，利用多个支撑侧墙来保护和控制栅极线条的形成，有效避免了小尺寸栅极线条的剥离，提高了器件的可靠性。
Description
技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种防止小尺寸栅极剥离的方法。
背景技术
随着业界对于器件集成度以及自身性能要求不断提高，集成电路中半导体器件的尺寸持续等比例缩减，其代表之一就是MOSFET的栅极尺寸，通常作为器件的特征尺寸。
MOSFET的栅极制造的工序通常包括：在衬底上沉积栅极绝缘层；在栅极绝缘层上沉积栅极导电层；在栅极导电层上沉积硬掩模层或者直接旋涂光刻胶；采用普通光学曝光、显影的光刻方法，形成硬掩模图形和/或光刻胶图形；以这些掩模图形为掩模，刻蚀栅极导电层以及栅极绝缘层形成栅极堆叠。随后，继续完成器件制造，例如在栅极堆叠周围形成栅极侧墙，在两侧衬底中形成源漏区等。
在传统的大尺寸器件中，栅极宽度-特征尺寸较大，例如130nm、90nm以上，曝光系统例如是i线或者g线水银灯光源，或者为紫外光源等，在曝光、显影过程中不会较大消耗光刻胶，更不会损伤硬掩模层，因此线条边缘粗糙度较低。在后续的刻蚀过程中，常规的湿法腐蚀或者干法刻蚀对于大尺寸线条的侧向刻蚀程度有限，能保持住大部分线条，图形失真不明显。
然而，对于持续缩减的小尺寸器件而言，特征尺寸已经降低至45nm、乃至22nm以下，传统的光刻方法已被电子束光刻、离子束光刻、乃至原子束光刻替代，对于光刻胶、硬掩模层的轰击增大，加上邻近效应等，线条整体尺寸减小的同时其边缘粗糙度也提高。同时，为了提高线条的侧面准直度，采用碳氟基气体的反应离子刻蚀(RIE)来刻蚀栅极线条，在刻蚀过程中线宽较窄的栅极线条很容易发生剥落、剥离、缺损等现象，提高了线条图形失真度，严重影响了器件的最终性能。
发明内容
由上所述，本发明的目的在于克服上述问题，提供一种能防止栅极线条剥离的半导体器件制造方法。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成栅极层，包括第一栅极层和第二栅极层；在栅极层一侧的衬底中形成第一掺杂区以及在衬底上形成第一侧墙；去除第二栅极层；在第一栅极层上形成第二侧墙；去除未被第二侧墙覆盖的第一栅极层，形成最终栅极线条。
其中，第一栅极层和第二栅极层之间还包括栅极间隔层，第一栅极层与衬底之间还包括栅极绝缘层。
其中，栅极间隔层包括氧化硅、氮化硅、氮氧化硅、氧化锗、高k材料及其组合，栅极绝缘层包括氧化硅、氮氧化硅、高k材料及其组合。
其中，第一和/或第二栅极层包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗、SiC、SiGe、金属、金属合金、金属氮化物及其组合。
其中，形成第一掺杂区和第一侧墙的步骤进一步包括：刻蚀栅极层暴露衬底；执行第一掺杂，在栅极层一侧的衬底中形成第一掺杂区的轻掺杂部分；在栅极层一侧的衬底上形成第一侧墙；执行第二掺杂，在第一侧墙的外侧形成第一掺杂区的重掺杂部分。
其中，在形成第一侧墙之后还包括在衬底上形成第一层间介质层。
其中，去除第二栅极层之后暴露了第一侧墙的上部部分，第二侧墙与第一侧墙的上部部分相邻且位于与第一掺杂区相对的另一侧。
其中，去除未被第二侧墙覆盖的第一栅极层之后进一步包括：执行第三掺杂，在第一栅极层的另一侧的衬底中形成第二掺杂区的轻掺杂部分；在第一栅极层的另一侧的衬底上形成第三侧墙；执行第四掺杂，在第三侧墙的外侧形成第二掺杂区的重掺杂部分。
其中，形成重掺杂部分之后进一步包括：在衬底上形成第二层间介质层；平坦化第二层间介质层、第三侧墙、第二侧墙、第一侧墙，直至暴露第一栅极层。
其中，第一和/或第二侧墙包括氧化硅、氮化硅、氮氧化硅、类金刚石无定形碳及其组合。
依照本发明的半导体器件制造方法，利用多个支撑侧墙来保护和控制栅极线条的形成，有效避免了小尺寸栅极线条的剥离，提高了器件的可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图11为依照本发明的半导体器件制造方法各步骤的剖面示意图；以及
图12为依照本发明的半导体器件制造方法的示意性流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能防止栅极线条剥离的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
以下将结合图12的流程图并且参照图1至图11的剖面示意图来详细说明依照本发明的半导体器件制造方法各步骤。
参照图11以及图1，在衬底上形成第一栅极层和第二栅极层。
提供衬底1，依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。优选地，衬底1为体Si或SOI以便与CMOS工艺兼容而用于制作大规模集成电路。优选地，在衬底1中形成浅沟槽隔离(STI，未示出)，例如先光刻/刻蚀衬底1形成浅沟槽然后采用LPCVD、PECVD等常规技术沉积绝缘隔离材料并CMP平坦化直至露出衬底1，形成STI，其中STI的填充材料可以是氧化物、氮化物、氮氧化物等常规绝缘材料，还可以是Bi0.95La0.05NiO3、BiNiO3、ZrW2O8、Ag3[Co(CN)6]等具有超大(正/负)热膨胀系数的材料(100K的温度下线性体积膨胀系数的绝对值大于10-4/K)以便通过应力STI向沟道区施加应力从而进一步提高载流子迁移率。
在整个晶片表面也即衬底1和STI表面通过LPCVD、PECVD、HDPCVD、RTO、MOCVD、MBE、ALD等方法形成栅极绝缘层2，其材质可以是氧化硅、氮氧化硅、或高k材料，其中高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。层2的厚度例如仅为1～10nm，并优选3～5nm。
在栅极绝缘层2上通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等常规方法形成栅极层3。优选地，栅极层3包括多层结构，例如至少包括第一栅极层3A、第二栅极层3C、以及优选地存在于两个栅极层之间的栅极间隔层3B。当栅极层3用作后栅工艺的假栅极层时，第一栅极层3A与第二栅极层3C的材质可以选自多晶硅、非晶硅、微晶硅、非晶碳、非晶锗、SiC、SiGe等及其组合。当栅极层3用作前栅工艺的最终栅极层时，第一栅极层3A与第二栅极层3C的材质可以是掺杂多晶硅、多晶锗硅、金属、金属合金、金属氮化物及其组合，其中所述金属包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等及其组合，金属合金为以上这些金属的合金，金属氮化物为以上这些金属对应的氮化物。可选地，不论是前栅工艺还是后栅工艺，第一栅极层3A与第二栅极层3C材质相同，以便于简化刻蚀工艺、提高刻蚀的均匀一致性。栅极间隔层3B的材质不同于第一和/或第二栅极层，层3B包括氧化硅、氮化硅、氮氧化硅、氧化锗、高k材料及其组合。优选地，栅极间隔层3B采用氧化硅等材质以减少成本。以上各层的厚度不必如附图所示，而是根据实际器件需要合理设定。此外，栅极间隔层3B也可以不存在，在后续刻蚀栅极层时采用控制刻蚀速度和时间来自动停止刻蚀，使得单一材质的栅极层3A/3C中仅去除顶部的层3C而保留下方的层3A。
此外，虽然图1所示栅极层3覆盖了所有器件表面，但是实际上也可以先光刻/刻蚀形成大尺寸的栅极线条，例如线宽大于90nm乃至大于130nm，然后再执行以下所述工序以精细化栅极线条。
参照图12以及图2至图5，在栅极层一侧的衬底中形成第一掺杂区以及在衬底上形成第一侧墙。
如图2所示，通过常规的光刻/刻蚀方法，刻蚀去除栅极层3的一部分，暴露其一侧的栅极绝缘层2或者衬底1(栅极绝缘层2可以刻蚀去除部分，也可以保留)。在此过程中，由于仅需要刻蚀去除少部分栅极层3，也即剩下的栅极层3的线条宽度较大，因此此时不会发生栅极的剥离。可以采用光学光刻，例如i线、g线、UV、EUV等，也可以采用电子束光刻、离子束光刻、原子束光刻等更精细的光刻技术，形成光刻胶和/或硬掩模材料(通常为氧化硅、氮化硅及其组合)构成的掩模图形(未示出)，以该掩模图形为掩模，采用各向异性的方法依次刻蚀第二栅极层3C、栅极间隔层3B、第一栅极层3A，直至暴露一侧的栅极绝缘层2或者衬底1。其中，各向异性的刻蚀方法可以是等离子体干法刻蚀或者反应离子刻蚀(RIE)，刻蚀气体可以包括碳氟基气体、氩气等惰性气体、氧气等氧化性气体等等及其组合。
如图3所示，执行第一掺杂，在栅极层3一侧(外侧，即背离沟道区的方向)的衬底1中首先形成第一掺杂区的轻掺杂部分1DL。该第一掺杂区将作为MOSFET器件的源漏区之一，在以下实施例以及附图中以漏区(drain，简写为D)为例，但是实际上也可以首先制造器件的源区(source，简写为S)。采用低剂量、低能量的垂直离子注入的方式，在栅极层3一侧的衬底1中形成轻掺杂、浅结深的漏区延伸区1DL。优选地，还采用倾斜离子注入，在衬底中形成晕状漏区掺杂区(halo结构，未示出)。
如图4所示，在栅极层3一侧的衬底上形成第一侧墙4D，在第一侧墙4D的外侧。在整个器件上通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等方法沉积绝缘介质层4，光刻/刻蚀使得仅在栅极层3暴露的侧壁上留下第一侧墙4D。绝缘介质层4的材质包括氧化硅、氮化硅、氮氧化硅、类金刚石无定形碳(DLC)及其组合，优选地为氮化硅、DLC以提高刻蚀选择性以及额外提高沟道区应力。第一侧墙4D的厚度例如为5～30nm。以第一侧墙4D为掩模，执行第二掺杂，在第一侧墙4D外侧的衬底中形成第一掺杂区的重掺杂部分1DH。采用高剂量、高能量的垂直离子注入方式，形成重掺杂漏区1DH。优选地，在漏区1D(1DL与1DH)表面蒸发、溅射金属薄层(例如Ni、Co、Pt、Ti及其组合)，高温退火使其与漏区中的Si反应形成金属硅化物以降低接触电阻。
优选地，如图5所示，在整个器件上形成第一层间介质层(ILD)5D。例如通过旋涂、喷涂、滴涂、丝网印刷、CVD等方法形成第一ILD5D，其材质可以是氧化硅、氮氧化硅、低k材料及其组合，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔S iOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。优选地，采用CMP、回刻等技术平坦化ILD5D直至暴露栅极层3(顶部的第二栅极层3C)。
参照图12以及图6，去除第二栅极层3C，暴露出第一侧墙4D的上部部分。对于多晶硅、非晶硅、微晶硅等材质的第二栅极层3C，可以采用KOH、TMAH湿法腐蚀方法，或者采用等离子干法刻蚀或者RIE方法来去除。对于其他材料，则优选采用等离子干法刻蚀或者RIE方法。当存在栅极间隔层3B时，由于材质不同，可以有效控制反应停止在该间隔层上。此外，栅极间隔层3B可以更有效保护下层的第一栅极层3A不被剥离，因此在本发明实施例中是优选采用的。当不存在栅极间隔层3B时，则可以通过控制反应速度和时间来计算合适的刻蚀停止点，以仅去除栅极层3的上部部分而保留下部部分。值得注意的是，在此过程中，整个上部剩余的第二栅极层3C均被去除，而不是图2所示的部分去除。
参照图12以及图7，在第一栅极层3A上(存在栅极间隔层3B时则在栅极间隔层3B上)形成第二侧墙4G，位于第一侧墙4D暴露的上部部分的内侧(朝向沟道区的一侧)。与第一侧墙4D的形成类似，先通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等方法沉积绝缘介质材料然后刻蚀，在第一侧墙4D内侧、第一栅极层3A/栅极间隔层3B上形成第二侧墙4G，其材质与第一侧墙4D相同。第二侧墙4G的厚度实际控制了未来最终器件栅极宽度，因此其厚度例如为10～45nm并且优选10～22nm。
参照图12以及图8，以第二侧墙4G为掩模，刻蚀去除未被覆盖的栅极间隔层3B/第一栅极层3A部分，留下最终需要的栅极线条。与刻蚀去除第二栅极层3C类似，采用湿法和/或干法刻蚀来去除栅极间隔层3B/第一栅极层3A。其中，由于第一侧墙4D与第二侧墙4G的保护，位于第二侧墙4G正下方的第一栅极层3A部分不会因此被刻蚀发生剥离，因此有效保证了栅极线条的完整度以及较好的粗糙度。可以通过严格控制沉积第二侧墙4G的工艺参数来调整绝缘介质层的厚度并且控制刻蚀绝缘介质层的工艺参数来最终控制第二侧墙4G的厚度，由此可以控制使得最终栅极线条的宽度小于22nm，也即本发明的方法实际上也提高了栅极线条加工的精度。
参照图12以及图9至图10，在第一栅极层3A的另一侧(相对于第一侧墙4D的一侧，图中左侧)衬底中形成第二掺杂区1S以及在衬底上形成第三侧墙4S。
如图9所示，与图3类似，采用低剂量、低能量的垂直离子注入，在第一栅极层3A另一侧衬底中形成轻掺杂的源区延伸区1SL。优选地，也采用倾斜离子注入形成晕状的源区掺杂区(未示出halo源区)
如图10所示，与图4类似，先在第一栅极层3A的另一侧衬底上沉积之后刻蚀形成第三侧墙4S，其材质与第一侧墙4D、第二侧墙4G相同，其厚度与第一侧墙4D相同。以第三侧墙4S为掩模，采用高能量、高剂量的垂直离子注入形成源区1S的重掺杂部分1SH。
参照图11所示，与图5类似，在第一栅极层3A另一侧衬底上形成ILD 5S，材质及其形成方法与ILD 5D相同。然后采用CMP、回刻等方法平坦化ILD 5(包括5S与5D)、侧墙4(包括第一侧墙4D、第二侧墙4G、第三侧墙4S)、栅极间隔层3B等各层，直至暴露第一栅极层3A构成的最终栅极线条。
此后，可以刻蚀ILD形成源漏接触孔，沉积填充金属及其氮化物形成接触塞，完成最终器件制造。
在后栅工艺中，可以刻蚀去除暴露的假栅极层3A，在ILD5以及侧墙4中留下栅极沟槽，然后沉积填充高k材料的栅极绝缘层以及金属/金属氮化物材质的栅极导电层，形成最终的包围型栅极堆叠结构。
此外，虽然本发明实施例及其附图中显示的是先形成漏区后形成源区，但是实际上也可以反过来先形成源区后形成漏区。
此外，虽然本发明附图中仅显示了平面沟道的NMOS或PMOS示意图，但是本领域技术人员应当知晓的是本发明可用于CMOS结构，也可应用于其他例如立体多栅、垂直沟道、纳米线等器件结构。
依照本发明的半导体器件制造方法，利用多个支撑侧墙来保护和控制栅极线条的形成，有效避免了小尺寸栅极线条的剥离，提高了器件的可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (9)
1.一种半导体器件制造方法，包括：
在衬底上形成栅极层，包括第一栅极层和第二栅极层；
刻蚀栅极层暴露衬底；
执行第一掺杂，在栅极层一侧的衬底中形成第一掺杂区的轻掺杂部分；
在栅极层一侧的衬底上形成第一侧墙；
执行第二掺杂，在第一侧墙的外侧形成第一掺杂区的重掺杂部分；
去除第二栅极层；
在第一栅极层上形成第二侧墙；
去除未被第二侧墙覆盖的第一栅极层，形成最终栅极线条。
2.如权利要求1的方法，其中，第一栅极层和第二栅极层之间还包括栅极间隔层，第一栅极层与衬底之间还包括栅极绝缘层。
3.如权利要求2的方法，其中，栅极间隔层包括氧化硅、氮化硅、氮氧化硅、氧化锗、高k材料及其组合，栅极绝缘层包括氧化硅、氮氧化硅、高k材料及其组合。
4.如权利要求1的方法，其中，第一和/或第二栅极层包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗、SiC、SiGe、金属、金属合金、金属氮化物及其组合。
5.如权利要求1的方法，其中，在形成第一侧墙之后还包括在衬底上形成第一层间介质层。
6.如权利要求1的方法，其中，去除第二栅极层之后暴露了第一侧墙的上部部分，第二侧墙与第一侧墙的上部部分相邻且位于与第一掺杂区相对的另一侧。
7.如权利要求1的方法，其中，去除未被第二侧墙覆盖的第一栅极层之后进一步包括：
执行第三掺杂，在第一栅极层的另一侧的衬底中形成第二掺杂区的轻掺杂部分；
在第一栅极层的另一侧的衬底上形成第三侧墙；
执行第四掺杂，在第三侧墙的外侧形成第二掺杂区的重掺杂部分。
8.如权利要求7的方法，其中，形成重掺杂部分之后进一步包括：
在衬底上形成第二层间介质层；
平坦化第二层间介质层、第三侧墙、第二侧墙、第一侧墙，直至暴露第一栅极层。
9.如权利要求1的方法，其中，第一和/或第二侧墙包括氧化硅、氮化硅、氮氧化硅、类金刚石无定形碳及其组合。
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