CN114023702B - 一种解决电阻非线性的智能功率mos管的制造方法 - Google Patents
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Abstract
本发明公开了一种解决电阻非线性的智能功率MOS管的制造方法。该方法包括在体区的上侧制作源区注入所需的第一光刻胶层，然后依次进行第一导电类型的元素注入和推阱操作，以在体区内制作形成第一导电类型的源区，同时对主MOS管多晶硅栅、启动MOS管多晶硅栅和电阻RDG2a进行掺杂，使得主MOS管多晶硅栅、启动MOS管多晶硅栅和电阻RDG2a变为第一导电类型掺杂。本发明通过Poly注入工艺的调整、修改NSD版图设计，并增加一张PSD版图设计的方式，使得RDG2a与RDG2b均为N型掺杂，因此RDG2a与RDG2b之间产生的非必要的PN消失，使得低电压下的电阻非线性问题得以解决。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种解决电阻非线性的智能功率MOS管的制造方法。
背景技术
在图1所示器件中，是在Power MOS管中集成了一个Driver MOS管，并且DriverMOS管的G2、S2均为独立结构，且G2端与Drain端通过电阻RDG2相连，阻值在8MΩ-50MΩ。这种结构可以降低电源电路中启动的损耗和待机功耗，提高能源转换效率。同时集成DriverMOS管和电阻RDG2的工艺和普通智能功率MOS管工艺完全兼容，可以降低芯片生产成本。
但是在这种集成启动器件（Driver MOS管）的MOS管产品，在实际应用中，如小家电类产品的应用中，RDG2存在非线性的问题，即小电压下，RDG2非常大，达到上千MΩ的水平，如图2所示；RDG2过大导致Driver MOS管无法启动，器件不能工作，并最终导致终端应产品无法正常工作，带来极大隐患。
通过分析发现，RDG2实际由两部分组成，即RDG2a及RDG2b，如图3所示，RDG2a为通过版图设计在管芯边缘引入的部分，RDG2b为寄生部分，即为Driver MOS管寄生的栅极电阻。当前工艺，造成RDG2存在非线性的问题的原因主要是由于RDG2a为P型掺杂，而RDG2b为N型掺杂，在RDG2a与RDG2b的交界面，即P型掺杂与N型掺杂的交界面处，产生了一个非必要的PN结，因此，在Drain端电压小于50V时，此PN结未开启，RDG2会呈现出超高阻的状态，阻值大于1000MΩ；在Drain端电压大于50V时，PN结导通，高阻状态消失，RDG2呈线性状态。
在解决RDG2电阻非线性问题的同时，不能影响Power MOS管中Poly的掺杂类型或浓度，否则会影响Power MOS管的寄生栅极电阻或阈值，因此，该问题无法通过单纯的调整Poly注入、NSD注入、PSD注入来解决。
发明内容
本发明的目的是针对现有技术存在的不足，提供一种解决电阻非线性的智能功率MOS管的制造方法。
为实现上述目的，本发明提供了一种解决电阻非线性的智能功率MOS管的制造方法，包括：
提供第一导电类型的衬底，在所述衬底上制作形成外延层；
在所述外延层上制作第二导电类型的耐压环区，以形成主MOS管有源区、启动MOS管区、电阻及耐压环区以及所述主MOS管有源区与启动MOS管区之间的隔离区；
在所述外延层的上侧生长场氧层，并将所述主MOS管有源区和启动MOS管区有源区内的场氧层刻蚀掉；
对所述有源区依次执行JFET注入和推阱操作；
在所述外延层及场氧层的上侧生长栅氧化层，并在所述栅氧化层的上侧沉积多晶硅，并对所述多晶硅注入第二导电类型的元素，然后对所述多晶硅进行刻蚀操作，以形成主MOS管多晶硅栅、启动MOS管多晶硅栅和电阻RDG2a，所述电阻RDG2a的内端与启动MOS管多晶硅栅的外端连接；
对没有多晶硅和场氧层覆盖的外延层注入第二导电类型的元素，以分别形成主MOS管有源区和启动MOS管的体区；
在所述体区的上侧制作源区注入所需的第一光刻胶层，然后依次进行第一导电类型的元素注入和推阱操作，以在所述体区内制作形成第一导电类型的源区，同时对所述主MOS管多晶硅栅、启动MOS管多晶硅栅和电阻RDG2a进行掺杂，使得所述主MOS管多晶硅栅、启动MOS管多晶硅栅和电阻RDG2a变为第一导电类型掺杂，然后将第一光刻胶层去除；
在器件的上表面涂抹形成第二光刻胶层，并在体区中部上侧的光刻胶上光刻形成注入口，通过所述注入口向体区内注入第二导电类型的元素，以在所述体区内制作形成第二导电类型的深源区，然后将第二光刻胶层去除；
在器件的上侧沉积介质层，并在所述介质层上刻蚀出连接孔；
在介质层的上侧及连接孔内溅射金属层，所述金属层经刻蚀形成主MOS管源极金属、主MOS管栅极金属、启动MOS管源极金属、启动MOS管栅极金属和截止环金属，所述电阻RDG2a的外端与截止环金属连接。
进一步的，所述第一导电类型为N型，所述第二导电类型为P型。
进一步的，对所述多晶硅注入的元素为硼，注入的剂量为1E15-3E15，注入的能量为40Kev-60Kev。
进一步的，所述多晶硅的厚度为6000-8000埃。
进一步的，所述电阻RDG2a呈盘绕设置。
进一步的，所述电阻RDG2a的宽度为0.8um-2.5um。
有益效果：本发明通过Poly注入工艺的调整、修改NSD版图设计，并增加一张PSD版图设计的方式，使得电阻RDG2a区域由原工艺的硼掺杂变为磷掺杂，使得RDG2a与RDG2b均为磷掺杂，即均为N型掺杂，因此RDG2a与RDG2b之间产生的非必要的PN消失，使得低电压下的电阻非线性问题得以解决；新工艺在原工艺的基础上，与现有智能功率MOS工艺完全兼容；以较低的成本彻底解决应用端启动MOS不工作及电路失效的问题。
附图说明
图1是现有智能功率MOS管的等效电路图；
图2是现有智能功率MOS管上的电阻RDG2的测试曲线图；
图3是现有智能功率MOS管上的电阻RDG2的结构示意图；
图4是本发明实施例在衬底上制作出外延层后的结构示意图；
图5是本发明实施例在外延层内制作出耐压环后的结构示意图；
图6是本发明实施例对场氧层进行刻蚀后的结构示意图；
图7是本发明实施例对多晶刻蚀后的结构示意图；
图8是在外延层内制作出体区后的结构示意图；
图9是在体区内制作源区后的结构示意图；
图10是在体区内制作出深源区后的结构示意图；
图11是在器件的上侧制作介质层后的结构示意图；
图12是对金属层刻蚀后的结构示意图；
图13是采用本发明实施例的方法制作出的智能功率MOS管的电阻RDG2测试曲线图。
具体实施方式
下面结合附图和具体实施例，进一步阐明本发明，本实施例在以本发明技术方案为前提下进行实施，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围。
如图4至12所示，本发明实施例提供了一种解决电阻非线性的智能功率MOS管的制造方法，包括：
参见图4，提供第一导电类型的衬底1，在衬底1上制作形成外延层2。以下NMOS管为例说明，即第一导电类型为N型，第二导电类型为P型。
参见图5，在外延层2上制作P型的耐压环3，以形成主MOS管有源区、启动MOS管区、电阻及耐压环区以及主MOS管有源区与启动MOS管区之间的隔离区。具体的，先在外延层上生长一层300埃-500埃的氧化层4，用于Ring注入的掩蔽层。然后在氧化层4的上侧进行Ring光刻，将需要进行Ring注入的区域曝光出来。然后Ring注入，Ring注入的能量为110Kev-130Kev，Ring注入的剂量为1.2E13-2.8E13，Ring注入的元素优选为硼元素。然后再进行Ring推阱操作，Ring推阱的温度为1150℃，时间为500分钟。形成耐压环3可以提高器件的击穿电压，同时使得主MOS管，启动MOS管相互隔离，能够独立工作。
参见图6，在外延层2的上侧生长场氧层5，并将主MOS管的有源区和启动MOS管的有源区内的场氧层5刻蚀掉，进而将主MOS管的有源区和启动MOS管的有源区同时打开。场氧层5的厚度优选为20000埃。
对所述有源区依次执行JFET注入和推阱操作，以降低器件的导通电阻。具体的，JFET注入操作注入的元素优选为磷，JFET注入的剂量为1.8E12-4E12，JFET 注入能量为100Kev-140Kev。JFET推阱操作的温度为1150℃，JFET推阱操作的时间为120-150分钟。
参见图7，在外延层2及场氧层5的上侧生长栅氧化层6，在栅氧化层6的上侧沉积多晶硅，并对多晶硅注入P型元素，然后对多晶硅进行刻蚀操作，以形成主MOS管多晶硅栅7、启动MOS管多晶硅栅8和电阻RDG2a，启动MOS管多晶硅栅8即为RDG2b，电阻RDG2a的内端与启动MOS管多晶硅栅7的外端连接。具体的，沉积多晶硅的厚度优选为6000-8000埃，多晶硅注入的元素为硼，注入的剂量为1E15-3E15，注入的能量为40Kev-60Kev。需要说明的是，此处注入P型元素主要是为了保证最终的电阻RDG2a的电阻率和掺杂浓度在合适的范围内。电阻RDG2a呈盘绕设置，电阻RDG2a的宽度优选为0.8um-2.5um。
参见图8，对没有多晶硅和场氧层5覆盖的外延层2注入P型元素，以分别形成主MOS管有源区和启动MOS管的P型的体区9。此处注入的元素优选为B元素，注入的能量为60KEV-120Kev，注入的剂量可根据VTH参数的需求调整，通常4E13-8E13左右。
参见图9，在体区9的上侧制作源区注入所需的第一光刻胶层10，然后依次进行N型元素注入和推阱操作，以在体区9内制作形成N型的源区11。由于未对主MOS管多晶硅栅7、启动MOS管多晶硅栅8和电阻RDG2a进行遮挡，在制作源区11时同时会对主MOS管多晶硅栅7、启动MOS管多晶硅栅8和电阻RDG2a进行掺杂，使得主MOS管多晶硅栅7、启动MOS管多晶硅栅8和电阻RDG2a变为N型掺杂，然后将第一光刻胶层10去除。此步骤中的注入的剂量优选为7E15-1E16，注入的能量为60Kev-100Kev，注入的元素优选为磷。此步骤中的推阱温度为950℃，推阱时间为25分钟。
参见图10，在器件的上表面涂抹形成第二光刻胶层12，并在体区9中部上侧的光刻胶上光刻形成注入口13，通过注入口13向体区9的中部注入P型的元素，以在体区9内制作形成P的深源区14，然后将残留的第二光刻胶层12去除。此步骤主要目的是降低寄生三极管的Rb电阻，提高器件抗冲击能力。此步骤中注入的剂量为1E15-3E15，注入的能量为120Kev-160Kev，注入的元素为硼。该步骤中通过第二光刻胶层将电阻RDG2a区域遮盖，从而避免RDG2a区域再次反向为P型，使得RDG2a产生不必要的PN结结构。
参见图11，在器件的上侧沉积介质层15，并在介质层15上刻蚀出连接孔。介质层15优选为BPSG （硼磷硅玻璃）层，其厚度优选为11000埃。
参见图12在介质层15的上侧及连接孔内溅射金属层，金属层经刻蚀形成主MOS管源极金属16、主MOS管栅极金属17、启动MOS管源极金属18、启动MOS管栅极金属19和截止环金属20，电阻RDG2a的外端与截止环金属20连接。
还可在器件的上侧沉积钝化层，钝化层优选为氮化硅钝化层，其厚度优选为7000-12000埃。然后经过钝化层光刻、腐蚀形成主MOS管和启动MOS管的Gate和Source的开口区。还可以从衬底1的下侧减薄至剩余厚度为200-300um，在衬底1的下侧蒸发形成背金层，背金层优选为Ti-Ni-Ag（钛-镍-银）层。
参见图13，优化后，制作出的智能功率MOS管从0V-500V全电压范围内，其电阻RDG2均为线性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，其它未具体描述的部分，属于现有技术或公知常识。在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (6)
1.一种解决电阻非线性的智能功率MOS管的制造方法，其特征在于，包括：
提供第一导电类型的衬底，在所述衬底上制作形成外延层；
在所述外延层上制作第二导电类型的耐压环区，以形成主MOS管有源区、启动MOS管区、电阻及耐压环区以及所述主MOS管有源区与启动MOS管区之间的隔离区；
在所述外延层的上侧生长场氧层，并将所述主MOS管有源区和启动MOS管区有源区内的场氧层刻蚀掉；
对所述有源区依次执行JFET注入和推阱操作；
在所述外延层及场氧层的上侧生长栅氧化层，并在所述栅氧化层的上侧沉积多晶硅，并对所述多晶硅注入第二导电类型的元素，然后对所述多晶硅进行刻蚀操作，以形成主MOS管多晶硅栅、启动MOS管多晶硅栅和电阻RDG2a，所述电阻RDG2a的内端与启动MOS管多晶硅栅的外端连接；
对没有多晶硅和场氧层覆盖的外延层注入第二导电类型的元素，以分别形成主MOS管有源区和启动MOS管的体区；
在所述体区的上侧制作源区注入所需的第一光刻胶层，然后依次进行第一导电类型的元素注入和推阱操作，以在所述体区内制作形成第一导电类型的源区，同时对所述主MOS管多晶硅栅、启动MOS管多晶硅栅和电阻RDG2a进行掺杂，使得所述主MOS管多晶硅栅、启动MOS管多晶硅栅和电阻RDG2a变为第一导电类型掺杂，然后将第一光刻胶层去除；
在器件的上表面涂抹形成第二光刻胶层，所述第二光刻胶层将电阻RDG2a区域遮盖，并在体区中部上侧的光刻胶上光刻形成注入口，通过所述注入口向体区内注入第二导电类型的元素，以在所述体区内制作形成第二导电类型的深源区，然后将第二光刻胶层去除；
在器件的上侧沉积介质层，并在所述介质层上刻蚀出连接孔；
在介质层的上侧及连接孔内溅射金属层，所述金属层经刻蚀形成主MOS管源极金属、主MOS管栅极金属、启动MOS管源极金属、启动MOS管栅极金属和截止环金属，所述电阻RDG2a的外端与截止环金属连接。
2.根据权利要求1所述的解决电阻非线性的智能功率MOS管的制造方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
3.根据权利要求2所述的解决电阻非线性的智能功率MOS管的制造方法，其特征在于，对所述多晶硅注入的元素为硼，注入的剂量为1E15-3E15，注入的能量为40Kev-60Kev。
4.根据权利要求1所述的解决电阻非线性的智能功率MOS管的制造方法，其特征在于，所述多晶硅的厚度为6000-8000埃。
5.根据权利要求1所述的解决电阻非线性的智能功率MOS管的制造方法，其特征在于，所述电阻RDG2a呈盘绕设置。
6.根据权利要求1所述的解决电阻非线性的智能功率MOS管的制造方法，其特征在于，所述电阻RDG2a的宽度为0.8um-2.5um。
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| CN115172457B (zh) * | 2022-09-06 | 2024-05-03 | 江苏应能微电子股份有限公司 | 碳化硅半导体场效晶体管的栅源极保护结构及制备方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0545363A1 (en) * | 1991-12-06 | 1993-06-09 | National Semiconductor Corporation | Integrated circuit fabrication process and structure |
| US5304502A (en) * | 1988-11-08 | 1994-04-19 | Yamaha Corporation | Process of fabricating semiconductor integrated circuit having conductive strips used as resistor and gate electrode of component transistor |
| US5723357A (en) * | 1996-10-11 | 1998-03-03 | United Microelectronics Corporation | Supplementary implantation method for fabricating twin gate CMOS |
| JP2007115913A (ja) * | 2005-10-20 | 2007-05-10 | Seiko Epson Corp | 半導体装置の製造方法 |
| CN108668408A (zh) * | 2018-04-23 | 2018-10-16 | 厦门元顺微电子技术有限公司 | 驱动电路结构及其制作方法 |
| CN109888018A (zh) * | 2019-04-03 | 2019-06-14 | 南京华瑞微集成电路有限公司 | 一种集成启动管、采样管和电阻的dmos及其制造方法 |
| CN111463283A (zh) * | 2020-03-30 | 2020-07-28 | 南京华瑞微集成电路有限公司 | 集成启动管、采样管和二极管的dmos结构及其制备方法 |
| WO2021196605A1 (zh) * | 2020-03-30 | 2021-10-07 | 南京华瑞微集成电路有限公司 | 集成启动管、采样管和电阻的高压超结dmos结构及其制备方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7241663B2 (en) * | 2005-04-19 | 2007-07-10 | Texas Instruments Incorporated | Maskless multiple sheet polysilicon resistor |
| JP5109403B2 (ja) * | 2007-02-22 | 2012-12-26 | 富士通セミコンダクター株式会社 | 半導体記憶装置およびその製造方法 |
| US7879666B2 (en) * | 2008-07-23 | 2011-02-01 | Freescale Semiconductor, Inc. | Semiconductor resistor formed in metal gate stack |
| JP2010267902A (ja) * | 2009-05-18 | 2010-11-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8580631B2 (en) * | 2010-10-25 | 2013-11-12 | Texas Instruments Incorporated | High sheet resistor in CMOS flow |
| JP5566540B2 (ja) * | 2011-09-21 | 2014-08-06 | 三菱電機株式会社 | 電力用半導体装置 |
| US8748256B2 (en) * | 2012-02-06 | 2014-06-10 | Texas Instruments Incorporated | Integrated circuit having silicide block resistor |
| JP6337634B2 (ja) * | 2014-06-16 | 2018-06-06 | 富士電機株式会社 | 半導体集積回路装置 |
| CN105023831B (zh) * | 2015-06-10 | 2018-08-21 | 上海华虹宏力半导体制造有限公司 | Cmos工艺中多晶硅电阻的制造方法 |
| CN107785324A (zh) * | 2017-09-19 | 2018-03-09 | 上海华虹宏力半导体制造有限公司 | 高压工艺集成电路方法 |
-
2022
- 2022-01-06 CN CN202210007421.1A patent/CN114023702B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304502A (en) * | 1988-11-08 | 1994-04-19 | Yamaha Corporation | Process of fabricating semiconductor integrated circuit having conductive strips used as resistor and gate electrode of component transistor |
| EP0545363A1 (en) * | 1991-12-06 | 1993-06-09 | National Semiconductor Corporation | Integrated circuit fabrication process and structure |
| US5723357A (en) * | 1996-10-11 | 1998-03-03 | United Microelectronics Corporation | Supplementary implantation method for fabricating twin gate CMOS |
| JP2007115913A (ja) * | 2005-10-20 | 2007-05-10 | Seiko Epson Corp | 半導体装置の製造方法 |
| CN108668408A (zh) * | 2018-04-23 | 2018-10-16 | 厦门元顺微电子技术有限公司 | 驱动电路结构及其制作方法 |
| CN109888018A (zh) * | 2019-04-03 | 2019-06-14 | 南京华瑞微集成电路有限公司 | 一种集成启动管、采样管和电阻的dmos及其制造方法 |
| CN111463283A (zh) * | 2020-03-30 | 2020-07-28 | 南京华瑞微集成电路有限公司 | 集成启动管、采样管和二极管的dmos结构及其制备方法 |
| WO2021196605A1 (zh) * | 2020-03-30 | 2021-10-07 | 南京华瑞微集成电路有限公司 | 集成启动管、采样管和电阻的高压超结dmos结构及其制备方法 |
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