JP2010267902A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 設計値に近似の抵抗値を有するポリシリコン抵抗素子を備えた半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置では、半導体基板の主面を含む内部にMOSトランジスタが形成され、このMOSトランジスタを取り囲んで素子分離絶縁膜3が形成されている。この素子分離絶縁膜3上方には、端子部11とこの端子11間に形成された抵抗部12とを備えたポリシリコン抵抗素子10が形成されている。そして、ポリシリコン抵抗素子10の抵抗部12は、同一形状、および同一寸法の複数の網目13を有する網構造に構成されており、かつ隣接する網目13の間隔が全て同一に形成されている。
【選択図】 図2
【解決手段】 本発明の半導体装置では、半導体基板の主面を含む内部にMOSトランジスタが形成され、このMOSトランジスタを取り囲んで素子分離絶縁膜3が形成されている。この素子分離絶縁膜3上方には、端子部11とこの端子11間に形成された抵抗部12とを備えたポリシリコン抵抗素子10が形成されている。そして、ポリシリコン抵抗素子10の抵抗部12は、同一形状、および同一寸法の複数の網目13を有する網構造に構成されており、かつ隣接する網目13の間隔が全て同一に形成されている。
【選択図】 図2
Description
本発明は、半導体装置およびその製造方法に係り、特にポリシリコン抵抗素子を備えた半導体装置およびその製造方法に関する。
従来から、ポリシリコン抵抗素子は、アナログLSI等の半導体装置に一般的に用いられている。例えば、特許文献1には、半導体基板を覆う絶縁膜上にポリシリコン膜を成膜してパターニングしてなるポリシリコン抵抗素子を有する半導体装置が記載されている。
一般に、ポリシリコン抵抗素子は、半導体装置の製造工程において、製造バラツキを生じる。例えば、設計値のポリシリコン抵抗素子の幅をWおよび長さをLとすると、幅方向の製造バラツキΔW、長さ方向の製造バラツキΔLを生じる。そのため、ポリシリコン抵抗素子の実際の抵抗値Ωは、設計値と比較して誤差ΔΩをもたらす。(但し、一般に、ポリシリコン抵抗素子は、長さL方向に十分長いため、ΔLがΔΩに及ぼす影響を無視することができる。)そして、このポリシリコン抵抗素子の抵抗値の誤差ΔΩが、高精度が要求されるアナログLSI等の半導体装置において、回路の精度を低下させる一原因となっている。
ここで、上述の特許文献1に記載されるポリシリコン抵抗素子は、通常、平面矩形状のべた構造に形成されているため、幅W方向の製造バラツキΔWの影響を受けやすく、抵抗値の誤差ΔΩの値が大きくなりやすい。
従って、設計値(製造バラツキを含めない。以下、同様。)の抵抗値を有するポリシリコン抵抗素子をバラツキなく得ることは極めて困難であるという問題がある。
本発明は、上記問題点を解決するためになされたもので、設計値に近似の抵抗値を有するポリシリコン抵抗素子を備えた、半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するために、本発明による一形態の半導体装置は、半導体基板と、前記半導体基板の主面を含む内部に形成された能動素子と、前記半導体基板の主面を含む内部に、前記能動素子を取り囲むように形成された素子分離絶縁膜と、前記素子分離絶縁膜上方に形成され、端子部と前記端子部間に形成された抵抗部とを備えたポリシリコン抵抗素子と、を具備し、前記ポリシリコン抵抗素子の前記抵抗部が、同一形状、および同一寸法の複数の網目を有する網構造に構成されており、かつ隣接する前記網目の間隔が全て同一であることを特徴とする。
また、本発明による他の形態の半導体装置の製造方法は、半導体基板の主面を含む内部に、素子形成予定領域を囲む素子分離絶縁膜を形成する工程と、前記半導体基板上にゲート酸化膜を形成する工程と、前記半導体基板および前記ゲート酸化膜上方にポリシリコン膜を形成する工程と、前記ポリシリコン膜をパターニングすることにより、前記素子分離絶縁膜上方に両端部間に抵抗部を有するポリシリコン抵抗素子を形成し、かつ前記素子形成予定領域に前記ゲート酸化膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記素子形成予定領域にソース・ドレイン拡散層を形成する工程と、前記半導体基板、前記ポリシリコン抵抗素子、および前記ゲート電極上方に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記ポリシリコン抵抗素子の前記両端部に接続されるコンタクト電極を形成する工程と、を具備し、前記ポリシリコン抵抗素子の形成工程では、前記抵抗部が、同一形状、および同一寸法の複数の網目を有する網構造に形成され、かつ隣接する前記網目の間隔が全て同一に形成されることを特徴とする。
本発明によれば、設計値に近似の抵抗値を有するポリシリコン抵抗素子を備えた、半導体装置およびその製造方法を提供することができる。
以下、本発明の実施形態について、図面を参照しながら説明する。
図1は、本発明の第1の実施形態による半導体装置の断面図である。
図1に示すように、第1の実施形態の半導体装置は、半導体基板としてのシリコン基板1、ウェル2、素子分離絶縁膜3、ゲート絶縁膜4、ゲート電極5、ソース・ドレイン拡散層6、ポリシリコン抵抗素子10、第1の層間絶縁膜20、コンタクト電極21、22、ソース・ドレイン配線23、抵抗配線24、第2の層間絶縁膜25を有する。
ここで、ウェル2、ゲート絶縁膜4、ゲート電極5、ソース・ドレイン拡散層6、コンタクト電極21、ソース・ドレイン配線23が能動素子であるMOSトランジスタTrを構成し、ポリシリコン抵抗素子10、コンタクト電極22、抵抗配線24が抵抗体REを構成する。
トランジスタTrに設けられたコンタクト電極21は、ソース・ドレイン配線23とゲート電極5との間を電気的に接続し、抵抗体REに設けられたコンタクト電極22は、抵抗配線24とポリシリコン抵抗素子10との間を電気的に接続している。
MOSトランジスタTrは、素子分離絶縁膜3で取り囲まれたシリコン基板1の主面部分、ここではウェル2の部分に形成されている。MOSトランジスタTrのゲート電極5は、ウェル2上にゲート絶縁膜4を介して形成され、ソース・ドレイン拡散層6は、ゲート電極5の両側のウェル2内に形成されている。
図2は、図1のA1−A2線におけるポリシリコン抵抗素子の模式的平面図で、図3は図2のB1−B2線に沿うポリシリコン抵抗素子の模式的断面図である。
図2および図3に示すように、ポリシリコン抵抗素子10は、素子分離絶縁膜3の上方に形成されている。このポリシリコン抵抗素子10は、平面矩形状のポリシリコン膜からなり、このポリシリコン膜の両端に設けられた端子部11と、この端子部11間のポリシリコン膜からなる抵抗部12とを有する。
抵抗部12は、両端子部11間に直線状に設けられ、複数の網目13を有する網構造に形成されている。複数の網目13は、両端子部11間にM行×N列、ここでは2行×5列の格子状に配列されている。すなわち、本実施形態では、従来の幅W、長さLのべた構造のポリシリコン抵抗素子を、幅W方向においてM分割、長さL方向においてN分割した構造となる。
また、網目13は、同一寸法の正方形に形成され、かつ隣接する網目13の間隔は、全て同一寸法に形成されている。すなわち、幅W方向において隣接する網目13の間隔aおよび長さL方向において隣接する網目13の間隔bは、全て同一寸法に形成され、また間隔aと間隔bとは、同一寸法に形成されている。そして、この網目13内には、第1の層間絶縁膜20が埋め込まれている。
また、端子部11は、ここでは、ポリシリコン膜とシリサイド化された金属層で構成されている。なお、端子部11は、ポリシリコン膜の両端部に導電型不純物を高濃度に添加して低抵抗に形成することにより構成しても良い。
そして、本実施形態のポリシリコン抵抗素子10では、両端子部11間に電圧を印加した際、電流は矢印で示すように、長さ方向に沿って配列された網目13間の直線状のポリシリコン膜部分を主に流れることになる。
次に、上記構造の半導体装置の製造方法について、図4乃至図7を参照して説明する。
図4(a)に示すように、まず、半導体基板としてのシリコン基板1の主面を含む内部にウェル2、およびウェル2の素子形成予定領域を取り囲む素子分離絶縁膜3を形成した後、図4(b)に示すように、シリコン基板1の主面上に酸化膜からなるゲート絶縁膜4を形成し、シリコン基板1の主面、およびゲート絶縁膜4上に、後にゲート電極5およびポリシリコン抵抗素子10となるポリシリコン膜30を形成する。
次に、図5(a)に示すように、リソグラフィ法によりゲート電極5およびポリシリコン抵抗素子10を形成するためのレジストパターン(図示略)を形成し、このレジストパターンをマスクとしてエッチングによりゲート電極5およびポリシリコン抵抗素子10となるポリシリコン膜10aを形成する。このポリシリコン抵抗素子10となるポリシリコン膜10aの加工は、図2および図3に示すように、複数の網目13を有する網構造で、しかもその複数の網目13が、ポリシリコン膜10aの両端部間においてM行×N列の格子状をなすように行う。また、網目13が、同一寸法の正方形を有し、かつ隣接する網目13の幅方向および長さ方向の間隔a、bが全て同一寸法となるように行う。
次に、レジストパターンを剥離した後、図5(b)に示すように、ゲート電極5をマスクとしてウェル2の主面を含む内部に、ウェル2の導電型と反対の導電型の不純物注入を行い、注入不純物の活性化アニールを行うことで、ゲート電極5の両側にソース・ドレイン拡散層6を形成する。この時、同時にポリシリコン抵抗素子10の抵抗値を決定する不純物の導入も行うことができる。
次に、図5(c)に示すように、シリコン基板1の主面、ゲート電極5、およびポリシリコン膜10a上に、シリサイド化を阻止するための酸化膜31を形成した後、リソグラフィ法によりポリシリコン抵抗素子10の抵抗部12となる部分にレジストパターン32を形成する。次にこのレジストパターン32を用いて、図6(a)に示すように、ポリシリコン抵抗素子10の抵抗部12となる部分上の酸化膜31のみを残し、それ以外の酸化膜31をエッチングにより除去する。
その後、図6(b)に示すように、シリコン基板1の主面、ゲート電極5、ポリシリコン抵抗素子10となるポリシリコン膜10a、および酸化膜31上に、Ti、Co等からなる金属層33を形成し、熱処理によりポリシリコン抵抗素子10の両端部、およびゲート電極5の上面のポリシリコン膜等と金属層33とのシリサイド化を行う。これにより、ポリシリコン膜10a側壁にはサイドウォール(図示略)が形成されているため、ポリシリコン抵抗素子10の両端部上面にのみシリサイド化された金属層からなる端子部11が形成される。同様に、トランジスタTr部分のゲート電極5側壁にはサイドウォール(図示略)が形成されているため、ゲート電極5上面にのみシリサイド化された金属層が形成される。また、ソース・ドレイン拡散層上にもシリサイド化された金属層が形成される。そして、端子部11以外の金属層33および酸化膜31を除去する。
次に、図6(c)に示すように、シリコン基板1の主面、ゲート電極5、およびポリシリコン抵抗素子10上に、第1の層間絶縁膜20を形成した後、図7(a)に示すように、リソグラフィ法によりコンタクト電極21、22を形成するためのレジストパターン(図示略)を形成し、レジストパターンをマスクとして第1の層間絶縁膜20にソース・ドレイン拡散層6およびポリシリコン抵抗素子10の端子部11のそれぞれに達するコンタクトホールを形成する。そして、このコンタクトホール内にタングステン等の導電体を埋め込み、コンタクト電極21、22を形成する。
その後、図7(b)に示すように、ソース・ドレイン拡散層6に接続されるコンタクト電極21上にソース・ドレイン配線23を形成し、ポリシリコン抵抗素子10の端子部11に接続されるコンタクト電極22上に抵抗配線24を形成する。また、ソース・ドレイン配線23、抵抗配線24、および第1の層間絶縁膜20上に第2の層間絶縁膜25を形成する。
上記構造の半導体装置においては、次のような効果が得られる。
従来の半導体装置における、平面矩形状で、且つべた構造のポリシリコン抵抗素子に対して、本実施形態のポリシリコン抵抗素子10では、抵抗部12は、同一寸法の正方形を呈する複数の網目13を有する網構造に形成されている。すなわち、幅W方向に、例えばM分割されてなり、ポリシリコン抵抗素子10全体としてのΔWは、統計学上1/√M倍となると考えられる。
従って、幅W方向の製造バラツキΔWに起因する設計値の抵抗値と実際の抵抗値の誤差ΔΩの値を、従来の半導体装置におけるポリシリコン抵抗素子と比較して減殺することが可能となる。そのため、設計値に近似の抵抗値を有するポリシリコン抵抗素子を容易に得ることが可能となる。
(第1の実施形態の変形例)
図8は、第1の実施形態の半導体装置によるポリシリコン抵抗素子の変形例を示す模式的平面図である。
図8は、第1の実施形態の半導体装置によるポリシリコン抵抗素子の変形例を示す模式的平面図である。
図8に示すように、上記第1の実施形態の半導体装置におけるポリシリコン抵抗素子10は、各網目13の寸法を増減させて幅W方向の網目13の間隔aおよび長さL方向の網目13間の間隔bを一様に増減させることも可能である。この変形例においては、ポリシリコン抵抗素子10−1は、各網目13の幅W方向の間隔aおよび長さL方向の間隔b、ならびに間隔aと間隔bとを同一寸法で、一様に減少させている。
このように、各網目13の幅W方向の間隔aおよび長さL方向の間隔bを一様に変化させた場合、上記第1の実施の形態の場合と同様の効果に加えて、ポリシリコン抵抗素子の面積を増減させることなく、抵抗値Ωを変更することができる。この変形例においては、第1の実施形態と比較して抵抗値Ωが大きくなっている。
(第1の実施形態の他の変形例)
図9は、第1の実施形態の半導体装置によるポリシリコン抵抗素子の他の変形例を示す模式的平面図である。
図9は、第1の実施形態の半導体装置によるポリシリコン抵抗素子の他の変形例を示す模式的平面図である。
図9に示すように、上記第1の実施形態の半導体装置におけるポリシリコン抵抗素子10は、非直線型に形成することも可能である。この変形例では、ポリシリコン抵抗素子10−2は、ポリシリコン膜をL字型に形成し、ポリシリコン膜の両端に端子部11を設け、両端子11間の抵抗部12−2に正方形の網目13をL字状に配列している。
このように、ポリシリコン抵抗素子10−2を非直線型に形成した場合においても、直線型に形成した場合と同様の効果が得られる。なお、網目13の形状が正方形の場合、屈曲角度は、最大90度である。
図10は、本発明の第2の実施形態の半導体装置におけるポリシリコン抵抗素子の模式的平面図である。以下、第2の実施形態においては、ポリシリコン抵抗素子以外の構成は、上記第1の実施形態の半導体装置と同じであるので、上記第1の実施形態と異なるポリシリコン抵抗素子の部分についてのみ説明する。
図10に示すように、第2の実施形態のポリシリコン抵抗素子10−3では、抵抗部12−3は、両端子部11間に直線状に設けられ、複数の網目13−3を有する網構造に形成されている。複数の網目13−3は、両端子部11間にM行×N列、ここでは3行×4列のマトリックス状に配列されている。また、網目13−3は、同一寸法の正三角形に形成され、かつ隣接する網目13−3の間隔が全て同一になるように形成されている。すなわち、幅W方向において隣接する網目13−3の間隔aおよび長さL方向において隣接する網目13−3の間隔bは、全て同一の寸法に形成され、また間隔aと間隔bとは、同一寸法に形成されている。そして、行および列方向における網目13−3は、交互に正三角形の向きを逆にして配列している。
上記第2の実施形態の半導体装置においても、第1の実施形態の半導体装置と同様の効果が得られる。
(第2の実施形態の変形例)
図11は、第2の実施形態の半導体装置によるポリシリコン抵抗素子の変形例を示す模式的平面図である。
図11は、第2の実施形態の半導体装置によるポリシリコン抵抗素子の変形例を示す模式的平面図である。
図11に示すように、第2の実施形態のポリシリコン抵抗素子10−4は、非直線型、例えば、卍字型に形成することも可能である。すなわち、ポリシリコン抵抗素子10−4は、第1のポリシリコン抵抗素子10−4aと第2のポリシリコン抵抗素子10−4bとで構成されている。第1のポリシリコン抵抗素子10−4aは、正三角形の網目13を有する抵抗部12−4aとこの抵抗部12−4aの両端部に抵抗部12−4aと交差し、互いに逆方向に設けられた端子部11−4aとを有し、第2のポリシリコン抵抗素子10−4bは、正三角形の網目13を有する抵抗部12−4bとこの抵抗部12−4bの両端部に抵抗部12−4bと交差し、互いに逆方向に設けられた端子部11−4bとを有する。
上記変形例のように、ポリシリコン抵抗素子10−4を非直線型に形成した場合においても、直線型に形成した場合と同様の効果が得られる。網目13の形状が正三角形の場合、屈曲角度は、最大120度、60度である。
また、上記第2の実施形態および変形例の半導体装置におけるポリシリコン抵抗素子10−4は、第1の実施形態と同様に、各網目の幅W方向の間隔aおよび長さL方向の間隔bを一様に増減させることも可能である。
図12は、本発明の第3の実施形態の半導体装置におけるポリシリコン抵抗素子を示す模式的平面図である。以下、第3の実施形態においては、ポリシリコン抵抗素子以外の構成は、上記第1の実施形態の半導体装置と同じであるので、上記第1の実施形態と異なるポリシリコン抵抗素子の部分についてのみ説明する。
図12に示すように、第3の実施形態のポリシリコン抵抗素子10−5では、抵抗部12−5は、両端子部11間に直線状に設けられ、複数の網目13−5を有する網構造に形成されている。複数の網目13−5は、両端子部11間にM行×N列、ここでは3行×5列に配列されている。また、網目13−5は、同一寸法の正六角形に形成され、かつ隣接する網目13−5の間隔が全て同一になるように形成されている。すなわち、幅W方向において隣接する網目13−5の間隔aおよび長さL方向において隣接する網目13−5の間隔bは、全て同一の寸法に形成され、また間隔aと間隔bとは、同一寸法に形成されている。そして、列方向における網目13−5は、千鳥状に配列している。
上記第3の実施形態においても、第1の実施形態の半導体装置と同様の効果が得られる。
(第3の実施形態の変形例)
図13は、第3の実施形態の半導体装置によるポリシリコン抵抗素子の他の変形例を示す模式的平面図である。
図13は、第3の実施形態の半導体装置によるポリシリコン抵抗素子の他の変形例を示す模式的平面図である。
図13に示すように、第3の実施形態の半導体装置におけるポリシリコン抵抗素子10−5を非直線型に形成することも可能である。この変形例では、ポリシリコン抵抗素子10−6は、ポリシリコン膜を水平方向(長さL方向)から見てト字型に形成し、ポリシリコン膜の3つの端部にそれぞれ端子部11を設け、3つの端子11間のト字型の抵抗部12−6に正六角形の網目13−5を配列している。
上記変形例のように、ポリシリコン抵抗素子10−6を非直線型に形成した場合においても、直線型に形成した場合と同様の効果が得られる。
なお、網目の形状が正六角形の場合、屈曲角度は、最大120度、90度または30度である。
また、上記第3の実施形態および変形例の半導体装置におけるポリシリコン抵抗素子10−5、10−6は、第1の実施形態と同様に、各網目の幅W方向および長さL方向の間隔a、bを、一様に増減させることも可能である。
なお、本発明は、上記実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施してもよいことは勿論である。
また、本発明の副次的効果として、以下の様な効果も期待できる。
一般的に、形成されたポリシリコン抵抗素子のグレインは、その後の熱処理工程(例えば、ソース・ドレイン拡散層形成のための注入不純物の活性化アニール等)の過程において成長し、グレインサイズが大きくなることが知られている。この熱処理工程でのグレイン成長を決定する要因としては、熱処理工程時の雰囲気や温度の上昇・下降レートの他に、ポリシリコン抵抗素子の膜厚および幅Wの比率等が挙げられる。そのため、熱処理工程でのグレイン成長は、ポリシリコン抵抗素子の幅Wに依存することとなり、例えば、幅Wを二倍にしたとすると、幅Wの場合のポリシリコン抵抗素子と比較して、グレイン成長の態様にも変化が生じることとなる。そして、ポリシリコン抵抗素子においては、電流がグレイン境界にも流れるため、ポリシリコン抵抗素子の抵抗率は、グレインサイズ、つまりポリシリコン抵抗素子の幅Wに依存することとなる。
しかし、本発明においては、ポリシリコン抵抗素子が網目を有し、更に網目が、同一寸法の多角形、例えば正方形を有し、かつ隣接する網目の幅方向および長さ方向の間隔a、bが全て同一寸法となるように形成されているため、同じ幅のポリシリコンで所望の抵抗を実現することになり、ポリシリコン抵抗素子の全体の幅Wを広げた場合に発生する、グレインサイズに起因する抵抗値の誤差ΔΩの値を低減することが可能となる。従って、設計値に近似の抵抗値を有するポリシリコン抵抗素子を容易に得ることが可能となる。
また、例えば、図14に示すように、網目13の数を増減させることにより、抵抗値の調整を行うことが可能である。図14に示したポリシリコン抵抗素子10−7では、図2のポリシリコン抵抗素子10と比較して、網目13の数が増加する。このとき、幅aが図2と図14で同じであれば、図14では図2の3/4倍の抵抗値を、同じ幅の抵抗体の束(図2では3本、図14では4本)で実現できることになり、ポリシリコン抵抗素子の抵抗率のW依存性を低減できる。
この様に、本発明を用いることによって、網目の数の異なるポリシリコン抵抗素子を配置することで、同一チップ上に様々な抵抗値を有するポリシリコン抵抗素子を形成することが可能となる。
1 シリコン基板(半導体基板)
2 ウェル
3 素子分離絶縁膜
4 ゲート絶縁膜
5 ゲート電極
6 ソース・ドレイン拡散層
10、10−1、10−2、10−3、10−4a、10−4b、10−5、10−6、10−7 ポリシリコン抵抗素子
10a ポリシリコン抵抗素子となるポリシリコン膜
11 端子部
12、12−1、12−2、12−3、12−4a、12−4b、12−5、12−6、12−7 抵抗部
13、13−3、13−5 網目
20 第一の層間絶縁膜
21、22 コンタクト電極
23 ソース・ドレイン配線
24 抵抗配線
25 第二の層間絶縁膜
30 ポリシリコン膜
31 酸化膜
32 レジストパターン
33 金属層
Tr MOSトランジスタ
RE 抵抗体
2 ウェル
3 素子分離絶縁膜
4 ゲート絶縁膜
5 ゲート電極
6 ソース・ドレイン拡散層
10、10−1、10−2、10−3、10−4a、10−4b、10−5、10−6、10−7 ポリシリコン抵抗素子
10a ポリシリコン抵抗素子となるポリシリコン膜
11 端子部
12、12−1、12−2、12−3、12−4a、12−4b、12−5、12−6、12−7 抵抗部
13、13−3、13−5 網目
20 第一の層間絶縁膜
21、22 コンタクト電極
23 ソース・ドレイン配線
24 抵抗配線
25 第二の層間絶縁膜
30 ポリシリコン膜
31 酸化膜
32 レジストパターン
33 金属層
Tr MOSトランジスタ
RE 抵抗体
Claims (8)
- 半導体基板と、
前記半導体基板の主面を含む内部に形成された能動素子と、
前記半導体基板の主面を含む内部に、前記能動素子を取り囲むように形成された素子分離絶縁膜と、
前記素子分離絶縁膜上方に形成され、離間形成された端子部と前記端子部間に形成された抵抗部とを備えたポリシリコン抵抗素子と、
を具備し、
前記ポリシリコン抵抗素子の前記抵抗部が、同一形状、および同一寸法の複数の網目を有する網構造に構成されており、かつ隣接する前記網目の間隔が全て同一であることを特徴とする半導体装置。 - 前記能動素子が、MOSトランジスタであることを特徴とする請求項1記載の半導体装置。
- 前記抵抗部の前記網目の形状が、下記式を満たす正多角形であることを特徴とする請求項1または2記載の半導体装置。
記
nEA*IN=360°
但し、nEAは、正多角形を正n角形とした場合の外角の角度、INは整数。 - 前記抵抗部の前記網目の形状が、正三角形、正方形、正六角形のいずれかであることを特徴とする請求項1乃至3のいずれか1項記載の半導体装置。
- 前記端子部は、前記ポリシリコン抵抗素子の両端のポリシリコンをシリサイド化してなることを特徴とする請求項1乃至4のいずれか1項記載の半導体装置。
- 前記抵抗部が直線状に形成されていることを特徴とする請求項1乃至5のいずれか1項記載の半導体装置。
- 前記抵抗部が非直線状に形成されていることを特徴とする請求項1乃至5のいずれか1項記載の半導体装置。
- 半導体基板の主面を含む内部に、素子形成予定領域を囲む素子分離絶縁膜を形成する工程と、
前記半導体基板上にゲート酸化膜を形成する工程と、
前記半導体基板および前記ゲート酸化膜上方にポリシリコン膜を形成する工程と、
前記ポリシリコン膜をパターニングすることにより、前記素子分離絶縁膜上方に両端部間に抵抗部を有するポリシリコン抵抗素子を形成し、かつ前記素子形成予定領域に前記ゲート酸化膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記素子形成予定領域にソース・ドレイン拡散層を形成する工程と、
前記半導体基板、前記ポリシリコン抵抗素子、および前記ゲート電極上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記ポリシリコン抵抗素子の両端部に接続されるコンタクト電極を形成する工程と、
を具備し、
前記ポリシリコン抵抗素子の形成工程では、前記抵抗部が、同一形状、および同一寸法の複数の網目を有する網構造に形成され、かつ隣接する前記網目の間隔が全て同一に形成されることを特徴とする半導体装置の製造方法。
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