CN116613072B - 集成电压采样功能的沟槽型mosfet及其制造方法 - Google Patents
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Abstract
本发明公开了一种集成电压采样功能的沟槽型MOSFET及其制造方法。该方法包括在外延层上制作形成设置采样沟槽，在采样沟槽内制作第一导电类型的多晶硅，对采样沟槽内的部分多晶硅的上端注入第二导电类型的元素，在有源区的外延层上制作形成第二导电类型的体区，并在终端区的外延层上制作形成第二导电类型的阱区，同时使部分多晶硅的上端变为第二导电类型的多晶硅，将金属层刻蚀形成源极金属、栅极金属、栅极总线金属、连接金属、采样金属和截止环金属。本发明在常规的沟槽MOSFET上集成电压采样功能，将采样功能区放在终端区域，不影响芯片面积，成本更低；可采样器件的浪涌电压，以避免损坏器件，提高电路系统的可靠性和稳定性。
Description
技术领域
本发明涉及半导体技术领域，具体涉及集成电压采样功能的沟槽型MOSFET及其制造方法。
背景技术
传统的沟槽型MOSFET只有Drain、Source、Gate三端，只能实现开关功能，相对功能单一，无法直接通过采样MOS上的电压峰值来检测电路中产生的浪涌电压，需要在外围电路中增加额外的元器件配合IC实现电路的电压采样，但元器件本身会存在寄生电感或电容等，与整个电路系统的匹配性差，同时整个电路系统的面积较大、制造成本高。
现有电压采样的方法使用SGT元胞按区域划分采样区和采样辅助区的方式实现电压采样功能，具体可参见公开号为CN114068496B，CN114068531B，的专利申请，其公开的技术方案是在元胞区划分一部分区域供采样模块使用，会导致芯片面积大，成本较高。并且，位于电压采样元胞区的引出采样端的Source多晶浮空，影响该位置的电荷平衡，导致器件极易出现电压击穿。
发明内容
本发明的目的是针对现有技术存在的不足，提供一种集成电压采样功能的沟槽型MOSFET及其制造方法。
为实现上述目的，在第一方面，本发明提供了一种集成电压采样功能的沟槽型MOSFET的制造方法，包括：
提供第一导电类型的衬底，并在所述衬底上制作外延层；
在所述外延层上制作形成设置在有源区内的源区沟槽以及由内向外依次设置在终端区内的若干终端沟槽、采样沟槽和截止环沟槽；
在所述外延层的上侧以及源区沟槽、终端沟槽、采样沟槽和截止环沟槽的内侧制作形成栅氧化层；
在所述源区沟槽、终端沟槽、采样沟槽和截止环沟槽内制作第一导电类型的多晶硅；
对采样沟槽内的部分多晶硅的上端注入第二导电类型的元素；
在有源区的外延层上制作形成第二导电类型的体区，并在终端区的外延层上制作形成第二导电类型的阱区，同时使所述部分多晶硅的上端变为第二导电类型的多晶硅；
在体区的上侧以及位于最外端的第二导电类型的阱区上端制作形成第一导电类型的阱区；
在所述外延层的上侧制作介质层，并刻蚀形成连接孔；
在所述介质层上侧及连接孔内溅射形成金属层，并将所述金属层刻蚀形成源极金属、栅极金属、栅极总线金属、连接金属、采样金属和截止环金属，所述源极金属与第二导电类型的多晶硅外侧的第二导电类型的阱区连接，所述连接金属设置在第二导电类型的多晶硅上方，且其与源极金属和第二导电类型的多晶硅分别连接，所述采样金属与上方未设置第二导电类型多晶硅的第一导电类型多晶硅连接。
进一步的，所述栅极总线金属呈U型状，且其包围源极金属的三侧设置，所述连接金属也呈U型状，且其设置在栅极总线金属的外侧，所述连接金属的两端向内弯折与源极金属连接，所述采样金属设置在未设置连接金属的一侧。
进一步的，所述第一导电类型为N型，所述第二导电类型为P型。
进一步的，所述第一导电类型的多晶硅采用磷元素掺杂，掺杂浓度为1E16-6E16atom/cm²。
进一步的，所述部分多晶硅的上端注入的元素为B元素，注入的能量为60-80keV，注入的剂量为1E14-5E15atom/cm²。
在第二方面，本发明提供了一种集成电压采样功能的沟槽型MOSFET，包括第一导电类型的衬底，所述衬底的上侧设有外延层，在有源区的外延层上设有源区沟槽，在终端区的外延层上设有若干终端沟槽、采样沟槽和截止环沟槽，所述源区沟槽、终端沟槽采样沟槽和截止环沟槽的内侧设有栅氧化层，且其内侧设有第一导电类型的多晶硅，所述采样沟槽内的部分多晶硅的上端设有第二导电类型的多晶硅，所述有源区的外延层上设有第二导电类型的体区，所述终端区的外延层上设有第二导电类型的阱区，所述体区的上侧以及位于最外端的第二导电类型的阱区上端设有第一导电类型的阱区，所述外延层的上侧设有介质层，并刻蚀形成有连接孔，所述介质层上侧设有源极金属、栅极金属、栅极总线金属、连接金属、采样金属和截止环金属，所述源极金属与第二导电类型的多晶硅外侧的第二导电类型的阱区连接，所述连接金属设置在第二导电类型的多晶硅上方，且其与源极金属和第二导电类型的多晶硅分别连接，所述采样金属与上方未设置第二导电类型多晶硅的第一导电类型多晶硅连接。
进一步的，所述栅极总线金属呈U型状，且其包围源极金属的三侧设置，所述连接金属也呈U型状，且其设置在栅极总线金属的外侧，所述连接金属的两端向内弯折与源极金属连接，所述采样金属设置在未设置连接金属的一侧。
进一步的，所述第一导电类型为N型，所述第二导电类型为P型。
进一步的，所述第一导电类型的多晶硅采用磷元素掺杂，掺杂浓度为1E16-6E16atom/cm²。
进一步的，所述第二导电类型的多晶硅通过注入B元素形成，注入的能量为60-80keV，注入的剂量为1E14-5E15atom/cm²。
有益效果：1、本发明在常规的沟槽MOSFET上集成电压采样功能，将采样功能区放在终端区域，不影响芯片面积，成本更低；
2、可采样器件的浪涌电压，以避免损坏器件，提高电路系统的可靠性和稳定性。
附图说明
图1是在衬底上制作出外延层后的示意图；
图2是在外延层上刻蚀出沟槽后的示意图；
图3是制作栅氧化层后的示意图；
图4是在沟槽内制作出第一导电类型的多晶硅后的示意图；
图5是未设置第二导电类型的多晶硅位置的外延层上制作出第一导电类型的阱区后的示意图；
图6是设置第二导电类型的多晶硅位置的外延层上制作出第一导电类型的阱区后的示意图；
图7是未设置第二导电类型的多晶硅位置刻蚀出连接孔后的示意图；
图8是设置第二导电类型的多晶硅位置刻蚀出连接孔后的示意图；
图9是未设置第二导电类型的多晶硅位置的金属层刻蚀后的示意图；
图10是设置第二导电类型的多晶硅位置的金属层刻蚀后的示意图。
图11是集成电压采样功能的沟槽型MOSFET的俯视示意图。
具体实施方式
下面结合附图和具体实施例，进一步阐明本发明，本实施例在以本发明技术方案为前提下进行实施，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围。
如图1至11所示，本发明实施例提供了一种集成电压采样功能的沟槽型MOSFET的制造方法，包括：
参见图1，提供第一导电类型的衬底1，并在衬底1上制作外延层2。以下以第一导电类型为N型，第二导电类型为P型具体描述。N型衬底1一般采用砷元素或磷元素掺杂，外延层2的电阻率和厚度由不同的耐压需求决定，厚度通常在3-15um。
参见图2，在所外延层上制作形成设置在有源区内的源区沟槽3以及由内向外依次设置在终端区内的若干终端沟槽4、采样沟槽5和截止环沟槽6。其中，源区沟槽3、终端沟槽4、截止环沟槽6的位置与作用与现有技术相同，采样沟槽5为改进所需设置的。在具体制作时，先在外延层2的表面淀积一层SiO2，SiO2的厚度为4000埃，SiO2的厚度可根据沟槽刻蚀形貌做微调。然后依次进行沟槽光刻、刻蚀形成上述沟槽结构，所有沟槽的深度均为0.6-2um，所有沟槽的宽度均为0.2-1.2um，沟槽的倾斜角度为89度，便于后续操作。
参见图3，在外延层2的上侧以及源区沟槽3、终端沟槽4、采样沟槽5和截止环沟槽6的内侧制作形成栅氧化层7。栅氧化层7的厚度为500-1000埃，生长温度为950℃-1050℃，栅氧化层7的厚度越厚，需要更高的温度生长。在生长栅氧化层7前，可在源区沟槽3、终端沟槽4、采样沟槽5和截止环沟槽6的侧壁通过干法氧化形成一层厚度为500-2000埃的牺牲氧化层，氧化温度为1000-1100℃，然后采用湿法漂洗去除所有牺牲氧化层，修复源区沟槽3、终端沟槽4、采样沟槽5和截止环沟槽6刻蚀过程中产生的损伤，并使源区沟槽3、终端沟槽4、采样沟槽5和截止环沟槽6的底部圆滑。
参见图4，在源区沟槽3、终端沟槽4、采样沟槽5和截止环沟槽6内制作N型的多晶硅8。具体的，N型的多晶硅8依次通过多晶硅淀积、光刻、刻蚀形成。N型的多晶硅8的厚度为0.8-1.2um，优选采用磷元素掺杂，掺杂浓度为1E16-6E16atom/cm²。
对采样沟槽5内的部分N型的多晶硅8的上端注入P型元素。在注入前，需要利用涂胶、光刻技术打开该注入区域，注入的元素优选为B，注入的能量为60-80keV，注入的剂量为1E14-5E15atom/cm²。
参见图5，在有源区的外延层2上制作形成P型的体区9，并在终端区的外延层2上制作形成P型的阱区10。具体的，可向外延层2内注入B元素，注入的能量为60-120Kev，剂量根据VTH参数的需求调整，通常在5E12-1.8E13atom/cm²左右，然后进行高温退火形成，退火条件：1100℃/60min，也可以采用双注入提高P型的体区9和P型的阱区10的掺杂浓度的均匀性。参见图6，在经过退火后，上述部分N型的多晶硅8的上端变成P型的多晶硅11，从而与N型的多晶硅8形成PN结结构。
在体区9的上侧以及位于最外端的P型的阱区10上端制作形成N型的阱区12。具体的，需要依次通过光刻、注入、退火形成N型的阱区12，注入元素为As，注入的能量60KeV，退火条件为950℃/60min。
参见图7和图8，在外延层2的上侧制作介质层13，并刻蚀形成连接孔14。介质层13的厚度为8000-12000埃，可在介质层13中可掺入一定比例的B元素和P元素，吸收可动Na、K离子，提高器件可靠性。连接孔14具体通过孔光刻、刻蚀工艺形成，连接孔14的深度一般为0.3-0.45um。在刻蚀好连接孔14后，还可进行孔注入、填充、退火操作，降低接触电阻。注入元素为BF2/B，剂量为2E14-5E14atom/cm²，能量为30-40KeV，退火的条件为950℃/30s。然后进行Ti/TiN层淀积和钨金属填充，形成欧姆接触孔。
参见图9和图10，在介质层13上侧及连接孔14内溅射形成金属层，并将金属层刻蚀形成源极金属15、栅极金属、栅极总线金属16、连接金属17、采样金属18和截止环金属19。其中，栅极金属在图中未示出，它是与栅极总线金属16连接的，源极金属15和截止环金属19的设置方式与现有技术相同，在此不再进行赘述。与现有技术不同的是，本发明实施例的源极金属15与P型的多晶硅11外侧的N型的阱区12连接，连接金属17设置在P型的多晶硅11上方，且其与源极金属15和P型的多晶硅11分别连接，采样金属18与上方未设置P型的多晶硅11的N型的多晶硅8连接。
还可在上侧沉积钝化层，钝化层优选为氮化硅钝化层，其厚度优选为7000-12000埃，然后光刻腐蚀，形成Gate、Source和采样端的开口区，可降低芯片表面可动离子引起的器件漏电。
还可从衬底1的下侧将器件减薄至剩余厚度为150um左右，然后在衬底1的下侧蒸发形成背金层，背金层优选为Ti-Ni-Ag（钛-镍-银）层。
参见图11，本发明实施例的栅极总线金属16优选设置成U型状，且其包围源极金属15的三侧设置，连接金属17也呈U型状，且其设置在栅极总线金属16的外侧，连接金属17的两端向内弯折与源极金属16连接，采样金属18设置在未设置连接金属17的一侧。
结合图1至图11，基于以上实施例，本领域技术人员可以轻易理解，本发明还提供了一种集成电压采样功能的沟槽型MOSFET，包括第一导电类型的衬底1，在衬底1的上侧设有外延层2。以下以第一导电类型为N型，第二导电类型为P型具体描述。N型衬底1一般采用砷元素或磷元素掺杂，外延层2的电阻率和厚度由不同的耐压需求决定，厚度通常在3-15um。
在有源区的外延层2上设有源区沟槽3，在终端区的外延层上设有若干终端沟槽4、采样沟槽5和截止环沟槽6。其中，源区沟槽3、终端沟槽4、截止环沟槽6的位置与作用与现有技术相同，采样沟槽5为改进所需设置的。在具体制作时，先在外延层2的表面淀积一层SiO2，SiO2的厚度为4000埃，SiO2的厚度可根据沟槽刻蚀形貌做微调。然后依次进行沟槽光刻、刻蚀形成上述沟槽结构，所有沟槽的深度均为0.6-2um，所有沟槽的宽度均为0.2-1.2um，沟槽的倾斜角度为89度，便于后续操作。
在源区沟槽3、终端沟槽4、采样沟槽5和截止环沟槽6的内侧设有栅氧化层7，栅氧化层7的厚度为500-1000埃，生长温度为950℃-1050℃，栅氧化层7的厚度越厚，需要更高的温度生长。在生长栅氧化层7前，可在源区沟槽3、终端沟槽4、采样沟槽5和截止环沟槽6的侧壁通过干法氧化形成一层厚度为500-2000埃的牺牲氧化层，氧化温度为1000-1100℃，然后采用湿法漂洗去除所有牺牲氧化层，修复源区沟槽3、终端沟槽4、采样沟槽5和截止环沟槽6刻蚀过程中产生的损伤，并使源区沟槽3、终端沟槽4、采样沟槽5和截止环沟槽6的底部圆滑。
在源区沟槽3、终端沟槽4、采样沟槽5和截止环沟槽6内侧设有N型的多晶硅8，具体的，N型的多晶硅8依次通过多晶硅淀积、光刻、刻蚀形成。N型的多晶硅8的厚度为0.8-1.2um，优选采用磷元素掺杂，掺杂浓度为1E16-6E16atom/cm²。
在采样沟槽5内的部分多晶硅的上端设有P型的多晶硅11。在有源区的外延层2上设有P型的体区9，在终端区的外延层2上设有P型的阱区10。具体的，在制作P型的体区9和P型的阱区10时，可向外延层2内注入B元素，注入的能量为60-120Kev，剂量根据VTH参数的需求调整，通常在5E12-1.8E13atom/cm²左右，然后进行高温退火形成，退火条件：1100℃/60min，也可以采用双注入提高P型的体区9和P型的阱区10的掺杂浓度的均匀性。上述P型的多晶硅11通过预先向部分N型的多晶硅8的上端注入P型元素，并通过退火操作形成。在注入前，需要利用涂胶、光刻技术打开该注入区域，注入的元素优选为B，注入的能量为60-80keV，注入的剂量为1E14-5E15atom/cm²。在经过退火后，上述部分N型的多晶硅8的上端变成P型的多晶硅11，从而与N型的多晶硅8形成PN结结构。
体区9的上侧以及位于最外端的P型的阱区10上端设有N型的阱区12。具体的，需要依次通过光刻、注入、退火形成N型的阱区12，注入元素为As，注入的能量60KeV，退火条件为950℃/60min。
在外延层2的上侧设有介质层13，并刻蚀形成有连接孔14。介质层13的厚度为8000-12000埃，可在介质层13中可掺入一定比例的B元素和P元素，吸收可动Na、K离子，提高器件可靠性。连接孔14具体通过孔光刻、刻蚀工艺形成，连接孔14的深度一般为0.3-0.45um。在刻蚀好连接孔14后，还可进行孔注入、填充、退火操作，降低接触电阻。注入元素为BF2/B，剂量为2E14-5E14atom/cm²，能量为30-40KeV，退火的条件为950℃/30s。然后进行Ti/TiN层淀积和钨金属填充，形成欧姆接触孔。
在介质层13上侧设有源极金属15、栅极金属、栅极总线金属16、连接金属17、采样金属18和截止环金属19。其中，栅极金属在图中未示出，它是与栅极总线金属16连接的，源极金属15和截止环金属19的设置方式与现有技术相同，在此不再进行赘述。与现有技术不同的是，本发明实施例的源极金属15与P型的多晶硅11外侧的N型的阱区12连接，连接金属17设置在P型的多晶硅11上方，且其与源极金属15和P型的多晶硅11分别连接，采样金属18与上方未设置P型的多晶硅11的N型的多晶硅8连接。
还可在上侧沉积钝化层，钝化层优选为氮化硅钝化层，其厚度优选为7000-12000埃，然后光刻腐蚀，形成Gate、Source和采样端的开口区，可降低芯片表面可动离子引起的器件漏电。
还可从衬底1的下侧将器件减薄至剩余厚度为150um左右，然后在衬底1的下侧蒸发形成背金层，背金层优选为Ti-Ni-Ag（钛-镍-银）层。
参见图11，本发明实施例的栅极总线金属16优选设置成U型状，且其包围源极金属15的三侧设置，连接金属17也呈U型状，且其设置在栅极总线金属16的外侧，连接金属17的两端向内弯折与源极金属16连接，采样金属18设置在未设置连接金属17的一侧。
本发明的原理为：通过在采样沟槽5中制做出PN结，形成结电容Cpn。并在终端区的采样沟槽5与截止环沟槽6之间以及采样沟槽内刻蚀出连接孔14，通过连接金属17与源极金属15短接，N型的多晶硅8与相邻P型的阱区10存在寄生电容Cns。N型的多晶硅8与Drain端存在寄生电容Cnd，N型的多晶硅8还与采样金属18连接，从而使寄生电容Cns与结电容Cpn并联后与寄生电容Cnd串联，进而通过采样金属18对寄生电容Cns和结电容Cpn并联后的电压进行采样。并通过将采样功能区放在靠近截止环区域的位置，不影响MOS的击穿电压，增加电压采样功能。通过调整P和N浓度控制Cpn电容大小，从而实现采样电压可调。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，其它未具体描述的部分，属于现有技术或公知常识。在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.集成电压采样功能的沟槽型MOSFET的制造方法，其特征在于，包括：
提供第一导电类型的衬底，并在所述衬底上制作外延层；
在所述外延层上制作形成设置在有源区内的源区沟槽以及由内向外依次设置在终端区内的若干终端沟槽、采样沟槽和截止环沟槽；
在所述外延层的上侧以及源区沟槽、终端沟槽、采样沟槽和截止环沟槽的内侧制作形成栅氧化层；
在所述源区沟槽、终端沟槽、采样沟槽和截止环沟槽内制作第一导电类型的多晶硅；
对采样沟槽内的部分多晶硅的上端注入第二导电类型的元素；
在有源区的外延层上制作形成第二导电类型的体区，并在终端区的外延层上制作形成第二导电类型的阱区，同时使所述部分多晶硅的上端变为第二导电类型的多晶硅；
在体区的上侧以及位于最外端的第二导电类型的阱区上端制作形成第一导电类型的阱区；
在所述外延层的上侧制作介质层，并刻蚀形成连接孔；
在所述介质层上侧及连接孔内溅射形成金属层，并将所述金属层刻蚀形成源极金属、栅极金属、栅极总线金属、连接金属、采样金属和截止环金属，所述源极金属与第二导电类型的多晶硅外侧的第二导电类型的阱区连接，所述连接金属设置在第二导电类型的多晶硅上方，且其与源极金属和第二导电类型的多晶硅分别连接，所述采样金属与上方未设置第二导电类型多晶硅的第一导电类型多晶硅连接。
2.根据权利要求1所述的集成电压采样功能的沟槽型MOSFET的制造方法，其特征在于，所述栅极总线金属呈U型状，且其包围源极金属的三侧设置，所述连接金属也呈U型状，且其设置在栅极总线金属的外侧，所述连接金属的两端向内弯折与源极金属连接，所述采样金属设置在未设置连接金属的一侧。
3.根据权利要求1所述的集成电压采样功能的沟槽型MOSFET的制造方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
4.根据权利要求3所述的集成电压采样功能的沟槽型MOSFET的制造方法，其特征在于，所述第一导电类型的多晶硅采用磷元素掺杂，掺杂浓度为1E16-6E16atom/cm²。
5.根据权利要求3所述的集成电压采样功能的沟槽型MOSFET的制造方法，其特征在于，所述部分多晶硅的上端注入的元素为B元素，注入的能量为60-80keV，注入的剂量为1E14-5E15atom/cm²。
6.集成电压采样功能的沟槽型MOSFET，其特征在于，包括第一导电类型的衬底，所述衬底的上侧设有外延层，在有源区的外延层上设有源区沟槽，在终端区的外延层上设有若干终端沟槽、采样沟槽和截止环沟槽，所述源区沟槽、终端沟槽采样沟槽和截止环沟槽的内侧设有栅氧化层，且其内侧设有第一导电类型的多晶硅，所述采样沟槽内的部分多晶硅的上端设有第二导电类型的多晶硅，所述有源区的外延层上设有第二导电类型的体区，所述终端区的外延层上设有第二导电类型的阱区，所述体区的上侧以及位于最外端的第二导电类型的阱区上端设有第一导电类型的阱区，所述外延层的上侧设有介质层，并刻蚀形成有连接孔，所述介质层上侧设有源极金属、栅极金属、栅极总线金属、连接金属、采样金属和截止环金属，所述源极金属与第二导电类型的多晶硅外侧的第二导电类型的阱区连接，所述连接金属设置在第二导电类型的多晶硅上方，且其与源极金属和第二导电类型的多晶硅分别连接，所述采样金属与上方未设置第二导电类型多晶硅的第一导电类型多晶硅连接。
7.根据权利要求6所述的集成电压采样功能的沟槽型MOSFET，其特征在于，所述栅极总线金属呈U型状，且其包围源极金属的三侧设置，所述连接金属也呈U型状，且其设置在栅极总线金属的外侧，所述连接金属的两端向内弯折与源极金属连接，所述采样金属设置在未设置连接金属的一侧。
8.根据权利要求6所述的集成电压采样功能的沟槽型MOSFET，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
9.根据权利要求8所述的集成电压采样功能的沟槽型MOSFET，其特征在于，所述第一导电类型的多晶硅采用磷元素掺杂，掺杂浓度为1E16-6E16atom/cm²。
10.根据权利要求8所述的集成电压采样功能的沟槽型MOSFET，其特征在于，所述第二导电类型的多晶硅通过注入B元素形成，注入的能量为60-80keV，注入的剂量为1E14-5E15atom/cm²。
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