CN111463283A - 集成启动管、采样管和二极管的dmos结构及其制备方法 - Google Patents
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- 238000005070 sampling Methods 0.000 title claims abstract description 29
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 239000004065 semiconductor Substances 0.000 title description 3
- 238000009792 diffusion process Methods 0.000 title description 2
- 229910044991 metal oxide Inorganic materials 0.000 title description 2
- 150000004706 metal oxides Chemical class 0.000 title description 2
- 238000002347 injection Methods 0.000 claims abstract description 30
- 239000007924 injection Substances 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 238000002513 implantation Methods 0.000 claims description 32
- 238000001259 photo etching Methods 0.000 claims description 23
- 238000000137 annealing Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 11
- 238000000407 epitaxy Methods 0.000 claims description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 9
- 238000002161 passivation Methods 0.000 claims description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 229910001316 Ag alloy Inorganic materials 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- FAWGZAFXDJGWBB-UHFFFAOYSA-N antimony(3+) Chemical compound [Sb+3] FAWGZAFXDJGWBB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001704 evaporation Methods 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 3
- 238000009740 moulding (composite fabrication) Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 4
- 238000000206 photolithography Methods 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了集成启动管、采样管和二极管的DMOS结构及其制备方法。所述DMOS结构包括主MOS管、启动MOS管、采样MOS管、多晶电阻和二极管，主MOS管、启动MOS管和采样MOS管的漏极连接在一起，采样MOS管的栅极连接主MOS管的栅极，启动MOS管的栅极经所述多晶电阻与所述二极管的阴极连接，二极管的阳极连接启动MOS管的漏极；各功能区之间设置隔离结构，所述隔离结构通过场氧化层和Ring注入方式实现。本发明将采样、启动、二极管功能与功率DMOS集成，提高电路的集成度，同时可以降低电路中启动损耗和电流采样损耗，从而降低待机功耗，提高能源转换效率。
Description
技术领域
本发明属于半导体器件领域，特别涉及了一种DMOS结构及其制备方法。
背景技术
图1是普通DMOS产品平面图，在普通DMOS产品结构中没有启动管、采样管和电阻结构，在实际应用中需要使用分立的电流采样电阻和DMOS管来实现采样和异步启动，其电路转换效率较低，电路整体面积较大，待机损耗较高。
发明内容
为了解决上述背景技术提到的技术问题，本发明提出了集成启动管、采样管和二极管的DMOS结构及其制备方法。
为了实现上述技术目的，本发明的技术方案为：
集成启动管、采样管和二极管的DMOS结构，包括主MOS管、启动MOS管、采样MOS管、多晶电阻和二极管，所述主MOS管、启动MOS管和采样MOS管的漏极连接在一起，采样MOS管的栅极连接主MOS管的栅极，启动MOS管的栅极经所述多晶电阻与所述二极管的阴极连接，二极管的阳极连接启动MOS管的漏极；各功能区之间设置隔离结构，所述隔离结构通过场氧化层和Ring注入方式实现。
进一步地，所述多晶电阻包含多个多晶条，所述多晶条从芯片边缘呈螺旋状向芯片内部盘旋，在多晶条经过的特定区域通过NP注入形成PN结，即所述二极管。
针对上述DMOS结构的制备方法，包括以下步骤：
(1)衬底采用N型(100)晶向，并掺杂砷元素或锑元素；在衬底上形成N型外延，通过选择不同的外延电阻率和厚度实现不同的耐压；
(2)在外延层上预生长一层氧化层作为Ring环注入的阻挡层，通过光刻定义主MOS管、采样MOS管和启动MOS管和终端区域，经过Ring注入和炉管退火工艺，形成各功能区之间的隔离区；
(3)通过炉管湿法生长一层氧化层，通过光刻将各MOS管的有源区打开，作为后续JFET注入窗口；
(4)JFET注入和推阱：在N型外延表面注入磷元素，经过高温推阱工艺，在近外延层表面3-6um的区域形成JFET区域；
(5)在JFET区域上生长栅氧化层，并在栅氧化层上方沉积多晶；
(6)多晶光刻，刻蚀：通过多晶光刻和干法刻蚀，在各MOS管的有源区形成多晶栅，并在隔离区和终端区形成多晶场板结构；
(7)在没有多晶和场氧化层阻挡的区域，进行Pbody注入和退火；
(8)在Pbody区域，通过NSD光刻形成各MOS管的源区，并在多晶条的特定区域形成NSD注入窗口，进行NSD注入和推阱；
(9)在多晶栅表面生长一层SIN介质层；
(10)通过PSD光刻在各MOS管的源区以及多晶条的特定区域形成PSD注入窗口，通过快速退火工艺激活注入原子，在耐压环区形成PN结，NSD和PSD未注入区域为高阻区；
(11)在SIN介质层上沉积BPSG介质层，在BPSG介质层上刻蚀出接触孔；
(12)在BPSG介质层上和接触孔内，沉积金属铝并对其进行光刻和腐蚀，形成各MOS管的栅区和源区；
(13)减薄衬底背面，再在衬底背面蒸发Ti-Ni-Ag合金。
进一步地，在步骤(2)中，所述氧化层的厚度为800-1000埃；在步骤(3)中，所述氧化层的厚度为20000埃；在步骤(5)中，所述栅氧化层的厚度为700-1200埃，生长栅氧化层的温度为900-1000℃，沉积多晶的厚度为6000-8000埃，多晶为未掺杂的多晶硅；在步骤(9)中，所述SIN介质层的厚度为1000埃；在步骤(11)中，所述BPSG介质层的厚度为11000埃；在步骤(12)中，沉积金属铝的厚度为4um。
进一步地，在步骤(2)中，Ring注入的能量为100-140KeV，注入的元素为硼，剂量为3E13-8E13，炉管退火的温度为1180℃，炉管退火的时间为300-500min；在步骤(4)中，JFET注入的能量为100KeV-150KeV，注入的剂量为2E12-5E12，推阱的温度为1150℃，推阱的时间为120min-190min；在步骤(7)中，Pbody注入的能量为60KeV～120Kev，注入的元素为硼，注入的剂量为1E13-8E13；在步骤(8)中，NSD注入的能量为120Kev-160Kev，注入的元素为磷，注入的剂量为5E15～1E16，推阱的温度为950℃，推阱的时间为25分钟；在步骤(10)中，PSD注入的能量为120Kev-160Kev，注入的元素为硼，注入的剂量为5E15～1E16，快速退火的温度为950℃，快速退火的时间为30s。
进一步地，在步骤(1)中，所述衬底的电阻率小于0.1Ω/cm；N型外延的厚度为40-80um，N型外延的电阻率为9-24Ω/cm。
进一步地，在步骤(12)与步骤(13)之间，通过钝化层沉积、光刻、腐蚀，形成主MOS管和启动MOS管栅极和源极的开口区以及采样MOS管源极的开口区。
进一步地，所述钝化层为氮化硅，沉积钝化层的厚度为7000-12000埃。
采用上述技术方案带来的有益效果：
(1)本发明将采样、启动、二极管功能与功率DMOS集成，提高电路的集成度，同时可以降低电路中启动损耗和电流采样损耗，从而降低待机功耗，提高能源转换效率；
(2)本发明利用Poly二极管的反向恢复特性，可实现主MOS管的软开启，优化EMI性能；
(3)本发明集成启动管、采样管、电阻的工艺与超结DMOS工艺兼容，降低成本。
附图说明
图1是传统DMOS功率管的平面图；
图2是本发明DMOS的电路图；
图3是本发明DMOS的平面图；
图4是本发明中二极管的示意图；
图5是本发明的制备工艺流程图；
图6是本发明DMOS的剖面图；
图7是本发明中主MOS管的剖面图。
具体实施方式
以下将结合附图，对本发明的技术方案进行详细说明。
本发明设计了一种集成启动管、采样管和二极管的DMOS结构，如图2和图3所示，包括主MOS管、启动MOS管、采样MOS管、多晶电阻和二极管，所述主MOS管、启动MOS管和采样MOS管的漏极连接在一起，采样MOS管的栅极连接主MOS管的栅极，启动MOS管的栅极经所述多晶电阻与所述二极管的阴极连接，二极管的阳极连接启动MOS管的漏极；各功能区之间设置隔离结构，所述隔离结构通过场氧化层和Ring注入方式实现。
在本实施例中，优选地，所述多晶电阻包含多个多晶条，所述多晶条从芯片边缘呈螺旋状向芯片内部盘旋，在多晶条经过的特定区域通过NP注入形成PN结，即所述二极管，如图4所示。
本发明还提出了针对上述集成启动管、采样管和电阻的高压超结DMOS结构的制备方法，如图5所示，其步骤如下：
步骤1：衬底采用N型(100)晶向，并掺杂砷元素或锑元素；在衬底上形成N型外延，通过选择不同的外延电阻率和厚度实现不同的耐压。优选地，衬底的电阻率通常小于0.1Ω/cm。选择不同的外延电阻率和厚度，可得到不同的器件耐压。通常外延厚度：40-80um，外延电阻率：9-24Ω/cm，器件耐压可以达到500V-900V。
步骤2：在外延层上预生长一层氧化层作为Ring环注入的阻挡层，通过光刻定义主MOS管、采样MOS管和启动MOS管和终端区域，经过Ring注入和炉管退火工艺，形成各功能区之间的隔离区。优选地，所述氧化层的厚度为800-1000埃。Ring注入的能量为100-140KeV，注入的元素为硼，剂量为3E13-8E13，炉管退火的温度为1180℃，炉管退火的时间为300-500min。
步骤3：通过炉管湿法生长一层氧化层，通过光刻将各MOS管的有源区打开，作为后续JFET注入窗口。优选地，所述氧化层的厚度为20000埃。
步骤4：JFET注入和推阱：在N型外延表面注入磷元素，经过高温推阱工艺，在近外延层表面3-6um的区域形成JFET区域。优选地，JFET注入的能量为100KeV-150KeV，注入的剂量为2E12-5E12，推阱的温度为1150℃，推阱的时间为120min-190min。
步骤5：在JFET区域上生长栅氧化层，并在栅氧化层上方沉积多晶。优选地，所述栅氧化层的厚度为700-1200埃，生长栅氧化层的温度为900-1000℃，沉积多晶的厚度为6000-8000埃，多晶为未掺杂的多晶硅。
步骤6：多晶光刻，刻蚀：通过多晶光刻和干法刻蚀，在各MOS管的有源区形成多晶栅，并在隔离区和终端区形成多晶场板结构。
步骤7：在没有多晶和场氧化层阻挡的区域，进行Pbody注入和退火。优选地，Pbody注入的能量为60KeV～120Kev，注入的元素为硼，注入的剂量为1E13-8E13。
步骤8：在Pbody区域，通过NSD光刻形成各MOS管的源区，并在多晶条的特定区域形成NSD注入窗口，进行NSD注入和推阱。优选地，NSD注入的能量为120Kev-160Kev，注入的元素为磷，注入的剂量为5E15～1E16，推阱的温度为950℃，推阱的时间为25分钟。
步骤9：在多晶栅表面生长一层SIN介质层。优选地，所述SIN介质层的厚度为1000埃。
步骤10：通过PSD光刻在各MOS管的源区以及多晶条的特定区域形成PSD注入窗口，通过快速退火工艺激活注入原子，在耐压环区形成PN结，NSD和PSD未注入区域为高阻区。优选地，，PSD注入的能量为120Kev-160Kev，注入的元素为硼，注入的剂量为5E15～1E16，快速退火的温度为950℃，快速退火的时间为30s。
步骤11：在SIN介质层上沉积BPSG(硼磷硅玻璃)介质层，在BPSG介质层上刻蚀出接触孔。优选地，所述BPSG介质层的厚度为11000埃。
步骤12：在BPSG介质层上和接触孔内，沉积金属铝并对其进行光刻和腐蚀，形成各MOS管的栅区和源区。优选地，沉积金属铝的厚度为4um。
步骤13：通过钝化层沉积、光刻、腐蚀，形成主MOS管和启动MOS管栅极和源极的开口区以及采样MOS管源极的开口区。优选地，所述钝化层为氮化硅，沉积钝化层的厚度为7000-12000埃。本步骤为可选操作项，可作业也可不作业。
步骤14：减薄衬底背面，再在衬底背面蒸发Ti-Ni-Ag合金。
经过上述步骤，整个DMOS的剖面结构和主MOS管的剖面结构如图6和7所示。
实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。
Claims (8)
1.集成启动管、采样管和二极管的DMOS结构，包括主MOS管，其特征在于：还包括启动MOS管、采样MOS管、多晶电阻和二极管，所述主MOS管、启动MOS管和采样MOS管的漏极连接在一起，采样MOS管的栅极连接主MOS管的栅极，启动MOS管的栅极经所述多晶电阻与所述二极管的阴极连接，二极管的阳极连接启动MOS管的漏极；各功能区之间设置隔离结构，所述隔离结构通过场氧化层和Ring注入方式实现。
2.根据权利要求1所述集成启动管、采样管和二极管的DMOS结构，其特征在于：所述多晶电阻包含多个多晶条，所述多晶条从芯片边缘呈螺旋状向芯片内部盘旋，在多晶条经过的特定区域通过NP注入形成PN结，即所述二极管。
3.针对权利要求1所述DMOS结构的制备方法，其特征在于，包括以下步骤：
(1)衬底采用N型(100)晶向，并掺杂砷元素或锑元素；在衬底上形成N型外延，通过选择不同的外延电阻率和厚度实现不同的耐压；
(2)在外延层上预生长一层氧化层作为Ring环注入的阻挡层，通过光刻定义主MOS管、采样MOS管和启动MOS管和终端区域，经过Ring注入和炉管退火工艺，形成各功能区之间的隔离区；
(3)通过炉管湿法生长一层氧化层，通过光刻将各MOS管的有源区打开，作为后续JFET注入窗口；
(4)JFET注入和推阱：在N型外延表面注入磷元素，经过高温推阱工艺，在近外延层表面3-6um的区域形成JFET区域；
(5)在JFET区域上生长栅氧化层，并在栅氧化层上方沉积多晶；
(6)多晶光刻，刻蚀：通过多晶光刻和干法刻蚀，在各MOS管的有源区形成多晶栅，并在隔离区和终端区形成多晶场板结构；
(7)在没有多晶和场氧化层阻挡的区域，进行Pbody注入和退火；
(8)在Pbody区域，通过NSD光刻形成各MOS管的源区，并在多晶条的特定区域形成NSD注入窗口，进行NSD注入和推阱；
(9)在多晶栅表面生长一层SIN介质层；
(10)通过PSD光刻在各MOS管的源区以及多晶条的特定区域形成PSD注入窗口，通过快速退火工艺激活注入原子，在耐压环区形成PN结，NSD和PSD未注入区域为高阻区；
(11)在SIN介质层上沉积BPSG介质层，在BPSG介质层上刻蚀出接触孔；
(12)在BPSG介质层上和接触孔内，沉积金属铝并对其进行光刻和腐蚀，形成各MOS管的栅区和源区；
(13)减薄衬底背面，再在衬底背面蒸发Ti-Ni-Ag合金。
4.根据权利要求3所述制备方法，其特征在于，在步骤(2)中，所述氧化层的厚度为800-1000埃；在步骤(3)中，所述氧化层的厚度为20000埃；在步骤(5)中，所述栅氧化层的厚度为700-1200埃，生长栅氧化层的温度为900-1000℃，沉积多晶的厚度为6000-8000埃，多晶为未掺杂的多晶硅；在步骤(9)中，所述SIN介质层的厚度为1000埃；在步骤(11)中，所述BPSG介质层的厚度为11000埃；在步骤(12)中，沉积金属铝的厚度为4um。
5.根据权利要求3所述制备方法，其特征在于，在步骤(2)中，Ring注入的能量为100-140KeV，注入的元素为硼，剂量为3E13-8E13，炉管退火的温度为1180℃，炉管退火的时间为300-500min；在步骤(4)中，JFET注入的能量为100KeV-150KeV，注入的剂量为2E12-5E12，推阱的温度为1150℃，推阱的时间为120min-190min；在步骤(7)中，Pbody注入的能量为60KeV～120Kev，注入的元素为硼，注入的剂量为1E13-8E13；在步骤(8)中，NSD注入的能量为120Kev-160Kev，注入的元素为磷，注入的剂量为5E15～1E16，推阱的温度为950℃，推阱的时间为25分钟；在步骤(10)中，PSD注入的能量为120Kev-160Kev，注入的元素为硼，注入的剂量为5E15～1E16，快速退火的温度为950℃，快速退火的时间为30s。
6.根据权利要求3所述制备方法，其特征在于，在步骤(1)中，所述衬底的电阻率小于0.1Ω/cm；N型外延的厚度为40-80um，N型外延的电阻率为9-24Ω/cm。
7.根据权利要求3所述制备方法，其特征在于，在步骤(12)与步骤(13)之间，通过钝化层沉积、光刻、腐蚀，形成主MOS管和启动MOS管栅极和源极的开口区以及采样MOS管源极的开口区。
8.根据权利要求7所述制备方法，其特征在于，所述钝化层为氮化硅，沉积钝化层的厚度为7000-12000埃。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202010235837.XA CN111463283B (zh) | 2020-03-30 | 2020-03-30 | 集成启动管、采样管和二极管的dmos结构及其制备方法 |
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|---|---|
| CN111463283A true CN111463283A (zh) | 2020-07-28 |
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| CN202010235837.XA Active CN111463283B (zh) | 2020-03-30 | 2020-03-30 | 集成启动管、采样管和二极管的dmos结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111463283B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| CN111463283B (zh) | 2023-09-26 |
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