CN211295110U - 一种优化电特性的dmos - Google Patents
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 19
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 238000002161 passivation Methods 0.000 claims description 15
- 210000000746 body region Anatomy 0.000 claims description 14
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 31
- 230000008569 process Effects 0.000 abstract description 28
- 238000005530 etching Methods 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 230000005684 electric field Effects 0.000 abstract description 6
- 238000009826 distribution Methods 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 abstract description 4
- 238000011049 filling Methods 0.000 abstract description 3
- 238000002347 injection Methods 0.000 description 14
- 239000007924 injection Substances 0.000 description 14
- 239000007943 implant Substances 0.000 description 10
- 238000004088 simulation Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 8
- 238000001259 photo etching Methods 0.000 description 8
- 238000000137 annealing Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000004026 adhesive bonding Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000008020 evaporation Effects 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QQMBHAVGDGCSGY-UHFFFAOYSA-N [Ti].[Ni].[Ag] Chemical compound [Ti].[Ni].[Ag] QQMBHAVGDGCSGY-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005034 decoration Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
本实用新型公开一种优化电特性的DMOS。该方法包括在衬底上制作外延层，在外延层上制作第二导电类型的耐压环区；在外延层上侧刻蚀形成LTO沟槽，向LTO沟槽内填满二氧化硅，改变LTO沟槽的宽度和深度，可以改变LTO沟槽区域周围的电场分布和各电学参数。本实用新型的DMOS在Rsp增加较小的前提下，大幅增加BVDSS和降低电容参数，优化其输出特性，降低工作损耗，且与现有工艺平台兼容，工艺实现简单且工艺窗口足够。
Description
技术领域
本实用新型属于半导体技术领域，具体涉及一种优化电特性的DMOS。
背景技术
DMOS是常用的功率器件，它与CMOS器件结构类似，也有源、漏、栅等电极，但是漏端击穿电压高。现有结构的DMOS在降低电容参数(如输入电容Ciss、输出电容Coss和米勒电容Crss)的同时将损失部分Rsp(单位面积电阻)，从而在优化开关损耗时，导通损耗有所增加，因此，限制了DMOS产品进一步优化。
实用新型内容
本实用新型解决的技术问题：提供一种优化电特性的DMOS。
技术方案：为了解决上述技术问题，本实用新型采用的技术方案如下：
本实用新型提供了一种优化电特性的DMOS，包括第一导电类型的衬底和设置在所述衬底上侧的外延层，所述外延层上设有第二导电类型的耐压环区和LTO沟槽，所述LTO沟槽内设有二氧化硅，且其四周的外延层上侧形成有JEFT区域，所述LTO沟槽四周的JEFT区域上侧长有栅氧化层，所述二氧化硅及其四周的栅氧化层上侧中部设有多晶栅，未被栅氧化层覆盖的JEFT区域内形成有第二导电类型的体区，所述栅氧化层四周下侧的体区由内向外依次设有第一导电类型有源区和第二导电类型有源区，所述多晶栅、栅氧化层和第一导电类型有源区的上侧淀积有SIN介质层，所述SIN介质层和外延层上侧沉淀有LTO介质层，所述LTO介质层上刻蚀有连接孔，所述LTO介质层上侧及连接孔内溅射形成有金属层，所述金属层经刻蚀形成DMOS的栅区和源区。
进一步的，所述二氧化硅为经过炉管湿法生长形成和/或填充的LTO。
进一步的，所述LTO沟槽的宽度为0.5μm至2μm，且其深度为0.5μm至6μm。
进一步的，所述LTO沟槽的宽度为2μm，且其深度为4μm。
进一步的，所述金属层上侧沉积有钝化层，所述钝化层上侧刻蚀形成有栅极开口区和源极的开口区。
进一步的，所述衬底下侧设有背金层。
进一步的，所述栅氧化层的厚度为700-1200埃。
进一步的，所述SIN介质层的厚度为1000埃。
进一步的，所述LTO介质层的厚度为11000埃。
进一步的，所述钝化层的厚度为7000埃至12000埃。
有益效果：与现有技术相比，本实用新型具有以下优点：
1、本实用新型的DMOS在Rsp增加较小的前提下，大幅增加BVDSS和降低电容参数，优化其输出特性，降低工作损耗。
2、与现有工艺平台兼容，工艺实现简单且工艺窗口足够。
附图说明
图1是在外延层上制作LTO沟槽后的局部结构示意图；
图2是填充二氧化硅并形成JEFT区域后的局部结构示意图；
图3是形成多晶栅后的结构示意图；
图4是在JEFT区域内制作体区后的局部结构示意图；
图5是在体区内制作第一导电类型有源区后的局部结构示意图；
图6淀积SIN介质层后的局部结构示意图；
图7制作第二导电类型有源区、淀积LTO介质层并刻蚀形成连接孔后的局部结构示意图；
图8是溅射形成金属层后的局部结构示意图；
图9是沉积形成钝化层和蒸发形成金属层后的局部结构示意图；
图10是优化电特性的DMOS在LTO沟槽附近的电场分布随LTO沟槽的深度的变化仿真图；
图11是优化电特性的DMOS的漏源击穿电压随LTO沟槽的深度和宽度变化仿真实验图；
图12是优化电特性的DMOS的单位面积电阻随LTO沟槽的深度和宽度变化仿真实验图；
图13是优化电特性的DMOS的阈值随LTO沟槽的深度和宽度变化仿真实验图；
图14是优化电特性的DMOS的输入电容随LTO沟槽的深度和宽度变化仿真实验图；
图15是优化电特性的DMOS的输出电容随LTO沟槽的深度和宽度变化仿真实验图；
图16是优化电特性的DMOS的米勒电容随LTO沟槽的深度和宽度变化仿真实验图。
具体实施方式
下面结合具体实施例，进一步阐明本实用新型，实施例在以本实用新型技术方案为前提下进行实施，应理解这些实施例仅用于说明本实用新型而不用于限制本实用新型的范围。
如图1至9所示，本实用新型实施例提供一种优化电特性的DMOS的制造方法，包括：
如图1所示，提供第一导电类型的衬底1，并在衬底1上制作外延层2，在外延层2上制作第二导电类型的耐压环区。其中，衬底1为重掺杂，外延层2为第一导电类型轻掺杂。以下第一导电类型为N型，第二导电类型为P型为例进行阐述本实施例。衬底1一般采用N型(100)晶向，砷元素或锑元素掺杂，电阻率通常小于0.1Ω.cm。选择不同的外延电阻率和厚度，可得到不同的器件耐压，通常外延厚度：40-80um，外延电阻率：9-24Ω.cm，器件耐压可以达到500V-900V。耐压环区的具体制作工艺为：在外延层2上预生长一层800-1000埃的氧化层15作为Ring环注入的阻挡层，经过Ring光刻、注入和炉管退火工艺，形成高压终端结构。离子注入能量：100-140KeV，剂量：3E13-8E13，注入元素：硼(B)，退火条件：1180℃/300-500min。由于耐压环区及该区域的后续工艺和结构与现有技术相同，所以本实施例中未对该部分进行图示。
在外延层2上侧刻蚀形成LTO沟槽3，向LTO沟槽3内填满二氧化硅4。具体的，LTO沟槽3在氧化层15上侧经涂胶、光刻和干法刻蚀工艺形成。
如图2所示，对LTO沟槽3以外的外延层2上侧执行JEFT注入和JEFT推阱操作，以形成JEFT区域5。具体的，可在外延层2的表面注入一定浓度的磷元素，经过高温推阱工艺，在近外延层表面3-6um区域形成JFET区域5，在不影响底部外延层耐压的同时，有效降低表面沟道电阻。注入剂量：2E12-5E12，注入能量：100KeV-150KeV，推阱条件：1150℃/120min-190min。
如图3所示，在制作好JEFT区域5后，需要先将氧化层15刻蚀掉，然后在LTO沟槽3四周的外延层2上侧长栅氧化层6，并在二氧化硅4及其四周的栅氧化层6上侧中部沉积多晶，并将多晶刻蚀形成多晶栅7。具体而言，栅氧化层6厚度一般700-1200埃，生长温度一般为900-1000℃，沉积多晶厚度6000-8000埃，且多晶为重掺杂的多晶硅。多晶栅7由多晶经涂胶、光刻和干法刻蚀工艺形成，并在器件的终端区形成多晶场版结构，有效提高耐压效率。
如图4所示，在未被栅氧化层6覆盖的JEFT区域内形成第二导电类型的体区8。具体的工艺如下：注入B元素，能量60KEV～120Kev，剂量根据VTH参数的需求调整，通常1E13-8E13左右，体区推阱温度：1150℃，时间：100-200分钟。
如图5所示，在栅氧化层6四周下侧的体区8内制作第一导电类型有源区9(NSD)。具体的工艺如下：先在体区8上进行涂胶和光刻形成NSD的注入区，构成NSD注入剂量：5E15～1E16,注入能量：120Kev-160Kev，注入元素：磷。NSD推阱温度：950℃，时间：25分钟。
如图6所示，在多晶栅7、栅氧化层6和第一导电类型有源区9的上侧淀积SIN介质层10。SIN介质层10的厚度为1000埃左右即可，可有效改善器件可靠性。
如图7所示，在位于第一导电类型有源区9的四周体区8内制作第二导电类型有源区11(PSD)。具体工艺如下：先经涂胶和光刻形成PSD的注入区，构成PSD注入剂量：5E15～1E16,注入能量：120Kev-160Kev，注入元素：B。需要用RTA(快速退火950℃、30s)工艺激活注入原子。
在SIN介质层10和外延层2的上侧淀积LTO介质层12。LTO介质层12采用沉积介质BPSG(硼磷硅玻璃)，优选厚度为11000埃。在LTO介质层12上刻蚀形成连接孔13。
如图8所示，在LTO介质层12上侧及连接孔13内溅射形成金属层14，并刻蚀形成DMOS的栅区和源区。溅射的金属优选采用铝，厚度优选4μm。
本实用新型实施例的二氧化硅4可以通经过炉管湿法生长氧化层的方式形成，一般工艺下生长氧化层的厚度为20000埃，在不需要场氧结构或者LTO沟槽3宽度较大导致氧化层不足以将LTO沟槽3填充满时，可使用LTO(Low Thermal Oxide-低温二氧化硅)进行填充。
结合图10至16，对于常用的单位元胞的尺寸为15μm的DMOS来说，图10是有无LTO槽及不同槽深的电场分布图，沿LTO槽中心位置垂直于X轴做剖面，增加LTO槽后，DMOS的表面电场强度降低，可有效提高BVDSS，但随着槽深度增加，对DMOS体内电势线的影响增加，LTO槽底部电势线曲率半径减小，BVDSS降低。图11至13为LTO沟槽3的深度(单位：微米)和宽度(1μm、2μm、3μm)与BVDSS(漏源击穿电压)、Rsp(单位面积电阻)和Vth(阈值)对应关系图。其中，各电学参数均为不同工艺条件下的仿真结果。从结果来看，LTO沟槽宽度在1um时，BVDSS、Rsp和Vth随LTO沟槽深度的增加的影响更小，且随着LTO沟槽深度的增加，BVDSS先有有一个抛物线上升阶段，再迅速下降，Rsp呈缓慢上升，Vth呈周期性波动。图14至16为LTO沟槽深度和宽度与Ciss(输入电容)、Coss(输出电容)和Crss(米勒电容)对应关系图，其中，各电学参数均为不同工艺条件下的仿真结果。Ciss与Vth表现相同，都呈现周期性波动，Coss和Crss都随着LTO沟槽深度的增加而迅速降低，且相同的深度下，LTO沟槽宽度越大电容值越小。因此，本实用新型实施例的LTO沟槽3的宽度为0.5μm至2μm，优选为2μm。LTO沟槽3的深度为0.5μm至6μm，优选为4μm。
如图9所示，还可以在金属层14的上侧设置钝化层16，钝化层16优选采用氮化硅沉积形成，钝化层16的厚度为7000埃至12000埃，然后在钝化层16上刻蚀出栅极开口区和源极开口区。
一般所采用的衬底1的原始厚度优选为625-675μm，当制作完毕后，需要将衬底1从下侧减小至器件所剩余厚度为200μm-300μm，以便于封装。还可在衬底1的下侧设有背金层17，背金层17优选依次蒸发Ti-Ni-Ag(钛-镍-银)形成。
基于以上实施例，本领域技术人员可以理解，本实用新型实施例还提供了一种优化电特性的DMOS，如图9所示，该DMOS包括第一导电类型的衬底1和设置在衬底1上侧的外延层2，其中，衬底1为重掺杂，外延层2为第一导电类型轻掺杂。以下第一导电类型为N型，第二导电类型为P型为例进行阐述本实施例。衬底1一般采用N型(100)晶向，砷元素或锑元素掺杂，电阻率通常小于0.1Ω.cm。选择不同的外延电阻率和厚度，可得到不同的器件耐压，通常外延厚度：40-80um，外延电阻率：9-24Ω.cm，器件耐压可以达到500V-900V。
外延层2上设有第二导电类型的耐压环区和LTO沟槽3。具体的，耐压环区的具体制作工艺为：在外延层2上预生长一层800-1000埃的氧化层作为Ring环注入的阻挡层，经过Ring光刻、注入和炉管退火工艺，形成高压终端结构。离子注入能量：100-140KeV，剂量：3E13-8E13，注入元素：硼(B)，退火条件：1180℃/300-500min。由于耐压环区及该区域的后续工艺和结构与现有技术相同，所以本实施例中未对该部分进行图示。LTO沟槽3在氧化层15上侧经涂胶、光刻和干法刻蚀工艺形成。LTO沟槽3内设有二氧化硅4，在LTO沟槽3四周的外延层2上侧形成有JEFT区域5。具体的，JEFT区域5经过JEFT注入和JEFT推阱操作形成。具体的，可在外延层2的表面注入一定浓度的磷元素，经过高温推阱工艺，在近外延层表面3-6um区域形成JFET区域5，在不影响底部外延层耐压的同时，有效降低表面沟道电阻。注入剂量：2E12-5E12，注入能量：100KeV-150KeV，推阱条件：1150℃/120min-190min。
在制作好JEFT区域5后，需要先将氧化层15刻蚀掉，然后在LTO沟槽3四周的外延层2上侧长有栅氧化层6，在二氧化硅4及其四周的栅氧化层6的上侧中部沉积多晶，并将多晶刻蚀形成多晶栅7。具体而言，栅氧化层6厚度一般700-1200埃，生长温度一般为900-1000℃，沉积多晶厚度6000-8000埃，且多晶为未掺杂的多晶硅。多晶栅7由多晶经涂胶、光刻和干法刻蚀工艺形成，并在器件的终端区形成多晶场版结构，有效提高耐压效率。
在未被栅氧化层6覆盖的JEFT区域5内形成有第二导电类型的体区8，具体的，注入B元素，能量60KEV～120Kev，剂量根据VTH参数的需求调整，通常1E13-8E13左右，体区推阱温度：1150℃，时间：100-200分钟。
在栅氧化层6四周下侧的体区8由内向外依次设有第一导电类型有源区(NSD)9和第二导电类型有源区(PSD)11。具体的，先在体区8上进行涂胶和光刻形成NSD的注入区，构成NSD注入剂量：5E15～1E16,注入能量：120Kev-160Kev，注入元素：磷。NSD推阱温度：950℃，时间：25分钟。PSD的具体工艺如下：先经涂胶和光刻形成PSD的注入区，构成PSD注入剂量：5E15～1E16,注入能量：120Kev-160Kev，注入元素：B。需要用RTA(快速退火950℃、30s)工艺激活注入原子。在PSD制作之前，先在多晶栅7、栅氧化层6和第一导电类型有源区9的上侧淀积SIN介质层10。SIN介质层10的厚度为1000埃左右即可，可有效改善器件可靠性。
在SIN介质层10和外延层2上侧沉淀有LTO介质层12，LTO介质层12采用沉积介质BPSG(硼磷硅玻璃)，优选厚度为11000埃。LTO介质层12上刻蚀有连接孔13，LTO介质层12上侧及连接孔13内溅射形成有金属层14，金属层14经刻蚀形成DMOS的栅区和源区。溅射的金属优选采用铝，厚度优选4μm。
本实用新型实施例的二氧化硅4可以通经过炉管湿法生长氧化层的方式形成，一般工艺下生长氧化层的厚度为20000埃，在不需要场氧结构或者LTO沟槽3宽度较大导致氧化层不足以将LTO沟槽3填充满时，可使用LTO(Low Thermal Oxide-低温二氧化硅)进行填充。
结合图10至16，对于常用的单位元胞的尺寸为15μm的DMOS来说，图10是有无LTO槽及不同槽深的电场分布图，沿LTO槽中心位置垂直于X轴做剖面，增加LTO槽后，DMOS的表面电场强度降低，可有效提高BVDSS，但随着槽深度增加，对DMOS体内电势线的影响增加，LTO槽底部电势线曲率半径减小，BVDSS降低。图11至13为LTO沟槽3的深度(单位：微米)和宽度(1μm、2μm、3μm)与BVDSS(漏源击穿电压)、Rsp(单位面积电阻)和Vth(阈值)对应关系图。其中，各电学参数均为不同工艺条件下的仿真结果。从结果来看，LTO沟槽宽度在1um时，BVDSS、Rsp和Vth随LTO沟槽深度的增加的影响更小，且随着LTO沟槽深度的增加，BVDSS先有有一个抛物线上升阶段，再迅速下降，Rsp呈缓慢上升，Vth呈周期性波动。图14至16为LTO沟槽深度和宽度与Ciss(输入电容)、Coss(输出电容)和Crss(米勒电容)对应关系图，其中，各电学参数均为不同工艺条件下的仿真结果。Ciss与Vth表现相同，都呈现周期性波动，Coss和Crss都随着LTO沟槽深度的增加而迅速降低，且相同的深度下，LTO沟槽宽度越大电容值越小。因此，本实用新型实施例的LTO沟槽3的宽度为0.5μm至2μm，优选为2μm。LTO沟槽3的深度为0.5μm至6μm，优选为4μm。
还可以在金属层14的上侧设置钝化层16，钝化层16优选采用氮化硅沉积形成，钝化层16的厚度为7000埃至12000埃，然后在钝化层上刻蚀出栅极开口区和源极开口区。
一般所采用的衬底1的原始厚度优选为625-675μm，当制作完毕后，需要将衬底1从下侧减小至器件所剩余厚度为200μm-300μm，以便于封装。还可在衬底1的下侧设有背金层17，背金层17优选依次蒸发Ti-Ni-Ag(钛-镍-银)形成。
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (10)
1.一种优化电特性的DMOS，包括第一导电类型的衬底和设置在所述衬底上侧的外延层，其特征在于，所述外延层上设有第二导电类型的耐压环区和LTO沟槽，所述LTO沟槽内设有二氧化硅，且其四周的外延层上侧形成有JEFT区域，所述LTO沟槽四周的JEFT区域上侧长有栅氧化层，所述二氧化硅及其四周的栅氧化层上侧中部设有多晶栅，未被栅氧化层覆盖的JEFT区域内形成有第二导电类型的体区，所述栅氧化层四周下侧的体区由内向外依次设有第一导电类型有源区和第二导电类型有源区，所述多晶栅、栅氧化层和第一导电类型有源区的上侧淀积有SIN介质层，所述SIN介质层和外延层上侧沉淀有LTO介质层，所述LTO介质层上刻蚀有连接孔，所述LTO介质层上侧及连接孔内溅射形成有金属层，所述金属层经刻蚀形成DMOS的栅区和源区。
2.根据权利要求1所述的优化电特性的DMOS，其特征在于，所述二氧化硅为经过炉管湿法生长形成和/或填充的LTO。
3.根据权利要求1所述的优化电特性的DMOS，其特征在于，所述LTO沟槽的宽度为0.5μm至2μm，且其深度为0.5μm至6μm。
4.根据权利要求3所述的优化电特性的DMOS，其特征在于，所述LTO沟槽的宽度为2μm，且其深度为4μm。
5.根据权利要求1所述的优化电特性的DMOS，其特征在于，所述金属层上侧沉积有钝化层，所述钝化层上侧刻蚀形成有栅极开口区和源极的开口区。
6.根据权利要求1所述的优化电特性的DMOS，其特征在于，所述衬底下侧设有背金层。
7.根据权利要求1所述的优化电特性的DMOS，其特征在于，所述栅氧化层的厚度为700-1200埃。
8.根据权利要求1所述的优化电特性的DMOS，其特征在于，所述SIN介质层的厚度为1000埃。
9.根据权利要求1所述的优化电特性的DMOS，其特征在于，所述LTO介质层的厚度为11000埃。
10.根据权利要求5所述的优化电特性的DMOS，其特征在于，所述钝化层的厚度为7000埃至12000埃。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202020206878.1U CN211295110U (zh) | 2020-02-25 | 2020-02-25 | 一种优化电特性的dmos |
| PCT/CN2020/126044 WO2021169381A1 (zh) | 2020-02-25 | 2020-11-03 | 一种优化电特性的dmos |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202020206878.1U CN211295110U (zh) | 2020-02-25 | 2020-02-25 | 一种优化电特性的dmos |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN211295110U true CN211295110U (zh) | 2020-08-18 |
Family
ID=72021422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202020206878.1U Active CN211295110U (zh) | 2020-02-25 | 2020-02-25 | 一种优化电特性的dmos |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN211295110U (zh) |
| WO (1) | WO2021169381A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111276544A (zh) * | 2020-02-25 | 2020-06-12 | 南京华瑞微集成电路有限公司 | 一种优化电特性的dmos及其制造方法 |
| WO2021169381A1 (zh) * | 2020-02-25 | 2021-09-02 | 南京华瑞微集成电路有限公司 | 一种优化电特性的dmos |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117497604A (zh) * | 2023-12-29 | 2024-02-02 | 深圳天狼芯半导体有限公司 | 一种改进型平面栅mosfet及制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10062749B2 (en) * | 2013-06-18 | 2018-08-28 | Monolith Semiconductor Inc. | High voltage semiconductor devices and methods of making the devices |
| CN104392932A (zh) * | 2014-12-10 | 2015-03-04 | 中国电子科技集团公司第四十七研究所 | 一种vdmos器件及其制造方法 |
| CN104952929A (zh) * | 2015-07-02 | 2015-09-30 | 电子科技大学 | 一种碳化硅vdmos器件及其制作方法 |
| CN110047930A (zh) * | 2019-04-02 | 2019-07-23 | 芯兴(北京)半导体科技有限公司 | Vdmos器件 |
| CN211295110U (zh) * | 2020-02-25 | 2020-08-18 | 南京华瑞微集成电路有限公司 | 一种优化电特性的dmos |
-
2020
- 2020-02-25 CN CN202020206878.1U patent/CN211295110U/zh active Active
- 2020-11-03 WO PCT/CN2020/126044 patent/WO2021169381A1/zh active Application Filing
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111276544A (zh) * | 2020-02-25 | 2020-06-12 | 南京华瑞微集成电路有限公司 | 一种优化电特性的dmos及其制造方法 |
| WO2021169381A1 (zh) * | 2020-02-25 | 2021-09-02 | 南京华瑞微集成电路有限公司 | 一种优化电特性的dmos |
| CN111276544B (zh) * | 2020-02-25 | 2024-08-27 | 南京华瑞微集成电路有限公司 | 一种优化电特性的dmos及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2021169381A1 (zh) | 2021-09-02 |
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|---|---|---|---|
| GR01 | Patent grant | ||
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