JP3884536B2 - メモリセル - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般に電子回路、特に共振トンネリングダイオード共振トンネルダイオードのような負性差動抵抵(negative differentialresistance)デバイスを有するメモリセルに関する。
【0002】
【従来の技術】
高密度集積半導体ランダムアクセスメモリ(以下、RAM)は、ダイナミックRAM(以下、DRAM)の絶えざる進歩発展に導かれて、ギガビット台に到達しつつある。通過制御トランジスタとコンデンサからなる1T/1C(1トランジスタ及び1コンデンサ)DRAMセルは4F2から8F2の間の範囲に入る最小可能セル寸法を有し、ここにFは最小特徴寸法である。しかしながら、DRAMは、ビットをコンデンサ上に電荷として記憶し、かつその電荷がセル当たり約1fA(10−15A)の割合で漏れるので、ミリ秒当たり一回の程度で周期的リフレッシングを必要とする。
【0003】
スタチックRAM(以下、SRAM)は、強化された機能的品質を備え、リフレッシングを必要とせず、かつまた一般にDRAMよりも高速である(DRAMの場合約80ナノ秒であるのに比較してSRAMの場合約25ナノ秒)。しかしながら、SRAMセルは、遥かに複雑であり、6トランジジタ又は4トランジスタのどちらか及び2つのポリシリコン負荷抵抗を必要とし、その結果セル寸法が約60F2になる。SRAMの機能的品質を備えるがしかしDRAMのセル密度に迫るセル密度を有するメモリセルを得ることが極めて望ましいと思える。
【0004】
共振トンネリングダイオード(以下、RTD)は、その最も簡単な形において、5つの半導体層の積層からなる。外側の2つの層は接触層であって、電子はこれらの層に入ってかつこの積層から出てゆく。内側の3つの別の半導体層は、それらのエネルギーバンドギャップが異なっていて、順序に広い、狭い、広いバンドギャップを呈し、かつ電子ブロッホ波長(典型的に10nmより短い)に匹敵する層の厚さを有する。半導体層のこの積層は、電子が通過しなければならないかつ量子井戸と称する狭い領域によって分離された2つのエネルギー障壁からなるエネルギープロフィールを発生する。
【0005】
古典的には、フェルミエネルギーと呼ばれるエネルギーを持つ電子は障壁エネルギーより低いエネルギーを持つ第1エネルギー障壁に近づくと、コンクリート壁で跳ね返る野球のボール又は開放伝送線路の端における電磁波のように、反射される。しかしながら、量子機構によれば、障壁の物理的寸法が小さくなって粒子の波長に近づくに従って、粒子が反射される代わりに透過する確率を増すことが可能とされる。それゆえ、或る条件の下では、障壁が障壁電位より低いエネルギーを持っていても、電子はこの障壁を通過することができる.この古典的に禁止された現象は、トンネリングと呼ばれる。
【0006】
もし量子井戸の幅が電子波長の或る整数倍又は半整数倍にほぼ等しいように選択されるならば、マイクロ波空洞内の定在波に類似の構造性干渉によって定在波を確立することができる。これらの波長にある電子は、他の波長にある電子より遥かに容易に量子井戸内へ及びこらから外へ結合する。
【0007】
電子エネルギーEとその波長1は、式E=h2/2ml2によって相反する関係にあり、ここにhはプランク係数及びmは電子有効質量である。電子エネルギーを二重障壁構造に掛かるバイアスを調節することによって制御することができるので、二重障壁を通る透過(又は電流)は印加電圧に敏感に依存する。或る印加バイアスに対して電子を透過させかつ他の印加バイアスに対して電子を反射させるエネルギー帯域通過フィルタとして二重障壁構造を考えることができる。電子は、入力(incoming)電子エネルギーが量子井戸構造の共振伝送エネルギーと整合するとき、共振すると云われる。
【0008】
RTDでは、電流は、平均入力電子エネルギーが共振エネルギーにほぼ等しくなりかつ電子が二重障壁構造を通して充分にトンネルするまで、印加電圧と共に単調に増大する。僅かに高いエネルギー(印加バイアス)で、電子はもはや井戸内へ充分に結合しなくなりかつ透過(電流)は減少する。更に高い印加電圧で、電子エネルギーはその電子が障壁を超えるのに充分になってバイアスに伴う電流を増大させる。それゆえ、RTDの電流−電圧特性はN形である。共振トンネリング電子デバイスに利点を持たらすように利用されるのは、この特性である。
【0009】
RDTは、しばしば、論理信号処理回路及びアナログ信号処理回路に使用される。これらは、従来の回路の寸法、電力消費又は遅延を減少させるのに非常に有効である多状態スイッチング特性及び(又は)多レベルスイッチング特性を示す。しかしながら、RDTの動作は、その固有の電気ヒステリシスに起因する問題をしばしば生じる。いったん低電圧状態又は低電流状態から高電圧状態又は高電流状態にスイッチされると、そのデバイスをその元の状態へ復帰させるのにその印加バイアスのリセットが必要である。
【0010】
E・ゴトー、米国ラジオ技術者学会トランザクション、エレクトロニックコンピュータズ、1960年3月、25ページ(E.Goto,IRE Trans.Electronic Computers,March 1960,p.25)に開示されている通例のゴトーセルは、通過制御トランジスタ10と2つのRTD12、14とからなりかつ図1(a)に示さており、小形かつスタチックであると云う利点を有する。図1(b)は、図1(a)の回路の負荷曲線分析を例解しかつ2つの安定ラッチング点16,18を示す。しかしながら、充分な電流励振を伴うRTDの場合、最低電流が大きなスタチック電力消費を引き起こす。それゆえ、RTDのラッチ対の作用を増幅する「利得段」の着想が持ち上がる。
【0011】
CMOSギガビットDRAMに対して、要求される記憶ノードキャパシタンスを減少させるために、いくつかの2トランジスタ(以下、2T)利得セルが提案されており、これらのうちの4つが図2(a)から図2(d)に示されている。図2(a)の回路は、H・シチジョー他、エキストラアブストラクト、固体デバイス及び材料に関する第16国際会議(1984年)265ページ(H.Shichijo et al.,Ext.Abs.16th Int.Conf.on Solid State Dev.and Mat.(1984)p.265)に開示されている。図2(b)の回路は、W・キム、米国電気電子学会誌、固体回路、29巻(1994年)978ページ(W.Kim,IEEE J.Solid State Circuits,vol.29(1994)p.978)に開示されている。図2(c)の回路はS・シュクリ、国際電子デバイス会合技術ダイジェスト(1992年)32.8.1ページ(S.Shukuri,Int.Electron Dev.Meeting Tech.Digest(1992)p.32.8.1)に開示されている。図2(d)の回路は、M・テラウチ、1993年シンポジウム、VLSI技術ダイジエスト、21ページ(M.Terauchi,1993 Symp.VLSI Tech.Digest,p.21)に開示されている。これらのセルの利点は、高雑音余裕、超低スタチック電力、及び高電流励振容量を含む。これらの回路の欠点は、リフレッシュ要件が依然として必要でありかつ多状態動作が不可能であると云うことである。
【0012】
【発明が解決しようとする課題】
上掲の困難性の観点から、本発明の主目的は、SRAMの基本的機能的品質を備えるがDRAMのセル密度に迫るセル密度を有するメモリセルを提供することにある。
【0013】
【課題を解決するための手段】
本発明は、そのゲート電極が書込み語線ライトワード線に結合されかつそのドレイン電極がビット線に結合されたpチャネルFETと、そのソース電極がビット線に結合されかつそのドレイン電極が読出し語線リードワード線に結合されたnチャンネルFETとを有するメモリセルを含む。電源電圧と基板電圧との間に結合された1対の直列接続RTDでは、それらの共通結線がpチャネルFETのソース電極及びnチャネルFETのゲート電極に結合される。
【0014】
米国政府は、米国政府によって査定された契約第94−C−4106号に従って本発明に権利を保有する。
【0015】
【発明の実施の形態】
次に図3を参照して、前記した従来技術のメモリセル設計の前記した利点が組み合わされているが前記した欠点の無い、メモリセルとして機能する回路を示す。このメモリセル回路は、pチャネルFET20、nチャネルFET22、および共振トンネリングダイオード(RTD)24、26を含んでいる。この回路は、pチャネルFET20のゲート電極がライトワード線に接続されそのドレイン電極がビット線に接続されるように構成されている。nチャネルFET22のソース電極はビット線に接続され、ドレイン電極はリードワード線に接続されている。RTD24,26は電源電圧VDDと基板電圧VSSとの間に直列接続対として接続され、それらの共通接続はpチャネルFET20のソース電極および蓄積ノードSNにおけるnチャネルFET22のゲート電極に接続されている。
【0016】
シュクリ等の参考文献に教示され、図2(c)に示すものと同様なCMOSセルが仮定され、1ボルトで作動することができる。一対のRTD24,26のラッチ動作により通常セル状態を乱すことがある任意の漏れ電流が相殺され、リフレッシュ要求が解消される。したがって、図1に示すようなDRAMセルは図3のデバィスの修正によりSRAMセルへ変換される。
【0017】
RTD24,26のこの構成の強みは、それらのアクティブ電流が図1に示すようなDRAMセルの漏れ電流よりも僅かに大きければよいため、超低電流密度デバイスとなり得ることである。これらの電流はセル当たり1fA(10−15A)のオーダであり、僅か10−6A/cm2の超低所要RTD電流密度となる。このような電流レベルでは、RTDラッチ24,26の時定数はミリ秒の範囲である。電流レベルが高くなるとラッチ速度が増加するが、それは不要であり、余分に電力が消費される。非破壊読出し(NDR)が存在する限り、RTD24,26の高いピークピーク電流比は必要ではない。
【0018】
図3のメモリセルは、SPICE(集積回路エミュレーション用標準コンピュータモデリングブログラム)を使用してシミュレートされた。シミュレーションには標準0.4μmゲート長シリコンCMOSトランジスタモデルおよびテキサスインスツルメンツ社で開発したSPICE RTDモデルを使用した。シミュレーション回路を図4に示す。pチャネルライトFET20およびnチャネルリードFET22の幅は1μmに等しく選択し、2個のRTD24,26の面積は0.25μm2に等しく選択した。図4の表はメモリセルの3つの状態を明示している。“スタンバイ”はたとえ同じワード線もしくはビット線上のセルがアドレスされている場合でもセルの書き込みや読み取りが行われないことを意味する。
【0019】
図5に10−4A/cm2の谷電流密度(0.25pA/セル)を得るようにRTD24,26のパラメータを選択し、ピークピーク電流比がおよそ8である場合の前記シミュレーション結果を実線で示す。図示する時間尺度では、RTDの明白なラッチングは観察できず、セルは本質的にRTD24,26が存在しない場合のように作動する。図5に破線で示すように、電流密度を1000倍に増加すると、μsecの尺度でも幾分ラッチング効果が見え始める。これは超低電流密度RTD対が図1のDRAMセルを漏れに対して安定にすることを暗示している。
【0020】
本発明によるメモリセルにつけ加えられる利点はマルチステート動作である。本発明の第2の実施例に従ったメモリセル回絡を図6(a)に示し、畜積ノードSNの各側においてRTDの数を1から2へ増加してRTD24a,24bおよび26a,26bの直列接続を得ることにより3つの安定な状態が得られる。図6(a)の実施例の4つの直列接続RTDの中間ノードSNに対する3つの安定点30,32,34を示す負荷線グラフを図6(b)に示す。
【0021】
図7はRTDラッチ構造図を示す。この構造では、RTDスタックの2本の“脚”は2つのメサ型カラム40,42であり、1個、2個もしくは3個以上のRTDを含む同じエピタキシャル層構造を共有する。この種の構造は、蓄積ノードSNすなわち図3のライトFET20のソース電極に存在する。
【0022】
RTDは僅か1A/cm2のオーダーの電流密度(および8程度のピークピーク比)を有するInP系材料システムで実現されている。これは従来の高速RTDよりも4〜5桁大きさが小さいが、目標として前記した10−6A/cm2よりも遥かに高い。
【0023】
本発明に使用するための前記したCMOSデバイスおよびRTDはIII/V半導体システムに集積することができる。直接集積は、現在どこかで開発中の、リフトオフおよびエピタキシャル配置技術ならば可能に思われるが、CMOSDRAM量産に適合するコストレベルを達成することはないものと思われる。代替策はシリコンに基づく超低電流RTDの開発である。さらに別の代替策はSiもしくはSiGeに基づく超低電流密度エサキ型ダイオードを利用することである。
【0024】
次に、図3に関して検討したセルに密接に関連する別のセルについて説明する。それには利得段(図3のリードトランジスタと等価)が無いが、負性差動抵抗(NDR)ダイオードラッチ44,46と共に大型(−25fF)DRAMキャパシタ48を保有している。
【0025】
ゴトー・セル(図1(a))および標準DRAMセル(1パストランジスタおよび1キャパシタ、すなわち1T/1C)の両方とある程度の類似性を示すセルを図8(a)に示す。その動作はDRAMセルに最も近い。RTD対はキャパシタ48の漏れ電流を単に補償するだけのダイオード44,46を具備している。ここでも、DRAMセルはSRAMセルへ変換される。従来のDRAMのように、キャパシタ48(−25fF)はリード動作中にビット線を駆動するため、RTDラッチ44,46はやはり超低電流密度である(図1(b)のゴトー・セルとは対照的)。
【0026】
図8(a)のセルは2T/NDRダイオードセルよりもロバストではないが、非常に小型(DRAMのセルサイズに近い)になる可能性がある。それはまた低速である、すなわち対応するDRAMセル速度と同じである。最後に、リード動作は、DRAMと同様に、自動リフレッシュにより実行しなければならない。DRAMとの重要な違いは他に(周期的な)リフレッシュ動作が必要ではないことである。従米のDRAMセルとのマイナスとなる違いは、各セルにもう1本のバイアス線(VDDもしくはVSS)を設けなければならないことである。多値データ記憶は、不可能ではないが、この設計すなわち図3の2T/NDRダイオードセルでは遥かに困難である。
【0027】
図8(a)の実施例の材料問題は、NDRダイオードの物理的部分として大型容量48を実現しなければならない点を除けば、図3の2Υ/NDRダイオードセルと一般的に同じである。このようなデバイスを図8(b)に示し、負性差動抵抗ダイオード50,52は必要な容量を物理的に内蔵している。図8(a)のセルの考えられる重要な性質は次のようである。
1.およそ10−6A/cm2(あるいはそれ以下の)電流レベル、
2.I−V特性は負性差動抵抗を示し、第2の最小値は1ボルト以下の範囲である、
3.−15fFの容量(2個の負性差動抵抗ダイオード44,46がSNに並列接続)。
【0028】
図8(a)のデバイスは“高容量NDRダイオード”すなわち“NDR漏れ電流キャパシタ”と考えることができる。このDRAMキャパシタは前記性質1,3を満足させるが(Gビットセル設計に対して75fF/μm2〉、性質2は満足されない。この“変則的”キャパシタの実現は、密度に僅かに打撃を加えセル当たりさらに1本のバイアス線を付加するだけで既存のDRAM設計をSRAM設計へ変えることができることを意味する。恐らくアクセス速度を除けば、これは現在のSRAMセルアーキテクチュアよりも遥かに良い。
【0029】
特にここに開示した構造に関して本発明の原理を例示してきたが、さまざまな新しい試みにより本発明を実施できることを理解できるであろう。発明の範囲はここに開示した特定の構造に限定されるものではなく、特許請求の範囲により判断されるものとする。
以上の説明に関して更に以下の項を開示する。
【0030】
(1)ビット線とライトおよびリードワード線との各交差点にメモリセルを含むマトリクスとして構成されたメモリシステムであって、前記メモリセルは、
ゲート電極がライトワード線に接続され、ドレイン電極がビット線に接続されている第1の電界効果型トランジスタ(FET)と、
ソース電極が前記ビット線に接続され、ドレイン電極がリードワード線に接続されている第2のFETと、
電源電圧と基板電圧との間に直列接続された第1および第2の負性抵抗デバイスとを具備し、前記直列接続負性抵抗デバイスの共通点が前記第1のFETのソース電極および前記第2のFETのゲート電極に接続されている、メモリセル。
【0031】
(2)第1項記載のメモリセルであって、前記第1のFETはpチャネルFETである、メモリセル。
【0032】
(3)第1項記載のメモリセルであって、前記第2のFETはnチャネルFETである、メモリセル。
【0033】
(4)第1項記載のメモリセルであって、前記第1および第2の負性抵抗デバイスは共振トンネリングダイオード(RTD)である、メモリセル。
【0034】
(5)ビット線とワード線との各交差点にメモリセルを含むマトリクスとして構成されたメモリシステムであって、前記メモリセルは、
ゲート電極がワード線に接続され、ドレインおよびソース電極の一方がビット線に接続されている第1の電界効果型トランジスタ(FET)と、
電源電圧と基板電圧との間に直列接続された第1および第2の負性抵抗デバイスであって、前記直列接続負性抵抗デバイスの共通点が前記ドレインおよびソース電極の他方に接続されている第1および第2の負性抵抗デバイスと、
前記直列接続負性抵抗デバイスの共通点と前記電源電圧および基板電圧の一方との間に接続されている容量とを具備する、メモリセル。
【0035】
(6)第5項記載のメモリセルであって、前記FETはnチャネルFETである、メモリセル。
【0036】
(7)第5項記載のメモリセルであって、前記第1および第2の負性抵抗デバイスは共振トンネリングダイオード(RTD)である、メモリセル。
【0037】
(8)メモリシステムは、ビット線とライトおよびリードワード線との各交差点にメモリセルを含むマトリクスとして構成されている。各メモリセルは、ゲートがライトワード線に接続されドルインがビット線に接続されている第1のFET20と、ソースがビット線に接続されドレインがリードワード線に接続されている第2のFET22と、電源電圧と基板電圧との間に直列接続された第1および第2の負性抵抗デバイス24,26とを具備し、直列接続負性抵抗デバイスの共通点SNは第1のFETのソースおよび第2のFETのゲートに接続されている。好ましくは、第1のFET20はpチャネルデバイスであり、第2のFET22はnチャネルデバイスであり、第1および第2の負性抵抗デバイス24,26はRTDである。第2の実施例では、メモリシステムはビット線とワード線の各交差点にメモリセルを有している。メモリセルは、ゲートがワード線に接続されドレインおよびソース電極の一方がビット線に接続されているFETと、電源電圧と基板電圧との間に直列接続された第1および第2の負性抵抗デバイス44,46とを具備し、直列接続負性抵抗デバイスの共通点SNはドレインおよびソース電極の他方に接続されており、容量48が直列接続抵抗デバイスの共通点間に接続されている。
【図面の簡単な説明】
【図1】1対のRTDを含む先行技術のメモリセルに関する図であって、(a)は回路図、(b)は負荷曲線図。
【図2】記憶ノードキャパシタンスを減少させることを意図する先行技術の2トランジスタ利得セルの回路図であって、(a)はH・シチジョー他によるセルの回路図、(b)はW・キムによるセルの回路図、(c)はS・シュクリによるセルの回路図、(d)はM・テラウチによるセルの回路図。
【図3】本発明の1実施例によるメモリセルの回路図。
【図4】図3のメモリセルを模擬するために使用される回路を示す回路図。
【図5】図4の模擬の波形図。
【図6】本発明の第2実施例によるメモリセルの図であって、(a)は回路図、(b)は(a)の回路図内の4つの直列接続RTDの中間ノードに対する3つの安定点を示す負荷曲線図。
【図7】RTDラッチ構造の説明線図。
【図8】本発明の第3実施例及び第4実施例によるメモリセルの回路図であって、(a)は第3実施例の図、(b)は第4実施例の図。
【符号の説明】
10 パストランジスタ
12,14,24,24a,24b,26.26a,26b 共振トンネルダイオード
20 pチャネルFET
22 nチャネルFET
40,42 メサ型カラム
44,46,50,52 負性差動抵抗ダイオード
48 キャパシタ
Claims (1)
- ビット線とライトおよびリードワード線との各交差点にメモリセルを含むマトリクスとして構成されたメモリシステムにおけるメモリセルであって、
ゲート電極がライトワード線に接続され、ドレイン電極がビット線に接続されている第1の電界効果型トランジスタ(FET)と、
ソース電極が前記ビット線に接続され、ドレイン電極がリードワード線に接続されている第2のFETと、
電源電圧と基板電圧との間に直列接続された第1および第2の負性抵抗デバイスとを具備し、前記直列接続負性抵抗デバイスの共通点が前記第1のFETのソース電極および前記第2のFETのゲート電極に接続されている、メモリセル。
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