JPS61276198A - Ｃｍｏｓメモリバイアスシステム - Google Patents
ＣｍｏｓメモリバイアスシステムInfo
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- JPS61276198A JPS61276198A JP61097816A JP9781686A JPS61276198A JP S61276198 A JPS61276198 A JP S61276198A JP 61097816 A JP61097816 A JP 61097816A JP 9781686 A JP9781686 A JP 9781686A JP S61276198 A JPS61276198 A JP S61276198A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は、一般に、ＩＣＣＭＯＳダイナミックランダ
ムアクセスメモリ（ＤＲＡＭＳ）に関するものであり、
より特定的に言えば、ＣＭＯ３ＤＲΔＭのための電圧バ
イアス方法に関するものである。。
ムアクセスメモリ（ＤＲＡＭＳ）に関するものであり、
より特定的に言えば、ＣＭＯ３ＤＲΔＭのための電圧バ
イアス方法に関するものである。。
０ＭＯ３技術の最近の進歩によって、メモリ回路設計者
は、高密度を達成しつつ、０ＭＯ３設計に固有の電力の
減少を実現している。しかしながら、高密度アレイを与
えるためにメモリセルの大きさが減少すると、アレイで
のα粒子が誘起したソフトエラーの感受率は増加する。
は、高密度を達成しつつ、０ＭＯ３設計に固有の電力の
減少を実現している。しかしながら、高密度アレイを与
えるためにメモリセルの大きさが減少すると、アレイで
のα粒子が誘起したソフトエラーの感受率は増加する。
Ｐナブストレートに形成されるＮ形井戸に配列されるＰ
チャンネルメモリセルを利用する０ＭＯ８ＤＲＡＭは、
このソフトエラー感受率を著しく減じる。さらに、メモ
リセルのＰチャンネル転送ゲートは、メモリセルストレ
ージの電荷蓄積に対する静かなバックグラウンドに役立
つ。
チャンネルメモリセルを利用する０ＭＯ８ＤＲＡＭは、
このソフトエラー感受率を著しく減じる。さらに、メモ
リセルのＰチャンネル転送ゲートは、メモリセルストレ
ージの電荷蓄積に対する静かなバックグラウンドに役立
つ。
０ＭＯ３ＤＲＡＭＳのための設計は、チャン（Ｃｈｗａ
ｎｇ ）他による、ｒ７０ｎｓ′Ｒ密度ＣＭＯ３ＤＲＡ
ＭＪという題の論文、ＩＥＥＥ・インターナショナル・
ソリッド・ステーツ・フンファランス・プロシーディン
グズ（Ｉ Ｅ Ｅ Ｅ Ｉ ｎｔｅｒｎａｔｉｏｎａ
ｌ ５ｏｌｉｄ ５ｔａｔｅｓ Ｃｏｎｆｅｒｅ
ｎｃｅ Ｐｒｏｃｅｅｄｌｎａｓ）、２／２３／８３
．５６頁、クン（Ｋｕｎａ）他による、ｒｃｖｏｓ
ｍ技術におけるサブ−１００ｎｓ２５６Ｋ ＤＲＡＭ
Ｊという題の論文、１９８４年、ＩＥＥＥ・インターナ
ショナル・ソリッド・ステーブ・リーーキツツΦコンフ
７ランス・プロシーディングズ、２７Ｂ−２７９頁、お
よびシモヒガシ（３ｈｉｍｏｈｉｇａｓｈｉ ）他によ
る「Ｎ形井戸ＣＭＯＳダイナミックＲＡＭＪという題の
論文。
ｎｇ ）他による、ｒ７０ｎｓ′Ｒ密度ＣＭＯ３ＤＲＡ
ＭＪという題の論文、ＩＥＥＥ・インターナショナル・
ソリッド・ステーツ・フンファランス・プロシーディン
グズ（Ｉ Ｅ Ｅ Ｅ Ｉ ｎｔｅｒｎａｔｉｏｎａ
ｌ ５ｏｌｉｄ ５ｔａｔｅｓ Ｃｏｎｆｅｒｅ
ｎｃｅ Ｐｒｏｃｅｅｄｌｎａｓ）、２／２３／８３
．５６頁、クン（Ｋｕｎａ）他による、ｒｃｖｏｓ
ｍ技術におけるサブ−１００ｎｓ２５６Ｋ ＤＲＡＭ
Ｊという題の論文、１９８４年、ＩＥＥＥ・インターナ
ショナル・ソリッド・ステーブ・リーーキツツΦコンフ
７ランス・プロシーディングズ、２７Ｂ−２７９頁、お
よびシモヒガシ（３ｈｉｍｏｈｉｇａｓｈｉ ）他によ
る「Ｎ形井戸ＣＭＯＳダイナミックＲＡＭＪという題の
論文。
ＩＥＥＥ・インターナショナル・ソリッド・ステーブ・
サーキッツ、５Ｇ−１７巻、第２号、４月。
サーキッツ、５Ｇ−１７巻、第２号、４月。
１９８２年、３４４−３４８頁で提案されている。
これらの参考文献の各々には、０ＭＯ８Ｐチャンネルメ
モリのための特定のバイアス方法が提案されている。ｍ
要なバイアス電圧は、ワードライン電圧レベル（Ｖ−Ｌ
）、ビットラインプリチャージ電圧レベル（ＶＩＬＬ＞
、コンデンサプレート電圧レベル（Ｖｃｒ）、およびＮ
形井戸電圧レベル（Ｖｕ−）を含む。これらの電圧レベ
ルの選択は、メモリアレイの性能にとってａｉ要である
。
モリのための特定のバイアス方法が提案されている。ｍ
要なバイアス電圧は、ワードライン電圧レベル（Ｖ−Ｌ
）、ビットラインプリチャージ電圧レベル（ＶＩＬＬ＞
、コンデンサプレート電圧レベル（Ｖｃｒ）、およびＮ
形井戸電圧レベル（Ｖｕ−）を含む。これらの電圧レベ
ルの選択は、メモリアレイの性能にとってａｉ要である
。
高密度メモリに固有の問題には、プリチャージ電流スパ
イク、および電源電圧の大きさの変化による問題がある
。
イク、および電源電圧の大きさの変化による問題がある
。
メモリセルに記憶されるビットを検知する前に、ビット
ラインおよびダミービットライン上の電圧状態は等化さ
れる。この等化は、アレイのビットラインのすべてに電
荷を供給することを必要とし、かつその結果、ビットラ
イン電圧基準によって供給されるか・または吸い込まれ
るｍｍに、大きいスパイクが生じる。
ラインおよびダミービットライン上の電圧状態は等化さ
れる。この等化は、アレイのビットラインのすべてに電
荷を供給することを必要とし、かつその結果、ビットラ
イン電圧基準によって供給されるか・または吸い込まれ
るｍｍに、大きいスパイクが生じる。
各メモリアレイは、外部電源に結合される。バイアス電
圧状態に関するいくつかの問題は、電圧揺れとして公知
の電源電圧レベルのエクスカーション中に生じる。より
重大な問題には、電荷注入、センスレベル外乱、および
センスアンプでの差動センス電圧状態の減少がある。
圧状態に関するいくつかの問題は、電圧揺れとして公知
の電源電圧レベルのエクスカーション中に生じる。より
重大な問題には、電荷注入、センスレベル外乱、および
センスアンプでの差動センス電圧状態の減少がある。
上の参考文献で述べられたバイアス方法では、ＶＭｗお
゛よび／またはＶｃｒｔおよびＶＶＬは、電源電圧レベ
ルＶｃｃに接続される。Ｖｃｃ揺れ中、メモリセルの蓄
積接続点での電圧レベルは、コンデンサプレートを蓄８
Ｎ接続点から分離する酸化物層を介しての、かつ蓄積接
続点とＮ形井戸との圓に形成されるＰＮ接合を介しての
容量結合のために変化する。しかしながら、蓄積接続点
での電圧変化の大きさは、電圧揺れの完全な大きさに等
しくない。
゛よび／またはＶｃｒｔおよびＶＶＬは、電源電圧レベ
ルＶｃｃに接続される。Ｖｃｃ揺れ中、メモリセルの蓄
積接続点での電圧レベルは、コンデンサプレートを蓄８
Ｎ接続点から分離する酸化物層を介しての、かつ蓄積接
続点とＮ形井戸との圓に形成されるＰＮ接合を介しての
容量結合のために変化する。しかしながら、蓄積接続点
での電圧変化の大きさは、電圧揺れの完全な大きさに等
しくない。
電荷注入は、蓄積接続点とＮ形井戸との園に形成される
ＰＮダイオードが順バイアスされるとき生じる。たとえ
ば、蓄積接続点は、６■に等しい最初のＶｃｃに充電さ
れ、かつＶｗｗはＶｃｃに等しいと仮定してみよう。Ｖ
ｃｃが４Ｖまで揺れれば、ＰＮダイオードは順バイアス
され、かつ電流は、蓄積接続点からＮ形井戸まで流れる
。成る状態のもとでは、この電流の結果、バイポーララ
ッチアップが生じる。
ＰＮダイオードが順バイアスされるとき生じる。たとえ
ば、蓄積接続点は、６■に等しい最初のＶｃｃに充電さ
れ、かつＶｗｗはＶｃｃに等しいと仮定してみよう。Ｖ
ｃｃが４Ｖまで揺れれば、ＰＮダイオードは順バイアス
され、かつ電流は、蓄積接続点からＮ形井戸まで流れる
。成る状態のもとでは、この電流の結果、バイポーララ
ッチアップが生じる。
電荷（“１″）を蓄積する選択されていないセルが、電
荷をビットラインへ漏らし、それによってビットライン
上のブリセンス電圧状態を乱すとき、結果としてセンス
外乱が生じる。たとえば、蓄積接続点での電圧レベルが
６■であれば、アクセストランジスタのソース電圧は６
■である。アクセストランジスタのゲートは、ワードラ
インに接続され、そのためゲート電圧は、６ｖに等しい
ＶＷＬに等しい。Ｖｃｃが６■から４ｖまで揺れれば、
アクセストランジスタに対するＶａｓは負であり、アク
セストランジスタは導通し、かつ電荷は蓄積接続点から
ビットラインまで漏れる。この漏れた電荷は、ピットラ
イン上のプリセンス電圧レベルを変化させる。
荷をビットラインへ漏らし、それによってビットライン
上のブリセンス電圧状態を乱すとき、結果としてセンス
外乱が生じる。たとえば、蓄積接続点での電圧レベルが
６■であれば、アクセストランジスタのソース電圧は６
■である。アクセストランジスタのゲートは、ワードラ
インに接続され、そのためゲート電圧は、６ｖに等しい
ＶＷＬに等しい。Ｖｃｃが６■から４ｖまで揺れれば、
アクセストランジスタに対するＶａｓは負であり、アク
セストランジスタは導通し、かつ電荷は蓄積接続点から
ビットラインまで漏れる。この漏れた電荷は、ピットラ
イン上のプリセンス電圧レベルを変化させる。
センスアンプは、ビットラインおよびダミービットライ
ン上で生じる差動電圧によってトリガされる交差結合し
たラッチである。この差動電圧の大きさは非常に小さく
、かつこの大きさの減少は、センスアンプの性能を非常
に損うだろう。電圧揺れの結果、通常、差動センスアン
プ電圧の大きさが減少し、かつその結果、センス動作の
精度を減少させる。
ン上で生じる差動電圧によってトリガされる交差結合し
たラッチである。この差動電圧の大きさは非常に小さく
、かつこの大きさの減少は、センスアンプの性能を非常
に損うだろう。電圧揺れの結果、通常、差動センスアン
プ電圧の大きさが減少し、かつその結果、センス動作の
精度を減少させる。
それゆえに、プリチャージ電流スパイク、電荷注入、セ
ンス外乱、および差動センス電圧レベルの減少という問
題を減じまたは除去するＣＭＯ８メモリバイアス方法は
、半導体製造工業に非常に必要とされる。
ンス外乱、および差動センス電圧レベルの減少という問
題を減じまたは除去するＣＭＯ８メモリバイアス方法は
、半導体製造工業に非常に必要とされる。
及ｔｇすＬ【
この発明は、外部電源電圧Ｖｃｃに結合されるＣＭＯＳ
メモリ回路のためのＣＭＯＳバイアス方法を提供するこ
とである。このシステムは、検知前に、ビットラインお
よびダミービットラインをＶｃ ｃ ／ ２までプリチ
ャージする。Ｎ井戸は、１゜５Ｖｃｃでバイアスされ、
かつメモリセルのコンデンサプレートは、Ｖｃ ｃ ／
２でバイアスされる。
メモリ回路のためのＣＭＯＳバイアス方法を提供するこ
とである。このシステムは、検知前に、ビットラインお
よびダミービットラインをＶｃ ｃ ／ ２までプリチ
ャージする。Ｎ井戸は、１゜５Ｖｃｃでバイアスされ、
かつメモリセルのコンデンサプレートは、Ｖｃ ｃ ／
２でバイアスされる。
好ましい実施例では、ＣＭＯＳメモリは、ＫＯＭＯＳセ
ンスアンプ（ＳＡ＞を含み、各々は、ビットラインおよ
びダミービットラインに結合され、各ビットラインおよ
びダミービットラインは、Ｍ個の記憶セルに結合される
。
ンスアンプ（ＳＡ＞を含み、各々は、ビットラインおよ
びダミービットラインに結合され、各ビットラインおよ
びダミービットラインは、Ｍ個の記憶セルに結合される
。
メモリヒルは、Ｐドープされたシリコンサブストレート
に形成されるＮ形井戸に配列される。各記憶セルは、蓄
積接続点として機能する第１Ｐ領域、酸化物層によって
記憶セルから分離される蓄積接続点上に配列されるコン
デンサプレート、およびビットラインまたはダミービッ
トラインに結合される第２Ｐ＋領域を含む。第１および
第２Ｐ領域は、第１と第２Ｐ領域との園に配列されるＮ
形井戸の領域であるチャンネルによって分離される。ア
クセスＩＩＩ ＩＩＩゲートは、そのチャンネル上に配
列され、かつ酸化物層によってそのチャンネルから分離
される。第１および第２Ｐ領域、チャンネル、および制
御ゲートは、Ｐチャンネルアクセストランジスタおよび
第１Ｐ領域を形成し、かつコンデンサプレートは、静電
容１１ｃｇｒを有する蓄積コンデンサを形成する。第２
Ｐ領域は、ビットライン結合として機能する。
に形成されるＮ形井戸に配列される。各記憶セルは、蓄
積接続点として機能する第１Ｐ領域、酸化物層によって
記憶セルから分離される蓄積接続点上に配列されるコン
デンサプレート、およびビットラインまたはダミービッ
トラインに結合される第２Ｐ＋領域を含む。第１および
第２Ｐ領域は、第１と第２Ｐ領域との園に配列されるＮ
形井戸の領域であるチャンネルによって分離される。ア
クセスＩＩＩ ＩＩＩゲートは、そのチャンネル上に配
列され、かつ酸化物層によってそのチャンネルから分離
される。第１および第２Ｐ領域、チャンネル、および制
御ゲートは、Ｐチャンネルアクセストランジスタおよび
第１Ｐ領域を形成し、かつコンデンサプレートは、静電
容１１ｃｇｒを有する蓄積コンデンサを形成する。第２
Ｐ領域は、ビットライン結合として機能する。
すべての記憶セルのコンデンサプレートは、オンチップ
のビットラインをエミュレートする■ζＣ／２ζＣ／２
パイアス結合される。各ＳＡのためのビットライン／ダ
ミービットラインの対は、結合トランジスタによって結
合され、その結合トランジスタのｔＩＩＩｔＩゲートは
、第１外部制御信号に結合される。
のビットラインをエミュレートする■ζＣ／２ζＣ／２
パイアス結合される。各ＳＡのためのビットライン／ダ
ミービットラインの対は、結合トランジスタによって結
合され、その結合トランジスタのｔＩＩＩｔＩゲートは
、第１外部制御信号に結合される。
この発明の１つの局面によると、ビットラインおよびダ
ミービットラインは、バイアストランジスタ回路網によ
って、ビットラインをエミュレートするＶｃ ｃ ／
２バイアス発生器に各々結合され、回路網のトランジス
タのゲートは、第２外部制御信号に結合される。
ミービットラインは、バイアストランジスタ回路網によ
って、ビットラインをエミュレートするＶｃ ｃ ／
２バイアス発生器に各々結合され、回路網のトランジス
タのゲートは、第２外部制御信号に結合される。
ビットラインおよびダミービットラインは、結合トラン
ジスタによって結合され、そのラインをプリチャージす
る。プリチャージの前に、前のセンスサイクルの結果と
して、ビットライン／ダミービットラインの対の一方の
ライン上の電圧状態はＶｃｃに等しく、かつ他方のライ
ン上の電圧状態はＯに等しい。したがって、ビットライ
ンおよびダミービットラインを結合することによって、
各ライン上の電圧状態は、約Ｖｃ ｃ ／ ２にプリチ
ャージされる。その結果、アレイのすべてのビットライ
ン上の電圧を等化するために、電流がビットラインをエ
ミュレートするＶｃ ｃ ／ ２バイアス発生器電圧に
よって供給される必要はほとんどない・したがって、標
準のプリチャージ動作中に生じる大きい電流スパイクは
、除去されている。
ジスタによって結合され、そのラインをプリチャージす
る。プリチャージの前に、前のセンスサイクルの結果と
して、ビットライン／ダミービットラインの対の一方の
ライン上の電圧状態はＶｃｃに等しく、かつ他方のライ
ン上の電圧状態はＯに等しい。したがって、ビットライ
ンおよびダミービットラインを結合することによって、
各ライン上の電圧状態は、約Ｖｃ ｃ ／ ２にプリチ
ャージされる。その結果、アレイのすべてのビットライ
ン上の電圧を等化するために、電流がビットラインをエ
ミュレートするＶｃ ｃ ／ ２バイアス発生器電圧に
よって供給される必要はほとんどない・したがって、標
準のプリチャージ動作中に生じる大きい電流スパイクは
、除去されている。
この発明の他の局面によると、ビットライン／ダミービ
ットラインの対は、センスサイクルの開始前にプリチャ
ージされ、そのためライン上の電圧が固定される。
ットラインの対は、センスサイクルの開始前にプリチャ
ージされ、そのためライン上の電圧が固定される。
この発明のさらに他の局面によると、オンチップのビッ
トラインをエミュレートするＶｃ Ｃ／２バイアス発生
器は、ビットライン／ダミービットラインの対の特性を
エミュレートするための回路構成、結合トランジスタ、
バイアストランジスタ、およびＳＡのトランジスタを含
む。このエミュレーションによって、バイアス発生器の
出力は、プリチャージ中にその対を結合することから生
じるビットライン／ダミービットラインの対上の電圧を
密にトラッキングする。したがって、バイアス発生器が
、ビットライン／ダミービットラインの対に結合される
とき、その対上の電圧レベルをバイアス発生器の出力に
等化するために、電流はほとんど必要とされない。アレ
イのビットライン／ダミービットラインの対にＴＨ流を
供給することが電力を必要とするので、このことは重要
な利点である。供給される電流を最小にすることによっ
て、０ＭＯ８技術の固有の低電力特性が十分実現される
。
トラインをエミュレートするＶｃ Ｃ／２バイアス発生
器は、ビットライン／ダミービットラインの対の特性を
エミュレートするための回路構成、結合トランジスタ、
バイアストランジスタ、およびＳＡのトランジスタを含
む。このエミュレーションによって、バイアス発生器の
出力は、プリチャージ中にその対を結合することから生
じるビットライン／ダミービットラインの対上の電圧を
密にトラッキングする。したがって、バイアス発生器が
、ビットライン／ダミービットラインの対に結合される
とき、その対上の電圧レベルをバイアス発生器の出力に
等化するために、電流はほとんど必要とされない。アレ
イのビットライン／ダミービットラインの対にＴＨ流を
供給することが電力を必要とするので、このことは重要
な利点である。供給される電流を最小にすることによっ
て、０ＭＯ８技術の固有の低電力特性が十分実現される
。
ビットラインをエミュレートするＶｃｃ／２バイアス発
生器は、ビットライン接合を介づる漏れ′ＩＭ流を補償
し、信号損失を防ぐためにＶｃｅ揺れ中、正しいプリチ
ャージレベルを維持し、かつメモリセルコンデンサプレ
ートをバイアスする。
生器は、ビットライン接合を介づる漏れ′ＩＭ流を補償
し、信号損失を防ぐためにＶｃｅ揺れ中、正しいプリチ
ャージレベルを維持し、かつメモリセルコンデンサプレ
ートをバイアスする。
発明者は、Ｖｅ ｒ ｅＶｃ ｅ ／ ２に接続すると
、電圧揺れ中、差ａ ｔンス電圧の大きざが安定化され
ることを発見した。さらに、Ｖｃ Ｆ −Ｖｃ ｃ ／
２に対して、センス外乱の大きさはわずかなレベルまで
減じ゛られる。
、電圧揺れ中、差ａ ｔンス電圧の大きざが安定化され
ることを発見した。さらに、Ｖｃ Ｆ −Ｖｃ ｃ ／
２に対して、センス外乱の大きさはわずかなレベルまで
減じ゛られる。
ＶＮＷが１．５■。、に等しいので、電荷注入問題もま
た、この発明で非常に減じられる。
た、この発明で非常に減じられる。
したがって、この発明のＣＭＯＳメモリバイアス方法は
、電流スパイク、差動センスアンプ電圧の大きさの減少
、センスレベル外乱、および電荷注入という問題を減じ
、または除去する。さらに、ビットライン／ダミービッ
トラインの対が、センスサイクルの開始前にプリチャー
ジされるので、アクセスタイムは最小にされる。その上
、ビットラインをエミュレートするバイアス発生器を用
いると、電圧消散が最小になる。この発明の他の利点は
、次の図面、および好ましい実施例の詳細な説明から明
らかとなろう。
、電流スパイク、差動センスアンプ電圧の大きさの減少
、センスレベル外乱、および電荷注入という問題を減じ
、または除去する。さらに、ビットライン／ダミービッ
トラインの対が、センスサイクルの開始前にプリチャー
ジされるので、アクセスタイムは最小にされる。その上
、ビットラインをエミュレートするバイアス発生器を用
いると、電圧消散が最小になる。この発明の他の利点は
、次の図面、および好ましい実施例の詳細な説明から明
らかとなろう。
ましいｆ′ の な霊
この発明は、ＣＭＯＳメモリセルバイアス方法を提供す
る。
る。
第１図は、この発明の好ましい実施例の概略図である。
第１図では、回路は、Ｐドープしたシリコンサブストレ
ートの表面上に構成される。Ｎ形井戸１２は、Ｐ形サブ
ストレート１３の表面上に形成される。センスアンプは
、Ｐチャンネル交差結合ラッチ１４、およびＮチ１！ン
ネル交差結合ラッチ１６を協える。Ｐチャンネル交差結
合ラッチ１４は、第１および第２Ｐチヤンネルトランジ
スタ１８および２０を含み、それらのソースは、Ｐチャ
ンネルソース駆動ライン２１に接続される。
ートの表面上に構成される。Ｎ形井戸１２は、Ｐ形サブ
ストレート１３の表面上に形成される。センスアンプは
、Ｐチャンネル交差結合ラッチ１４、およびＮチ１！ン
ネル交差結合ラッチ１６を協える。Ｐチャンネル交差結
合ラッチ１４は、第１および第２Ｐチヤンネルトランジ
スタ１８および２０を含み、それらのソースは、Ｐチャ
ンネルソース駆動ライン２１に接続される。
第１Ｐチヤンネルトランジスタ１８のドレインは、第１
回路接続点２２に結合され、第２トランジスタ２０のゲ
ートはまた、第１回路接続点２２に結合される。第２ト
ランジスタ２０のドレインは、第２回路接続点２４に結
合され、第１トランジスタ１８のゲートは、第２接続点
２４に結合される。
回路接続点２２に結合され、第２トランジスタ２０のゲ
ートはまた、第１回路接続点２２に結合される。第２ト
ランジスタ２０のドレインは、第２回路接続点２４に結
合され、第１トランジスタ１８のゲートは、第２接続点
２４に結合される。
Ｎチャンネル交差結合ラッチ１６は、第３および第４Ｎ
チヤンネルトランジスタ２６および２８を含み、それら
のソースは、Ｎチャンネルソース駆動ライン２９に接続
される。第３トランジスタ２６のドレインは、第３回路
接続点３０に結合され、第４トランジスタ２８のゲート
はまた、第３回路接続点３０に結合される。同様に、第
４トランジスタ２８のドレインは、第４回路接続点３２
に結合され、第３トランジスタ２６のゲートは、第４回
路接続点に結合される。
チヤンネルトランジスタ２６および２８を含み、それら
のソースは、Ｎチャンネルソース駆動ライン２９に接続
される。第３トランジスタ２６のドレインは、第３回路
接続点３０に結合され、第４トランジスタ２８のゲート
はまた、第３回路接続点３０に結合される。同様に、第
４トランジスタ２８のドレインは、第４回路接続点３２
に結合され、第３トランジスタ２６のゲートは、第４回
路接続点に結合される。
ビットライン３４は、第１回路接続点２２および第３回
路接続点３０を結合し、かつダミービットライン３６は
、第２回路接続点２４および第４回路接続点３２を結合
する。
路接続点３０を結合し、かつダミービットライン３６は
、第２回路接続点２４および第４回路接続点３２を結合
する。
ビットラインは、第１の組の１２８記憶セル３８に結合
される。これらの記憶セルを、第３図および第４図に関
連し゛τ以下でより詳細に説明する。
される。これらの記憶セルを、第３図および第４図に関
連し゛τ以下でより詳細に説明する。
各記憶セルは、蓄積接続点４２をビットライン３４に結
合するトランジスタ切換転送ゲート４０を含む。Ｍ積接
続点４２およびコンデンサプレート４４は、静電容ｆｌ
ｃｓｔを有する蓄積コンデンサ４５を形成する。転送ゲ
ート４０のトランジスタのゲートは、１組のワードライ
ン４６に接続される。
合するトランジスタ切換転送ゲート４０を含む。Ｍ積接
続点４２およびコンデンサプレート４４は、静電容ｆｌ
ｃｓｔを有する蓄積コンデンサ４５を形成する。転送ゲ
ート４０のトランジスタのゲートは、１組のワードライ
ン４６に接続される。
ダミービットライン３６は、第２の組のメモリセル３８
に結合される。第１および第２の組のメモリセル３８は
、ワードライン４６を交互にすることによって規定され
る。用語、ビットラインおよびダミービットラインは相
対的であることを理解しなければならない。ビットライ
ンは、リード、ライト、またはリフレッシュ動作中、メ
モリセルに結合されるラインである。
に結合される。第１および第２の組のメモリセル３８は
、ワードライン４６を交互にすることによって規定され
る。用語、ビットラインおよびダミービットラインは相
対的であることを理解しなければならない。ビットライ
ンは、リード、ライト、またはリフレッシュ動作中、メ
モリセルに結合されるラインである。
たとえば、ＷＬ＋によってアクセスされるセル３８が読
出されれば、ライン３４はビットラインであり、かつラ
イン３６はダミービットラインである。しかしながら、
Ｗ Ｌ ２によってアクセスされるセル３８が読出され
れば、ライン３６はピットラインであり、かつライン３
４はダミービットラインである。
出されれば、ライン３４はビットラインであり、かつラ
イン３６はダミービットラインである。しかしながら、
Ｗ Ｌ ２によってアクセスされるセル３８が読出され
れば、ライン３６はピットラインであり、かつライン３
４はダミービットラインである。
すべてのコンデンサプレート４４は、第５回路接続点４
８で終端する共通のＣＰライン４７に接続される。
８で終端する共通のＣＰライン４７に接続される。
第５Ｐチヤンネル結合トランジスタ５０は、ピットライ
ン３４上の第６回路接続点５２を、ダミービットライン
３６上の第７回路接続点５４に結合する。第５トランジ
スタ５０のゲートは、φ８Ｌｃ４Ｍ号ライン５６に結合
される。第６Ｎチヤンネルバイアストランジスタ５８は
、ピットライン３４上の第８回路接続点６０を、第５回
路接続点４８に結合する。第７Ｎチヤンネルバイアスト
ランジスタ６２は、ダミービットライン３６上の第９回
路接続点６４を、第５回路接続点４８に結合する。第６
トランジスタ５８および第７トランジスタ６２のゲート
は、φ賀１イネーブルライン６６に結合される。
ン３４上の第６回路接続点５２を、ダミービットライン
３６上の第７回路接続点５４に結合する。第５トランジ
スタ５０のゲートは、φ８Ｌｃ４Ｍ号ライン５６に結合
される。第６Ｎチヤンネルバイアストランジスタ５８は
、ピットライン３４上の第８回路接続点６０を、第５回
路接続点４８に結合する。第７Ｎチヤンネルバイアスト
ランジスタ６２は、ダミービットライン３６上の第９回
路接続点６４を、第５回路接続点４８に結合する。第６
トランジスタ５８および第７トランジスタ６２のゲート
は、φ賀１イネーブルライン６６に結合される。
１．５Ｖｃｃ井戸バイアス発生ｇｓ７０は、Ｎ形井戸１
２に結合される。ビットラインをエミュレートＴ（ｌＶ
ｃ ｃ ／２バイアス発生ｖｓ７２＆＊、ＶｇＬＥＱラ
イン７４によってｗＩ５接続点４８に結合される。
２に結合される。ビットラインをエミュレートＴ（ｌＶ
ｃ ｃ ／２バイアス発生ｖｓ７２＆＊、ＶｇＬＥＱラ
イン７４によってｗＩ５接続点４８に結合される。
典型的に、実際のアレイは、第１図に描かれる多数の回
路を含む。ＶＢＬε０ライン７４は、その回路のすべて
に接続され、プリチャージレベルがアレイ全体を通じて
同じであることを保証する。
路を含む。ＶＢＬε０ライン７４は、その回路のすべて
に接続され、プリチャージレベルがアレイ全体を通じて
同じであることを保証する。
第１図に描かれる回路の動作を、ワードライン上の電圧
状ａＶｖＬＳＰチャンネルおよびＮチャンネルソース駆
動ライン２９および２１上の電圧レベル、それぞれφ、
およびφ−７、ビットライン３４およびダミービットラ
イン３６上の電圧レベル、ＶＩＩＬおよびＶＩＩＬＮお
よびφＶ−ライン５６Ｉ３よびφ冒１ライン６６上の電
圧レベルを引出すタイミング図である第２図に関連して
説明する。タイミング図に示される電圧レベルは、リー
ド°゛１′′センスサイクルを図解する。
状ａＶｖＬＳＰチャンネルおよびＮチャンネルソース駆
動ライン２９および２１上の電圧レベル、それぞれφ、
およびφ−７、ビットライン３４およびダミービットラ
イン３６上の電圧レベル、ＶＩＩＬおよびＶＩＩＬＮお
よびφＶ−ライン５６Ｉ３よびφ冒１ライン６６上の電
圧レベルを引出すタイミング図である第２図に関連して
説明する。タイミング図に示される電圧レベルは、リー
ド°゛１′′センスサイクルを図解する。
第１図および第２図を参照すると、リード゛１″センス
サイクルは、ＲＡＳ信号の大きさをハイ状態からロー状
態まで外部で変化させることによって開始される。この
例では、Ｗ Ｌ ＋に結合され、データエレメント１″
を記憶している記憶エレメントがアクセスされると仮定
される。
サイクルは、ＲＡＳ信号の大きさをハイ状態からロー状
態まで外部で変化させることによって開始される。この
例では、Ｗ Ｌ ＋に結合され、データエレメント１″
を記憶している記憶エレメントがアクセスされると仮定
される。
データエレメント１”は、蓄積接続点４２をＶｃｃに等
しい電圧レベルまで充電することによって記憶される。
しい電圧レベルまで充電することによって記憶される。
蓄積コンデンサ４５の静電容認は、ＣＡＴに等しい１、
それゆえに、′１”を示す蓄積接続点上の電荷Ｑｇｒ（
１）は、Ｃ５ｒＶｃｃに等しい。０が記憶されるとき、
Ｑｓｖ（０）は、０に等しい。
それゆえに、′１”を示す蓄積接続点上の電荷Ｑｇｒ（
１）は、Ｃ５ｒＶｃｃに等しい。０が記憶されるとき、
Ｑｓｖ（０）は、０に等しい。
リードセンスサイクルの前に、ＲＡＳはハイであり、φ
６Ｌεはローであり、かつφＶ古はハイである。したが
って、リードセンスサイクルの前に、ビットラインおよ
びダミービットラインは、第５トランジスタ５０．およ
び第６トランジスタ５８および第７トランジスタ６２を
備える直列回路によって結合される。さらに、ビットラ
インおよびダミービットラインは、第６トランジスタ５
８および第７トランジスタ６２によって、Ｖｃｃ／２バ
イアス発生器７２の出力に接続される。その結果、リー
ドセンスサイクルの前に、ビットラインおよびダミービ
ットラインは、Ｖ ｃ ｃ ／ ２にプリチャージされ
る。センスサイクルを開始する前に、ピットライン／ダ
ミービットラインの対をプリチせ−ジすることによって
、ライン上の電圧は、固定されることができ、それによ
って雑音を減じる。信号φ、およびφ丁はまた、Ｖｃｃ
／２に初期設定される。
６Ｌεはローであり、かつφＶ古はハイである。したが
って、リードセンスサイクルの前に、ビットラインおよ
びダミービットラインは、第５トランジスタ５０．およ
び第６トランジスタ５８および第７トランジスタ６２を
備える直列回路によって結合される。さらに、ビットラ
インおよびダミービットラインは、第６トランジスタ５
８および第７トランジスタ６２によって、Ｖｃｃ／２バ
イアス発生器７２の出力に接続される。その結果、リー
ドセンスサイクルの前に、ビットラインおよびダミービ
ットラインは、Ｖ ｃ ｃ ／ ２にプリチャージされ
る。センスサイクルを開始する前に、ピットライン／ダ
ミービットラインの対をプリチせ−ジすることによって
、ライン上の電圧は、固定されることができ、それによ
って雑音を減じる。信号φ、およびφ丁はまた、Ｖｃｃ
／２に初期設定される。
リードセンスサイクルがＲＡＳをローにクロックするこ
とによって開始されるとき、φＢＬεはハイにクロック
され、かつφ「Ｔτはローにクロックされる。その結果
、結合およびバイアストランジスタ５０．５８．および
６２は、非導通状態に駆動され、かつビットライン３４
は、ダミービットライン３６およびバイアス発生器７２
から電気的に分離される。Ｗ Ｌ ＋上のＶＷＬは、ロ
ーに引張られ、蓄積接続点４４をビットライン３４に結
合する。
とによって開始されるとき、φＢＬεはハイにクロック
され、かつφ「Ｔτはローにクロックされる。その結果
、結合およびバイアストランジスタ５０．５８．および
６２は、非導通状態に駆動され、かつビットライン３４
は、ダミービットライン３６およびバイアス発生器７２
から電気的に分離される。Ｗ Ｌ ＋上のＶＷＬは、ロ
ーに引張られ、蓄積接続点４４をビットライン３４に結
合する。
ピットライン上の電荷は、ＩＩｔＱ＊ ｒ （１）だ
け増加される。その結果、ピットライン上の電圧は、タ
イミング図の点Ａで示されるように、ダミービットライ
ン上の電圧よりわずかに高い。点Ａでのこの電圧差は、
ＳＡに与えられるＭｕセンスアンプ電圧である。
け増加される。その結果、ピットライン上の電圧は、タ
イミング図の点Ａで示されるように、ダミービットライ
ン上の電圧よりわずかに高い。点Ａでのこの電圧差は、
ＳＡに与えられるＭｕセンスアンプ電圧である。
ソース駆動信号φＳおよびφ７は、それか、ら、Ｐチ１
！ンネル交差結合ラッチ１４およびＮチャンネル交差結
合ラッチ１６に与えられる。第１接続点２２および第３
接続点３０での電圧は、タイミング図の点Ａで示される
ＶａＬの値に等しい。同様に、第２接続点２４および第
４接続点３２での電圧レベルは、タイミング図の点Ａで
示されるＶ７τの値に等しい。交差結合Ｐチャンネルラ
ッチ１４は、タイミング図の点へでの電圧差によってト
リガされ、ビットライン３４を点Ｂでの完全なＶａｔ値
まで引張る。同様に、交差結合Ｎチャンネルラッチ１６
は、点Ａで示される差動センスアンプ電圧によってトリ
ガされ、ダミービットライン３６をタイミング図の点Ｂ
での０■まで引張る。
！ンネル交差結合ラッチ１４およびＮチャンネル交差結
合ラッチ１６に与えられる。第１接続点２２および第３
接続点３０での電圧は、タイミング図の点Ａで示される
ＶａＬの値に等しい。同様に、第２接続点２４および第
４接続点３２での電圧レベルは、タイミング図の点Ａで
示されるＶ７τの値に等しい。交差結合Ｐチャンネルラ
ッチ１４は、タイミング図の点へでの電圧差によってト
リガされ、ビットライン３４を点Ｂでの完全なＶａｔ値
まで引張る。同様に、交差結合Ｎチャンネルラッチ１６
は、点Ａで示される差動センスアンプ電圧によってトリ
ガされ、ダミービットライン３６をタイミング図の点Ｂ
での０■まで引張る。
ビットライン３４およびダミービットライン３６をＶ
ｃ ｃ ／ ２までプリチャージすると、タイミング図
に図解されるＶａＬおよびＶ−を同時にプルアップおよ
びプルダウンすることが容易になる。
ｃ ｃ ／ ２までプリチャージすると、タイミング図
に図解されるＶａＬおよびＶ−を同時にプルアップおよ
びプルダウンすることが容易になる。
リード“１”センスサイクルが完了すると、ＲＡＳはハ
イにクロックされる。少し後、φＢＬＥはローにクロッ
クされ、それによって結合トランジスタ５０を介して、
ビットライン３４およびダミービットライン３６を結合
する。ビットライン３４の静電容ｌ１ＣａＬ１およびダ
ミービットライン３６の静電容ｆｆ１ＣａＬは、はぼ等
しい。ビットライン３４およびダミービットライン３６
の結合の前に、ＶＢ、ＬがＶｃｃ”Ｃ’あり、かつＶａ
ｔがＯであることに注目されたい。その結果、ラインが
結合されるとき、ビットライン３４およびダミービット
ライン３６上の電圧レベルＶｃは、０とＶｃｃとの闇の
中間レベル、すなわち約Ｖｃ ｃ ／ ２に等しくなる
だろう。
イにクロックされる。少し後、φＢＬＥはローにクロッ
クされ、それによって結合トランジスタ５０を介して、
ビットライン３４およびダミービットライン３６を結合
する。ビットライン３４の静電容ｌ１ＣａＬ１およびダ
ミービットライン３６の静電容ｆｆ１ＣａＬは、はぼ等
しい。ビットライン３４およびダミービットライン３６
の結合の前に、ＶＢ、ＬがＶｃｃ”Ｃ’あり、かつＶａ
ｔがＯであることに注目されたい。その結果、ラインが
結合されるとき、ビットライン３４およびダミービット
ライン３６上の電圧レベルＶｃは、０とＶｃｃとの闇の
中間レベル、すなわち約Ｖｃ ｃ ／ ２に等しくなる
だろう。
ピットライン／ダミービットラインの対の結合に続いて
、φ［ｌＬＥはハイにクロックされ、結合トランジスタ
５８および６７を介して、ビットライン／ダミービット
ラインの対をＶａ Ｌ Ｅ Ｑ出カフ４に結合する。
、φ［ｌＬＥはハイにクロックされ、結合トランジスタ
５８および６７を介して、ビットライン／ダミービット
ラインの対をＶａ Ｌ Ｅ Ｑ出カフ４に結合する。
φＢＬＥおよびφ口］信号は、τｎに関してクロックさ
れる。信号の発生は、当該技術分野に周知の標準の技術
によって達成される。
れる。信号の発生は、当該技術分野に周知の標準の技術
によって達成される。
第３図は、この実施例で利用される記憶セル３８の断面
図である。第１図および第３図の同一のまたは対応する
部分は、同じ参照数字が与えられている。ビットライン
３４は、転送ゲート４０にトランジスタの第１−子を形
成するＰ＋ビットライン接合３４Ａに結合される。アク
セストランジスタの第２端子は、蓄積接続点を形成する
Ｐ１領域４２である。コンデンサプレート４４は、蓄積
接続点４２の部分上に析出されるポリシリコン層であり
、かつ薄い酸化物層８０によって蓄積接続点から分離さ
れる。薄い酸化物層８０の静電容量は、ｃｏ×に等しい
。蓄積領域４２とＮｙ井戸１２との間の境界は、ダイオ
ードとして作用するＰＮ接合を形成する。Ｐ Ｎ ）１
合は、ＣＪに等しい静電容量を有する。
図である。第１図および第３図の同一のまたは対応する
部分は、同じ参照数字が与えられている。ビットライン
３４は、転送ゲート４０にトランジスタの第１−子を形
成するＰ＋ビットライン接合３４Ａに結合される。アク
セストランジスタの第２端子は、蓄積接続点を形成する
Ｐ１領域４２である。コンデンサプレート４４は、蓄積
接続点４２の部分上に析出されるポリシリコン層であり
、かつ薄い酸化物層８０によって蓄積接続点から分離さ
れる。薄い酸化物層８０の静電容量は、ｃｏ×に等しい
。蓄積領域４２とＮｙ井戸１２との間の境界は、ダイオ
ードとして作用するＰＮ接合を形成する。Ｐ Ｎ ）１
合は、ＣＪに等しい静電容量を有する。
第４図は、第３図に描かれるメモリセルの概略図である
。蓄積領域４２に蓄積される電荷の大きさＱ ｓ Ｔ
ｓおよび蓄積接続点での電圧Ｖｓｒに対する電圧揺れの
影響を、第４図にｔｍｉｂで説明する。第４図には、蓄
積領域４２とＮ形井戸１２との間に形成されるＰＮダイ
オ−ｐｌおよびＰＮ接合の固有の静電容ｌｌＣＪは、ダ
イオード９ｏおよびコンデンサ９２によって表わされる
。
。蓄積領域４２に蓄積される電荷の大きさＱ ｓ Ｔ
ｓおよび蓄積接続点での電圧Ｖｓｒに対する電圧揺れの
影響を、第４図にｔｍｉｂで説明する。第４図には、蓄
積領域４２とＮ形井戸１２との間に形成されるＰＮダイ
オ−ｐｌおよびＰＮ接合の固有の静電容ｌｌＣＪは、ダ
イオード９ｏおよびコンデンサ９２によって表わされる
。
たとえば、６■に等しいＶｃｃから４■に等しいＶｃｃ
までの電圧揺れ中、蓄積領域４２に蓄積される電荷の量
子は、容量プレートを蓄積領域から分離する薄い酸化物
Ｉｇ８０、および蓄積領域４２とＮ形井戸１２との間に
形成されるＰＨ１域の静電容Ｉ ＣＪを介する容置結合
のため変化する。
までの電圧揺れ中、蓄積領域４２に蓄積される電荷の量
子は、容量プレートを蓄積領域から分離する薄い酸化物
Ｉｇ８０、および蓄積領域４２とＮ形井戸１２との間に
形成されるＰＨ１域の静電容Ｉ ＣＪを介する容置結合
のため変化する。
さらに、ＰＮダイオード９０は順バイアスされ、それに
よって電荷は蓄積領域４２からＮ形井戸１２に注入され
ることができる。
よって電荷は蓄積領域４２からＮ形井戸１２に注入され
ることができる。
電圧揺れのため蓄積領域４２に蓄積される電荷レベルが
このように変化すると、リード動作中に発生されるビッ
トライン３４とダミービットライン３６との間の差動セ
ンス電圧の大きさを減じがちである。この差動センス電
圧の大きさの減少は、センスアンプの効率を非常に減じ
、それによってメモリの記憶されたビットの読出にエラ
ーが生じる。発明者は、アレイのコンデンサプレートを
Ｖｃ ｃ ／ ２でバイアスすると、Ｖｃｃ揺れに対し
て、差動センスアンプ電圧の大きさが安定化されること
を発見した。
このように変化すると、リード動作中に発生されるビッ
トライン３４とダミービットライン３６との間の差動セ
ンス電圧の大きさを減じがちである。この差動センス電
圧の大きさの減少は、センスアンプの効率を非常に減じ
、それによってメモリの記憶されたビットの読出にエラ
ーが生じる。発明者は、アレイのコンデンサプレートを
Ｖｃ ｃ ／ ２でバイアスすると、Ｖｃｃ揺れに対し
て、差動センスアンプ電圧の大きさが安定化されること
を発見した。
電圧揺れにｍ″ｉするさらに他の問題は、選択されてい
ない記憶された”１”とビットライン３４との圓の電荷
結合による、ビットライン上のセンスレベルの外乱であ
る。このセンス外乱を、次の例で説明し、与えられた電
圧レベルの値は、単に、含まれる原理を説明するのに役
立ち、かつ実際の回路で達成される値であることは意図
されていない。
ない記憶された”１”とビットライン３４との圓の電荷
結合による、ビットライン上のセンスレベルの外乱であ
る。このセンス外乱を、次の例で説明し、与えられた電
圧レベルの値は、単に、含まれる原理を説明するのに役
立ち、かつ実際の回路で達成される値であることは意図
されていない。
Ｖｃｃが６ｖから４ｖまで揺れ、かつワードライン４６
はＶｃｃに接続されるので、転送ゲート４０のトランジ
スタのゲートでの電圧が、６■から４ｖまで降下すると
仮定しよう。転送ゲート４０のトランジスタのソース電
圧は、Ｖｔｒに等しい。蓄積接続点で蓄積される電荷は
、■。、が６Ｖに等しく、かつその結果Ｖｓｒが６■に
等しいとき、蓄積コンデンサ４５を充電することによっ
てセットされる。コンデンサプレートが接地に接続され
、かつＮ形井戸が１．５Ｖｃｃでバイアスされれば１．
蓄積接続点での電圧レベルは、■。。
はＶｃｃに接続されるので、転送ゲート４０のトランジ
スタのゲートでの電圧が、６■から４ｖまで降下すると
仮定しよう。転送ゲート４０のトランジスタのソース電
圧は、Ｖｔｒに等しい。蓄積接続点で蓄積される電荷は
、■。、が６Ｖに等しく、かつその結果Ｖｓｒが６■に
等しいとき、蓄積コンデンサ４５を充電することによっ
てセットされる。コンデンサプレートが接地に接続され
、かつＮ形井戸が１．５Ｖｃｃでバイアスされれば１．
蓄積接続点での電圧レベルは、■。。
揺れ中、６Ｖから約５．４ｖまで降下する。蓄積接続点
は、転送ゲート４０のトランジスタのソースであり、か
つその結果、ゲート電圧−ソース電圧に等しいＶｃｓは
、−１，４Ｖに等しい。Ｐチャンネルトランジスタのし
きい値電圧は、約−７■に等しいので、アクセストラン
ジスタはターンオンされ、かつ電流は、蓄ｗ４領域から
ビットラインまで流れ、それによってセンス動作の前に
Ｖａ、を変化させる。
は、転送ゲート４０のトランジスタのソースであり、か
つその結果、ゲート電圧−ソース電圧に等しいＶｃｓは
、−１，４Ｖに等しい。Ｐチャンネルトランジスタのし
きい値電圧は、約−７■に等しいので、アクセストラン
ジスタはターンオンされ、かつ電流は、蓄ｗ４領域から
ビットラインまで流れ、それによってセンス動作の前に
Ｖａ、を変化させる。
しかしながら、コンデンサプレートが、供給電圧、また
はそのいくつか多数に接続されれば、センス外乱問題は
、減じられまたは除去される。この発明では、センス外
乱および差動センス電圧減少の防止はともに、■ＣＰを
Ｖｃ ｃ ／ ２に等しくセットすることによりて達成
される。
はそのいくつか多数に接続されれば、センス外乱問題は
、減じられまたは除去される。この発明では、センス外
乱および差動センス電圧減少の防止はともに、■ＣＰを
Ｖｃ ｃ ／ ２に等しくセットすることによりて達成
される。
さらに、ｌ８１１領域とＮ形井戸との間のＰＮダイオー
ドを逆バイアスすることによる電荷注入は、■Ｍｗが１
．５Ｖｃｃに等しいので防がれる。Ｖｃｃが６■から４
■まで揺れればｓ Ｖｗ ｗの値は６ｖであり、かつダ
イオード９２は逆バイアスされて留まる。
ドを逆バイアスすることによる電荷注入は、■Ｍｗが１
．５Ｖｃｃに等しいので防がれる。Ｖｃｃが６■から４
■まで揺れればｓ Ｖｗ ｗの値は６ｖであり、かつダ
イオード９２は逆バイアスされて留まる。
第５図は、第１図のビットラインをエミュレートするＶ
ｃｃ／２バイアス発生器７２の回路図である。第５図を
参照すると、Ｐチャンネルトランジスタ１００は、Ｖｃ
ｃ入力１０２を回路接続点１０４に結合する。回路接続
点１０４は、ビットラインをエミュレートするコンデン
サＣＢＬＥ１０６に結合される。Ｎチャンネルトランジ
スタ１０８は、接地端子１１０を回路接続点１１１に結
合する。回路接続点１１１は、ダミービットラインをエ
ミュレートするコンデンサＣ１１ＬＥ１１２に結合され
る。トランジスタ１００のゲートは、φ「７７入力１１
４に直接結合され、一方トランジスタ１０８のゲートは
、インバータ１１６を介してφ「Ｔ］八へ１１４に結合
される。コンデンサ゛ＣａＬεおよびＣａｔｔは、Ｐチ
ャンネルトランジスタ１１８、およびＮチャンネルトラ
ンジスタ１２０および１２２を備える直列回路によって
結合される。トランジスタ１１８のゲートは、φ。、ζ
入力１２４に直接結合され、かつトランジスタ１２０お
よび１２２のゲートは、インバータ１２６を介してφ。
ｃｃ／２バイアス発生器７２の回路図である。第５図を
参照すると、Ｐチャンネルトランジスタ１００は、Ｖｃ
ｃ入力１０２を回路接続点１０４に結合する。回路接続
点１０４は、ビットラインをエミュレートするコンデン
サＣＢＬＥ１０６に結合される。Ｎチャンネルトランジ
スタ１０８は、接地端子１１０を回路接続点１１１に結
合する。回路接続点１１１は、ダミービットラインをエ
ミュレートするコンデンサＣ１１ＬＥ１１２に結合され
る。トランジスタ１００のゲートは、φ「７７入力１１
４に直接結合され、一方トランジスタ１０８のゲートは
、インバータ１１６を介してφ「Ｔ］八へ１１４に結合
される。コンデンサ゛ＣａＬεおよびＣａｔｔは、Ｐチ
ャンネルトランジスタ１１８、およびＮチャンネルトラ
ンジスタ１２０および１２２を備える直列回路によって
結合される。トランジスタ１１８のゲートは、φ。、ζ
入力１２４に直接結合され、かつトランジスタ１２０お
よび１２２のゲートは、インバータ１２６を介してφ。
５．入力１２４に結合される。
トランジスタ１２０のソースおよびトランジスタ１２２
のドレインは、回路接続点１２８に結合される。回路接
続点１２８は、Ｖａ Ｌ Ｅ Ｏライン７４上でｖ８Ｌ
εＱ信号を与える出力を有する、単位利得バッファ回路
１３０の入力に結合される。
のドレインは、回路接続点１２８に結合される。回路接
続点１２８は、Ｖａ Ｌ Ｅ Ｏライン７４上でｖ８Ｌ
εＱ信号を与える出力を有する、単位利得バッファ回路
１３０の入力に結合される。
第５Ａ図に描かれるビットラインをエミュレートするバ
イアス電圧発生器７２の回路エレメントは、第１図に描
かれる回路エレメントに対応する。
イアス電圧発生器７２の回路エレメントは、第１図に描
かれる回路エレメントに対応する。
特に、ＣａＬｔ１０６ＪｊよびＣａｔｃ１１２は、アレ
イのピットライン３４、ダミービットライン３６および
転送ゲート４０の静電容量に対応し、トランジスタ１０
２および１１０は、交差結合ラッチ１４および１６のト
ランジスタに対応する。
イのピットライン３４、ダミービットライン３６および
転送ゲート４０の静電容量に対応し、トランジスタ１０
２および１１０は、交差結合ラッチ１４および１６のト
ランジスタに対応する。
トランジスタ１１８は、第５結合トランジスタ５０に対
応し、かつトランジスタ１２０および１２２は、第６お
よび第７結合トランジスタ５８および６２に対応する。
応し、かつトランジスタ１２０および１２２は、第６お
よび第７結合トランジスタ５８および６２に対応する。
ピットラインをエミュレートするバイアス発生器７２の
回路エレメントの各々は、第１図に描かれる回路の対応
するエレメントの特性をエミュレートするために製作さ
れる。
回路エレメントの各々は、第１図に描かれる回路の対応
するエレメントの特性をエミュレートするために製作さ
れる。
第５Ｂ図は、Ｃ１１ＬεおよびＣａ Ｌ Ｅの構造を描
く。したがって、ＣＬＩ Ｌ ＥおよびＣａ Ｌ Ｅは
共に、第１図のメモリセル３８の全静電容態を密にエミ
ュレートする。
く。したがって、ＣＬＩ Ｌ ＥおよびＣａ Ｌ Ｅは
共に、第１図のメモリセル３８の全静電容態を密にエミ
ュレートする。
第５図に描かれる回路の動作を、第６図のタイミング図
に関連して説明する。第６図では、φ。
に関連して説明する。第６図では、φ。
５．およびφ「「１の状態は、時間の関数として描かれ
る。時間間隔１１ Ｉ ＋を中、φａｔｅはハイにクロ
ックされ、トランジスタ１１８，１２０．および１２２
をター ンオフし、かつＣ１ＩＬＥ１０６およびＣ［１
ＬＥ１１２を電気的に分離する。この時間間隔中、φ７
古はローにクロックされ、トランジスタ１０２をターン
オンし、かつコンデンサＣａＬｔ１０６をＶｃｃまで充
電し、一方トランジスタ１０８はまた、ターンオンされ
、コンデンサＣ１１ＬＥ１１２をＯＶまで充電する。そ
の結果、時間間隔４１１”中、Ｃ１ＩＬＥ１０６はＶｃ
ｃまで充電さ、れ、かつＣｎｔａ１１２はＯまで充電さ
れる。
る。時間間隔１１ Ｉ ＋を中、φａｔｅはハイにクロ
ックされ、トランジスタ１１８，１２０．および１２２
をター ンオフし、かつＣ１ＩＬＥ１０６およびＣ［１
ＬＥ１１２を電気的に分離する。この時間間隔中、φ７
古はローにクロックされ、トランジスタ１０２をターン
オンし、かつコンデンサＣａＬｔ１０６をＶｃｃまで充
電し、一方トランジスタ１０８はまた、ターンオンされ
、コンデンサＣ１１ＬＥ１１２をＯＶまで充電する。そ
の結果、時間間隔４１１”中、Ｃ１ＩＬＥ１０６はＶｃ
ｃまで充電さ、れ、かつＣｎｔａ１１２はＯまで充電さ
れる。
時間間隔” Ｉ Ｉ″中、φｏｓｃはハイにクロックさ
れ、トランジスタ１００および１０８をターンオフし、
それによりてＣＩＩＬ−Ｅ１０６および０丁で１１１２
を、それぞれＶｃｃ端子１０２および接地端子１１０か
ら分離する。信号φ。８ｃはローにクロックされ、トラ
ンジスタ１１８，１２０、および１２２をターンオンし
、Ｃａｔｃ１０６をＣ１ＩＬＥ１０６に結合する。この
実施例では、Ｃ１ＩＬＥ１０６およびＣａｔｉｌ１２の
大きさは等しく、そのため上で説明した結合ステップの
ため、電荷は２つのコンデンサ間に等しく分布し、かつ
そのため両方のコンデンサ上の電圧は、約■ｃ ｃ ／
２に等しい。
れ、トランジスタ１００および１０８をターンオフし、
それによりてＣＩＩＬ−Ｅ１０６および０丁で１１１２
を、それぞれＶｃｃ端子１０２および接地端子１１０か
ら分離する。信号φ。８ｃはローにクロックされ、トラ
ンジスタ１１８，１２０、および１２２をターンオンし
、Ｃａｔｃ１０６をＣ１ＩＬＥ１０６に結合する。この
実施例では、Ｃ１ＩＬＥ１０６およびＣａｔｉｌ１２の
大きさは等しく、そのため上で説明した結合ステップの
ため、電荷は２つのコンデンサ間に等しく分布し、かつ
そのため両方のコンデンサ上の電圧は、約■ｃ ｃ ／
２に等しい。
コンデンサ１０６および１１２は、時ＩＩＩ１ｍｌ隔Ｉ
Ｉ Ｉ Ｉ ＩＩ中、出力端子１２９に結合される。出
力端子１２９での出力信号の大きさｖａ ｔ Ｅは、し
たがって、Ｏａｔε１０６と０首１１１２との間で共用
している電荷によって定められる。
Ｉ Ｉ Ｉ ＩＩ中、出力端子１２９に結合される。出
力端子１２９での出力信号の大きさｖａ ｔ Ｅは、し
たがって、Ｏａｔε１０６と０首１１１２との間で共用
している電荷によって定められる。
出力端子１２９は、単位利得バッファ１３０の入力に結
合される。単位利得バッファ１３０の出力ＶＢ１．ＥＯ
は、したがって、約Ｖｃ ｃ ／ ２に等しい。
合される。単位利得バッファ１３０の出力ＶＢ１．ＥＯ
は、したがって、約Ｖｃ ｃ ／ ２に等しい。
出力電圧の大きさＶａ Ｌ Ｅ Ｏは、対応プ゛る回路
エレメントのエミュレーションのために、ピットライン
３４およびダミービットライン３６を結合することによ
って発生される電圧レベルの大きさＶｃを密にトラッキ
ングする。このトラッキングの重要さを、次の例によっ
て説明する。
エレメントのエミュレーションのために、ピットライン
３４およびダミービットライン３６を結合することによ
って発生される電圧レベルの大きさＶｃを密にトラッキ
ングする。このトラッキングの重要さを、次の例によっ
て説明する。
いかなる電圧基準の出力も、温度、および回路パラメー
タの望ましくない変動によって影警を及ぼされることは
周知である。したがって、■。およびＶＩＩＬＥＱは、
公称的には■。、／２に等しいが、上で説明したファク
タによって、わずかな偏差が誘起される。
タの望ましくない変動によって影警を及ぼされることは
周知である。したがって、■。およびＶＩＩＬＥＱは、
公称的には■。、／２に等しいが、上で説明したファク
タによって、わずかな偏差が誘起される。
第１図を再び参照すると、Ｖｃｃは５ｖであり、かつピ
ットライン３４およびダミービットライン３６を結合す
ることによって接続点４８に生じる電圧ｖ心が、処理パ
ラメータの変動のために、２゜２Ｖであると仮定しよう
。さらに、Ｖｎ Ｌ ｒ： ｅは２．５■であると仮定
しよう。したがって、ピットラインをエミュレートする
バイアス発生器は、電流を供給することによって、アレ
イのピットライン／ダミービットラインの対を２．５Ｖ
まで充電しなければならない。充Ｗ１′ｉ１１！流の発
生は、電力を消散し、かつメモリアレイのパラメータ全
体に有害である。
ットライン３４およびダミービットライン３６を結合す
ることによって接続点４８に生じる電圧ｖ心が、処理パ
ラメータの変動のために、２゜２Ｖであると仮定しよう
。さらに、Ｖｎ Ｌ ｒ： ｅは２．５■であると仮定
しよう。したがって、ピットラインをエミュレートする
バイアス発生器は、電流を供給することによって、アレ
イのピットライン／ダミービットラインの対を２．５Ｖ
まで充電しなければならない。充Ｗ１′ｉ１１！流の発
生は、電力を消散し、かつメモリアレイのパラメータ全
体に有害である。
対照的に、この発明では、ＶｃおよびＶＯＩＬＥＯは、
回路コンポーネントのエミュレーションのため、はぼ等
しい。ビットライン／ダミービットラインの対を充電す
るには電流はほとんど必要とされず、かつしたがって、
最小の電力が消散される。
回路コンポーネントのエミュレーションのため、はぼ等
しい。ビットライン／ダミービットラインの対を充電す
るには電流はほとんど必要とされず、かつしたがって、
最小の電力が消散される。
ビットラインをエミュレートするバイアス電圧発生器７
２は、電流をビットライン／ダミービットラインの対に
供給し、長いプリチャージサイクル中、ビットライン接
合を介して漏れ電流を補償する。さらに、それは、信号
損失を防ぐため、Ｖｃｃ揺れ中、ｍ準電圧レベルをＮ持
し、かつメモリセルのコンデンサプレートをバイアスす
る。
２は、電流をビットライン／ダミービットラインの対に
供給し、長いプリチャージサイクル中、ビットライン接
合を介して漏れ電流を補償する。さらに、それは、信号
損失を防ぐため、Ｖｃｃ揺れ中、ｍ準電圧レベルをＮ持
し、かつメモリセルのコンデンサプレートをバイアスす
る。
したがって、バッファ１３０は、これらのｌｌｌ能を果
たすため、電流ソース／シンク能力をイ■しなければな
らない。このシステムに用いるのに癲する低電力０ＭＯ
３基準電圧ドライバは、チャンによる「低インピーダン
スドライバを有する低電力ＣＭＯ８基準発生器」という
題の同時継続中の共通に譲渡された特許出願９代理人−
書類第Ａ２９８号で説明されてｉＪ３す、ここで参照す
ることによって援用する。このバッファは、電流ソース
／シンク能力を有し、すべてのＣＰをＶｃ ｃ ／ ２
で維持し、かつビットラインおよびダミービットライン
の対のブリチ１！−ジレベルをＶ ｃ ｃ ／ ２で維
持する。
たすため、電流ソース／シンク能力をイ■しなければな
らない。このシステムに用いるのに癲する低電力０ＭＯ
３基準電圧ドライバは、チャンによる「低インピーダン
スドライバを有する低電力ＣＭＯ８基準発生器」という
題の同時継続中の共通に譲渡された特許出願９代理人−
書類第Ａ２９８号で説明されてｉＪ３す、ここで参照す
ることによって援用する。このバッファは、電流ソース
／シンク能力を有し、すべてのＣＰをＶｃ ｃ ／ ２
で維持し、かつビットラインおよびダミービットライン
の対のブリチ１！−ジレベルをＶ ｃ ｃ ／ ２で維
持する。
したがって、この発明のバイアス方法は、プリチャージ
Ｎ流スパイクの問題、差動センス電圧信号の減少、セン
ス外乱および電荷注入の問題を減じまたは除去する。さ
らに、センスサイクルを開始する前にビットライン／ダ
ミービットラインの対をプリチャージすると、アクセス
タイムは最小限に保持される。電圧基準で利用されるエ
ミュレーシミン技術は、電力消散を最小にする。
Ｎ流スパイクの問題、差動センス電圧信号の減少、セン
ス外乱および電荷注入の問題を減じまたは除去する。さ
らに、センスサイクルを開始する前にビットライン／ダ
ミービットラインの対をプリチャージすると、アクセス
タイムは最小限に保持される。電圧基準で利用されるエ
ミュレーシミン技術は、電力消散を最小にする。
この発明を、特定の実施例に関して説明してきた。他の
実施例も、当業音に明らかとなろう。特に、ビットライ
ン、メモリセル、および他の回路コンポーネントの配列
は、この発明を実行するのに重要ではない。さらに、上
述の例として挙げたバイアス電圧レベルからのわずかな
偏差は、特定的な応用では重要ではない。
実施例も、当業音に明らかとなろう。特に、ビットライ
ン、メモリセル、および他の回路コンポーネントの配列
は、この発明を実行するのに重要ではない。さらに、上
述の例として挙げたバイアス電圧レベルからのわずかな
偏差は、特定的な応用では重要ではない。
さらに、この発明のバイアス方法は、Ｎ形サブストレー
トに形成されるＰ形井戸に配列されるＮチャンネルメモ
リセルを有するＣＭＯＳメモリで用いるのに適する。
トに形成されるＰ形井戸に配列されるＮチャンネルメモ
リセルを有するＣＭＯＳメモリで用いるのに適する。
したがって、この発明は、前掲の特許請求の範囲によっ
て示されるものを除いて制限されることを意図していな
い。
て示されるものを除いて制限されることを意図していな
い。
第１図は、この発明の実施例の回路図である。
第２図は、第１図の実施例の動作を図解するタイミング
図である。 第３図は、Ｐチャンネルメモリセルの断面図である。 第４図は、第３図に描かれるセルの回路図である。 第５Ａ図は、ビットラインをエミュレートするＶｃｃ／
２バイアス発生器のための回路図である。 第５Ｂ図は、ビットラインをエミュレートするコンデン
サの概略図である。 第６図は、第５図の回路の動作を図解するタイミング図
である。 図において、１０はＰドープしたシリコンサブストレー
トの表面、１２はＮ形井戸、１３はＰ形サブストレート
、１４はＰチャンネル交差結合ラッチ、１６はＮチャン
ネル交差結合ラッチ、１８゜２０．１００および１１８
はＰチャンネルトランジスタ、２６．２８，１０８．１
２０および１２２はＮチャンネルトランジスタ、２１は
Ｐチｔ！ンネルソース駆動ライン、２９はＮチャンネル
ソース駆動ライン、２２．２４．３０．３２．４８゜５
２．５４．６０．６４，１０４．１１１および１２８は
回路接続点、３４はビットライン、３６はダミービット
ライン、３８は記憶セル、４０はトランジスタ切換転送
ゲート、４２はｉｆｆ接続点、４４はコンデンサプレー
ト、４５は蓄積コンデンサ、４６はワードライン、４７
はＣＰライン、５０および６７はＰチャンネル結合トラ
ンジスタ、５８および６２はＮチ１ｐンネルバイアスト
ランジスタ、５６はφａＬＥ信号ライン、６６はφＢＬ
ｉイネーブルライン、７０は１．５Ｖｃｃ井戸バイアス
発生器、７２はビットラインをエミュレート’ｊ’６Ｖ
ｃ ｃ ／２バイアス発生器、７４はＶＩＩＬ［Ｑライ
ン、８０は薄い酸化物層、９０はＰＮダイオード、９２
および１１２はコンデンサ、１０２および１１０は接地
端子、１０６はビットラインをエミュレートするコンデ
ンサ、１１２はダミービットラインをエミュレートする
コンデンサ、１１４はφ。８．入力、１２４はφ。ｓｃ
大入力１１６および１２６はインバータ、１２９は出力
端子、１３０は単位利得バッファ回路である。
図である。 第３図は、Ｐチャンネルメモリセルの断面図である。 第４図は、第３図に描かれるセルの回路図である。 第５Ａ図は、ビットラインをエミュレートするＶｃｃ／
２バイアス発生器のための回路図である。 第５Ｂ図は、ビットラインをエミュレートするコンデン
サの概略図である。 第６図は、第５図の回路の動作を図解するタイミング図
である。 図において、１０はＰドープしたシリコンサブストレー
トの表面、１２はＮ形井戸、１３はＰ形サブストレート
、１４はＰチャンネル交差結合ラッチ、１６はＮチャン
ネル交差結合ラッチ、１８゜２０．１００および１１８
はＰチャンネルトランジスタ、２６．２８，１０８．１
２０および１２２はＮチャンネルトランジスタ、２１は
Ｐチｔ！ンネルソース駆動ライン、２９はＮチャンネル
ソース駆動ライン、２２．２４．３０．３２．４８゜５
２．５４．６０．６４，１０４．１１１および１２８は
回路接続点、３４はビットライン、３６はダミービット
ライン、３８は記憶セル、４０はトランジスタ切換転送
ゲート、４２はｉｆｆ接続点、４４はコンデンサプレー
ト、４５は蓄積コンデンサ、４６はワードライン、４７
はＣＰライン、５０および６７はＰチャンネル結合トラ
ンジスタ、５８および６２はＮチ１ｐンネルバイアスト
ランジスタ、５６はφａＬＥ信号ライン、６６はφＢＬ
ｉイネーブルライン、７０は１．５Ｖｃｃ井戸バイアス
発生器、７２はビットラインをエミュレート’ｊ’６Ｖ
ｃ ｃ ／２バイアス発生器、７４はＶＩＩＬ［Ｑライ
ン、８０は薄い酸化物層、９０はＰＮダイオード、９２
および１１２はコンデンサ、１０２および１１０は接地
端子、１０６はビットラインをエミュレートするコンデ
ンサ、１１２はダミービットラインをエミュレートする
コンデンサ、１１４はφ。８．入力、１２４はφ。ｓｃ
大入力１１６および１２６はインバータ、１２９は出力
端子、１３０は単位利得バッファ回路である。
Claims (18)
- （１）ＣＭＯＳメモリバイアスシステムであつて、前記
ＣＭＯＳメモリは、外部電源電圧ソースＶ＿ｃ＿ｃに結
合され、かつ第１導電形式のサブストレートに形成され
る第２導電形式の井戸に配列される第１導電形式のチャ
ンネルを有する複数のメモリセルおよびダミーメモリセ
ルを含むタイプのものであり、 センスサイクル中、前記メモリセルに記憶されるビット
を検知するＣＭＯＳセンスアンプ、前記センスアンプの
第１入力に結合されるビットライン、 前記センスアンプの第２入力に結合されるダミービット
ライン、および 蓄積コンデンサを前記ビットラインに結合するゲートを
有する少なくとも１つのメモリセルを備え、前記蓄積コ
ンデンサは、蓄積接続点およびコンデンサプレートを含
み、 前記ビットライン／ダミービットラインの対を約Ｖ＿ｃ
＿ｃ／２までプリチャージするために、前記ビットライ
ンおよび前記ダミービットラインを結合する手段、およ
び 前記結合されたビットラインおよびダミービットライン
、ならびに前記コンデンサプレートを、多数のＶ＿ｃ＿
ｃまでバイアスする手段をさらに備える、システム。 - （２）メモリセルは、Ｐ形転送ゲートを有し、井戸はＮ
形井戸であり、かつサブストレートはＰ形シリコンであ
る、特許請求の範囲第１項記載のシステム。 - （３）前記センスサイクルの開始前に、前記結合手段お
よび前記バイアス手段を活性化する手段をさらに備える
、特許請求の範囲第２項記載のシステム。 - （４）前記コンデンサプレートおよびダミーコンデンサ
プレートをバイアスする前記手段は、約Ｖ＿ｃ＿ｃ／２
に等しい大きさを有するＶ＿Ｂ＿Ｌ＿Ｅ＿Ｑ出力信号を
発生させる、ビットラインをエミュレートするバイアス
発生器を備える、特許請求の範囲第３項記載のシステム
。 - （５）前記ビットラインおよび前記ダミービットライン
を、前記ビットラインをエミュレートするバイアス発生
器の出力に結合する手段をさらに備える、特許請求の範
囲第４項記載のシステム。 - （６）井戸を約１．５Ｖ＿ｃ＿ｃでバイアスする手段を
さらに備える、特許請求の範囲第５項記載のシステム。 - （７）前記結合手段は、 φ＿Ｂ＿Ｌ＿Ｅ結合信号を第１状態から第２状態までク
ロックすることによつて活性化され、前記ビットライン
および前記ダミービットラインを選択的に結合する結合
トランジスタを備える、特許請求の範囲第５項記載のシ
ステム。 - （８）前記バイアスする手段は、 φ＠＿Ｂ＿Ｌ＿Ｅ＠信号を第１状態から第２状態までク
ロックすることによつて活性化され、前記ビットライン
を前記Ｖ＿Ｂ＿Ｌ＿Ｅ＿Ｑ出力信号に結合する第１バイ
アストランジスタ、および φ＠＿Ｂ＿Ｌ＿Ｅ＠信号を第１状態から第２状態までク
ロックすることによつて活性化され、前記ダミービット
ラインを前記Ｖ＿Ｂ＿Ｌ＿Ｅ＿Ｑ出力信号に結合する第
２バイアストランジスタを備える、特許請求の範囲第７
項記載のシステム。 - （９）前記結合手段は、 前記センスサイクルの開始前に、φ＿Ｂ＿Ｌ＿Ｅ信号の
状態を変化させる手段をさらに備える、特許請求の範囲
第８項記載のシステム。 - （１０）前記バイアス手段は、 前記センスサイクルの開始前に、φ＠＿Ｂ＿Ｌ＿Ｅ＠信
号の状態を変化させる手段をさらに備える、特許請求の
範囲第９項記載のシステム。 - （１１）前記ビットラインをエミュレートするバイアス
発生器は、 前記ビットライン、前記ダミービットライン、および転
送ゲートの特性をエミュレートする手段、前記ＣＭＯＳ
センスアンプの特性をエミュレートする手段、 前記結合トランジスタの特性をエミュレートする手段、
および 前記バイアストランジスタの特性をエミュレートする手
段を備える、特許請求の範囲第１０項記載のシステム。 - （１２）前記センスアンプは、 前記ビットラインおよび前記ダミービットラインを結合
する交差結合Ｐチャンネルラッチ、および 前記ビットラインおよび前記ダミービットラインを結合
する交差結合Ｎチャンネルラッチを備える、特許請求の
範囲第１１項記載のシステム。 - （１３）外部電圧供給源Ｖ＿ｃ＿ｃに結合されるＣＭＯ
Ｓメモリアレイのためのバイアスシステムであつて、こ
のタイプの前記メモリは、ビットラインおよびダミービ
ットラインに結合されるＣＭＯＳセンスアンプを有し、
前記アンプは、センスサイクル中、メモリセルに記憶さ
れるビットを検知し、ビットラインは、１組のメモリセ
ルに接続され、メモリセルの各々は、蓄積コンデンサを
ビットラインに結合する第１導電形式の転送ゲートを有
し、蓄積コンデンサは、蓄積接続点およびコンデンサプ
レートを有し、かつメモリセルは、第１導電形式のサブ
ストレートに形成される第２導電形式の井戸に配列され
、 前記ビットラインおよびダミービットラインを結合し、
ラインをＶ＿ｃにプリチャージする手段を備え、ここで
Ｖ＿ｃは約Ｖ＿ｃ＿ｃ／２に等しく、かつプリチャージ
されたビットラインおよびダミービットライン、および
コンデンサプレートを約Ｖ＿ｃ＿ｃ／２までバイアスす
る手段をさらに備える、システム。 - （１４）前記バイアス手段は、 Ｖ＿Ｂ＿Ｌ＿Ｅ＿Ｑ出力を与えるビットラインをエミュ
レートするバイアス発生器を備え、ここでＶ＿Ｂ＿Ｌ＿
Ｅ＿Ｑは実質的にＶ＿ｃに等しい、特許請求の範囲第１
３項記載のシステム。 - （１５）井戸を約１．５Ｖ＿ｃ＿ｃでバイアスする手段
をさらに備える、特許請求の範囲第１４項記載のシステ
ム。 - （１６）前記センスサイクルの開始前に、前記プリチャ
ージ手段を活性化する手段をさらに備える、特許請求の
範囲第１５項記載のシステム。 - （１７）外部電圧供給源Ｖ＿ｃ＿ｃに接続されるＣＭＯ
Ｓメモリアレイをバイアスするシステムであつて、アレ
イは、第１導電形式のサブストレート上に形成され、こ
のタイプの前記アレイは、外部で開始されたセンスサイ
クル中、センスアンプの第１および第２入力接続点で生
じる差動電圧信号を検知する少なくとも１つのセンスア
ンプを有し、かつこのタイプの前記アレイは、複数のメ
モリセルを有し、各セルは、コンデンサプレートおよび
蓄積接続点を含む蓄積コンデンサ、かつまた第１導電形
式の転送ゲートを有し、メモリセルは、サブストレート
に形成される第２導電形式の井戸に配列され、 センスアンプの第１入力接続点に結合されるビットライ
ン、 前記ビットラインに制御可能に結合される第１の組のメ
モリセル、 前記センスアンプの第２入力接続点に結合されるダミー
ビットライン、 前記ダミービットラインに制御可能に結合される第２の
組のメモリセル、および φ＿Ｂ＿Ｌ＿Ｅ信号を第１状態から第２状態までクロッ
クすることによつて活性化され、前記ビットラインおよ
び前記ダミービットラインを選択的に結合する結合トラ
ンジスタを備え、結合後、ビットラインおよびダミービ
ットライン上で生じる電圧レベルの大きさはＶ＿ｃであ
り、 Ｖ＿Ｂ＿Ｌ＿Ｅ＿Ｑ出力信号を発生させる、ビットライ
ンをエミュレートする電圧バイアス発生器、および φ＠＿Ｂ＿Ｌ＿Ｅ＠信号を第１状態から第２状態までク
ロックすることによって活性化され、前記ビットライン
およびダミービットラインをそれぞれ前記Ｖ＿Ｂ＿Ｌ＿
Ｅ＿Ｑ信号に選択的に結合する第１および第２バイアス
トランジスタをさらに備え、前記ビットラインをエミュ
レートするバイアス発生器は、前記センスアンプ、ビッ
トライン、ダミービットライン、結合トランジスタ、お
よびバイアストランジスタの特性をエミュレートする回
路エレメントを含み、そのためＶ＿Ｂ＿Ｌ＿Ｅ＿Ｑの大
きざは、実質的にＶ＿ｃに等しく、Ｖ＿Ｂ＿Ｌ＿Ｅ＿Ｑ
およびＶ＿ｃは、約Ｖ＿ｃ＿ｃ／２に等しく、 前記第１および第２の組のメモリセルのコンデンサプレ
ートを前記Ｖ＿Ｂ＿Ｌ＿Ｅ＿Ｑ出力信号へ結合するＣＰ
ライン、 約１．５Ｖ＿ｃ＿ｃで井戸をバイアスする手段、および 前記センスサイクルの開始前に、φ＿Ｂ＿Ｌ＿Ｅおよび
φ＠＿Ｂ＿Ｌ＿Ｅ＠を第２状態までクロックする手段を
さらに備える、システム。 - （１８）Ｐ形サブストレート、Ｎ形井戸、Ｐ形転送ゲー
トを有する、特許請求の範囲第１７項記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US72770985A | 1985-04-26 | 1985-04-26 | |
| US727709 | 1985-04-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61276198A true JPS61276198A (ja) | 1986-12-06 |
Family
ID=24923700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61097816A Pending JPS61276198A (ja) | 1985-04-26 | 1986-04-25 | Ｃｍｏｓメモリバイアスシステム |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0200500A3 (ja) |
| JP (1) | JPS61276198A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
| DE58906588D1 (de) * | 1989-03-06 | 1994-02-10 | Siemens Ag | Integrierte Referenzspannungsquelle. |
| GB9007793D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Dram cell plate and precharge voltage generator |
| JPH0460984A (ja) * | 1990-06-25 | 1992-02-26 | Matsushita Electron Corp | 半導体記憶装置 |
| US5253205A (en) * | 1991-09-05 | 1993-10-12 | Nippon Steel Semiconductor Corporation | Bit line and cell plate clamp circuit for a DRAM |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3026961A1 (de) * | 1980-07-16 | 1982-02-04 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte mis-halbleiterschaltung |
| US4458336A (en) * | 1980-10-22 | 1984-07-03 | Fujitsu Limited | Semiconductor memory circuit |
-
1986
- 1986-04-25 JP JP61097816A patent/JPS61276198A/ja active Pending
- 1986-04-25 EP EP86303148A patent/EP0200500A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0200500A2 (en) | 1986-11-05 |
| EP0200500A3 (en) | 1989-03-08 |
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