TW400636B - Memory cell having negative differential resistance devices - Google Patents

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經濟部中央標準局員工消費合作社印製 技術範圍 本發明係關於電子電路，尤其侧於具有負差動電阻裝置例 如共振隧道二極體之記憶體單元。 、. 發明背景 高密度積體半導贿齡取記麵(RAM)係正賴十億位元之 規模’其係由動態RAM(DRAM)之進步革新開發部主導。1T/1CDRAM 元件（包含一通行電晶體及-電容具有最小可能之元件尺寸，該尺 寸範圍介於4F2及8F2之間，其中F係最小特徵尺寸。然而，服他 需要週期性更新，更新速率約每毫秒一次，因為位元係以電荷形式 儲存於電容上，且電荷約以每元件lfA(1〇-1SA)之速率流失。 靜態RAM(SRAM)提供一增強型功能品質；不需要更新且一般也 快於DRAM(相較於DRAM之約80nsec，SRAM係約25nsc〇。然而， SRAM元件係較複雜，需要六個電晶體或四個電晶體以及兩個多晶 矽負載電阻器，因而導致其元件尺寸約60F2。高理想狀況係記憶 體單$具有SRAM之功能品質，但具有近乎DRAM之元件密度。 共振隨道一極體(RTD)之最簡形式係包令—連串之五半導體 層。外圍兩層係電子進入及離開半導體層序列之接觸層。内部三層 不相似之半導體層不同處係其能量帶隙，依序為寬/窄/寬帶隙’該 三層之層厚度係相當於電子布洛赫（Bloch)波長（一般約小於 lOnra)。前述層之序列產生一電子必須行進穿越之能量輪廓，該能 量輪廓包含由稱做量子井之窄區分開之二能量阻障。 習知上’帶有稱做費米（Fermi)能量之電子接近低於阻障能量 之第一能量阻障時會被彈回，就像棒球被混凝土牆彈回或是開放式 本紙張尺度適用中國國家標準（CNS〉A4规格（2〖〇x297公釐） (請先聞讀背面之注意事項再填寫本頁) Γ — 多，' 、Tr 線· s 7年4丨Q唆_ 五、發明說明（） ”跡^^铸· 電=傳輸線尾端之電磁波。然而，量子力學承認當阻障之物理尺寸 減少至將j粒子之驗時，粒子職魏而雜郷之機率上升。 因此在特讀況下，電子能量即使低於轉位諭能穿越阻障。該 習知上-嚴禁之現象係稱為随道效應。 右被選擇之#子井寬度大致上相料電子波長某整數倍或半 整數倍駐波可藉由建設性干擾建立（類似於微波空腔中之駐 波）。具此等波長之電子較其他電子更易與量子井結合及分開。 2電子:b量，E ’及其波長’ I ’係成反比關係，其方程式係 E h/2ml ’其中蒲朗克(Planch)常數且m係有效電子質量。因 為電了能夏可藉由調整跨結構體之偏-來控制，因此流經雙阻障之 傳輸里（或電流量)錄舰紗贿加電壓。吾人可㈣阻障結構 心成能里it鮮紐H，其作祕傳輸特仅附加偏壓並彈回其 ，附加電壓之電子。當絲的電飾量與量子井、轉之共振傳輸能 夏一致時，該電子係稱為處於共振態。 m 在RTD中，電流係單調地隨附加電壓上升直到平均的進來的電 T能量_等於共概量且電子有效轉過雙轉結構。在猶高能 直加f壓)上，電子不再與井有效地結合且傳輸4(電流)降低。 在更尚之附力σ電屋上，電子之能量足夠使其克服雙阻障而產生一隨 偏壓上升之m因此共振關^極體之電流_縣特㈣N—形。 正是該項特性被運用以對共振随道電子裝置有所禅益。 RTD通常係用於邏輯和類比處理電路。其展現一多態及/或多層 切換特性’該舰錢少f知電狀尺寸，能量耗損或延遲上非常 有用。然而’ RTD之操作由於其固有之電子遲滯現象通常會產生— 問題。-旦從-低電麼或電流狀態切換至一高電壓或電流狀態，便 t紙張尺度適用帽國家標準（Cfjs)A4規格⑵Q χ挪公^._ 經濟部中央標準局員工消費合作社印裝 A7 __B7 五、發明説明（） 需要其附加偏壓之重設以使該裝置返回其原始狀態。 習知的轉移元件(發表在I960年三月之E. Goto，IRE Trans. 電子電腦（Electronic Computers)之第二十五頁，包含一邊行電 晶體10以及二RTD12及14，且顯示於圖ia中）具有結構緊密及處 於靜態之優點。圖lb說明圖la之電路之負載線分析，其顯示二穩 定自鎖點16及18。然而，對具有足夠電流驅動力之RT])而言，谷 底電流會導致巨大之靜態能量耗損。因此，增強RTD自鎖對之運作 之”增益級”概念於焉產生。 對CMOS十億位元DRAM而言，已有許多2-電晶體(2T)增益元件 被提出’其中之四種顯示於圖2a至2d中，其目的係降低所需之儲 存節點電容。圖2a之電路係發表在H· Shichijo等，Ext. Abs.第 16屆有關固態Dev.及Mat. (1984)之國際會議’第265頁。圖2b 之電路係發表在W. Kim，IEEEJ.固態電路(SolidStateCircuit) 之第29冊（1994)之第978頁。圖2c之電路係發表在s. Shukuri， 1111:.電子〇6¥.會議技術文摘〇^11.讥8631:)(1992)之第32.8.1 頁。p 2d之電路係發表在m. Terauchi，1993 Symp· VLSI技術 文摘之第21頁。該元件之優點包括高雜訊邊際，超低靜態能量， 以及高電流驅動能力。該電路之缺點係更新仍係必需以及多態操作 亦係不可能。 發明概要 概觀上述困難，本發明之一主要目的係提供具有SRAM之功能 品質’但亦具有近乎DRAM之元件密度之記憶體單元。 本發明包括一記憶體單元，其主要包含一 p_通道FET，該p- 本紙張纽.適用中國標準(CNS )入4驗（2Ι〇χ297公釐) !~' — .—. -- (請先閲讀背面之注意事項再填寫本百) 釘------線·--------------ί

通道FET之閘極電極連結至-寫入字線且其汲極電極連結至__位 元線’以及- η-通道FET，該n_通道FET之源極電極連結至位元 線且其汲極電極連結至-讀出字線。一對連結在供應電壓犮基底電 壓之間的串聯共振隨道二極體，其共同連接處係連結至p通道服 之源極電極及η-通道FET之閘極電極。 圖示之簡單說明 本發明之前述特色可斧底下的詳細說明以及隨附之圖示獲得 更完整之認識，其中： 圖la說明包含一對共振隧道二極體之一習知記憶體單元； 圖lb說明圖la之電路之一負載線分析； 圖2a至2d說明習知技術之四種主張能降低儲存節點電容之2_ 電晶體增益元件； 圖3根據本發明之一實施例說明一記憶體單元電路； 圖4說明用於模擬圖3之記憶體單元之一電路； 圖5說明圖四之模擬之波形； 圖6a根據本發明之一第二實施例說明一記憶體單元電路； 經濟部中央標準局負工消費合作社印製 圖6b說明一負載線圖’該圖顯示在圖6a實施例中三個關於四 個串聯式RTD之中點之穩定點； 圖7說明一 RTD自鎖結構之概觀； 圖8a根據本發明之一第三實施例說明一記憶體單元電路；以 及 ’ 圖8b根據本發明之一第四實施例說明一記憶體單元電路。 6 本紙張从適用中ίΐ家標準（CNS ) A4祕（210X297公釐) ~ A7 B7 五、發明説明（） 較佳實施例之詳細說明 首先參考圖3，其顯示一電路圖，該電路具有記憶體單元之功 用’其結合了前述之習知記憶體單元設計之明示之優點，但未包括 任一明示之缺點。該記憶體單元電路包括P_通道FET2〇，η通道 FET 22，以及共振隧道二極體(RTDs) 24及26。該電路係設計成 P-通道FET 20之閘極電極連結至一寫入字線且其汲極電極=結至 一位元線。n-遂道FET 22之源極電極連結至位元線且其沒極電極 連結至一讀出字線。RTDs 24及26係以串聯法連結在供應電壓& 及基底電壓Vss之間，其共同連接處係於儲存節點SN處連結至p_ 通道FET 20之溏極電極及η-通道FET 22之閘極電極。 假設一 CMOS元件，其相似於Shukuri等人之參考文獻所發表 之元件且顯示於圖二中，藉此設計以允許操作於1伏特。該對 24及26之自鎖操作消除任何通常可能擾亂元件狀態之漏茂電流， 藉以刪除更新之需要。因此，圖1中此形式之DRAM元件藉由圖3 裝置之更改被轉換成一 SRAM元件。 經濟部中央標準局員工消費合作社印製 RTDs 24及26之組態之優點係其可為超低電流密度裝置，因為 其活動電流僅需略大於圖1中之形式之DRAM元件之漏洩電流。該 電流之大小係約每元件lfA(1〇-i5 A) ’其導致一僅l〇—6A/cm2之超低 必需RTD電流密度。處於這樣的電流偯，RTD自鎖24，26具有一 大小範圍為毫秒之時間常數。任何更高之電流值將增加自鎖速度 (非必需）’但亦耗損額外之電源。RTDs 24及26之高谷峰-谷底電 流比率係非必需’只要非破壞性讀出（NDR)存在。 圖3之記憶體單元係利用SPICE來模擬，SPICE係用於積體電 路模仿之標準電腦模型程式。該模擬係利用標準0.4 /z m閘極長度 本紙張尺度適用中關家檩準（CNS )以雜（21()χ297公酱） ••七·· 五 、發明説明（ A7 B7 經濟部中央標準局員工消費合作社印製 碎CMOS電晶體模型以及德州儀器發展之SPICE RTD模型。該模擬 電路係顯示於圖4中。P-通道寫入型FET 20及η-通道讀出型FET 22之寬度係等於1从^且該二RTDs 24及26之面積係等於〇. 25 私m2。圖4之表格娘定義記憶體單元之三個狀態。”待命，，意謂元件 將不被寫入或讀出即使當位於相同字線或位元線之元件正被定址 時。 圖5表示&TDs 24及26之參數具有1〇·4 A/cm2谷底電流密度 (〇.25pA/cell)時上述模_之結果（顯示於圖5之實線），以及一大 小約8之谷峰-谷底電流比率。就圖中之時間尺寸，RTDsi顯式自 鎖無法被觀察到，且元件操作本質上係如同RTDs 24及26不存在 般。當電流密度增加至1000倍時(顯示於圖5之虛線）某些自鎖 效應便可觀察到，即使在从see之尺寸上。該現象隱含地表示一對 超低電流密度之RTDs將使得圖1之DRAM元件在面對潙洩亦能穩 ^ " 本發明之§己憶體單元之一更大益處係多態操作。圖6a根據本 發明之一第二實施例說明一記憶體單元電路，其中三個穩定態之達 成係藉由將儲存節點SN每一邊之RTDs之數目從一個增加至兩個， 形成一連串RTDs 24a , 24b，26a，及26b之連接。圖6b說明一 負載線圖’其表示圖6a實施例中四個連貫式連接之RTDs之中點之 三個穩定點30，32及34。 圖7說明一 RTD自鎖結構之概觀。在該結構中RTD堆疊之二隻，，. 腳”係二桌形柱40及42，且其共享相同之包含一個，兩個或更多 之外延層結構。該結構之型‘態係存在於儲存節點SN上，亦即 圖3之寫入型FET 20之源極電極。 私紙張尺度適用中國國家檩準（CNS) A4規格（210χ297公楚） /% (請先閲讀背面之注意事項再填寫本頁) -裝 -訂 線· 五、發明説明（） 具有電流密度大小約僅1Α/αηγ且谷峰_谷底比率約8)之RTDS 已實現於以碟化銦為基礎之材料系統中。該型態1?11[)之電流密度大 小約低於習知的高速度RTDS四至五個級數，但是仍遠高於早先討 論欲達成之目標10-6Α/αη2。 上述用於本發明之CMOS裝置及RTDs儘可整合在一III/V半導 體系統中。直接整合似乎利用剝離及外延置放技術才有可能，該等 技術目前在某些地方發展中，但是可能未曾達到一能與量產CM〇s 配合之成本價。另一選擇声建於矽上之超低電流RTDs的可能發 展。然而另一選擇會是利用以矽或鍺化矽為基礎之超低電流密度隧 道(Esaki Type)二極體。 另一元件，密切相關於與圖3所討論有關之元件，係描述於下 文。該元件不具有一增益級(相當於圖3之讀出型電晶體22)，但 相反地保有巨大之（〜25fF) DRAM電容48以及一負差動電阻(NDR) 二極體自鎖44及46。 圖8a說明一元件’對一轉移元件（圖la)及一標準1){^]^元件（一 通行電晶體及-電容’亦即1Τ/Κ：)該元件表現出某程度之相似 性。該元件之操作係接近於DRAM元件之操作：該對包含二極體44 及46之RTD僅僅彌補電容48之漏洩電流。再者，^^舰元件係轉 換成SRAM元件。RTD自鎖44及46亦係超低電流密度(相對於圖比 之轉移元件），因為電容48(〜25fF)在讀轉作_㈣位元線， 如同習知的DRAM—般。 圖8a之元件係較2T/NDR二極體元件不堅固，作 之潛力财麵耕財）。細爾— 於對應之DRAM元件速度。最後，讀出動作將必須如同在dram中一 9

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） A7 R7 " 11 ------ * 五、發明説明（） ~ ~~~~ --— 般進行，伴隨自動更新。與脇Μ最重要差異處係不需其他(職性) 更新動作。習知DRAM元件之負差動係意謂必須多供應一偏壓線 (或VSS)至每-元件。多值式資料儲存，雖然並非不可能對 該設計而言將遠困難於圖3之2T/NDR二極體元件。 ㈣a實細之材制題—般鋼於圖3之2t/ndr二極體元 件，除了吾人應認知該巨大之電容48係_二極體之一物理部份。 像這樣的裝置係顯示於圖8b中，其中負差動電阻二極體5〇及52 係物理地結合該必要之電容。下述被認為係圖⑹之元件之重要特 性： 1.將近10 6A/cm2(或甚至更低)之電流值； 2· I-V特性展示負差動電阻’在—伏特或更低範圍内具有第二 最小值；以及 3.〜15fF之電容（該二負差動電阻二極體44及46係並聯至 SN)。 圖8a之裝置可被視作一，，高電容NDR二極體，，或是一”NDR漏洩 電流電容器”。時下DRAM電容器滿足上述特性丨及3(具有75fF/ 2 ^ 經濟部中央標準局員工消費合作社印製 -L. —- - 1 —-! 1'.-¾ Is— ·ϋ I ϋ I (請先閲讀背面之注意事項再填寫本頁) 線 "m之十億位元元件設計）’但不包含特性2。對此，，異常，，電容器 之實現意謂禮有密度之少許不良影響以及每一元件多增加一條偏 壓線’現存之DRAM設計可被轉為SRAM設計。該設計可能除了存取 速度外’將遠優於現今SRAM元件之結構。 在發明之詳細說明中所提出之具體的實施態樣或實施例僅為 了易於說明本發明之技術内容，而並非將本發明狹義地限制於該實 施例’在不超出本發明之精神及以下之申請專利範圍之情況，可作 種種變化實施。 /-I _ _;__ 10 j鸷 ' 本紙張妓適用中國國家標準（（^)八4獅_(210\297公釐） Ά脅.

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Claims (1)

1. ：?τ、申請專利範圍 1·一種記憶體單元，在一組織成一矩陣之記憶體系統中，位於一 位元線與寫入及讀出字線之每一交點，該記憶體單元包含： 一第一場效電晶體(FET) ’其閘極電極連結至—寫入字線立其 沒極電極連結至一位元線； 一第二場效電晶體(FET) ’其源極電極連結至該位元線且其汲 極電極連結至一讀出字線；以及 第一及第二_電阻裝置串聯在一供應電壓和一基底電壓之 間，該串聯式連接之負電阻裝置之共同點係連結至該第一順之源 極電極及該第二FET之閘極電極。 ’ 2.如申請專利範圍第1項之記憶體單元其中該第一 FET係一 p-通道FET。 3. 如申請專利範圍第i項之記憶體單元其中該第二卿係一 η-通道FET ^ 4. 如申請專利範圍第1項之記憶體單元其中該第一及第二負 電阻裝置係共振隧道二極體(RTDs)。 ' 5. 厂種記憶體單元’在一組織成一矩陣之記憶體系統中，豆 包含位於-位元線與寫入及讀出字線之每一交點，該記憶體單元^ 要包含： 、一場效電晶體㈣），其閘極電極連結至—寫人字線且其没極 及源極電極其中之一連結至一位元線； 第及第一負電阻裝置串聯在一供應電麼和一基底電壓之 f ’該串聯式連接之㈣阻裝置之共同點係連結至該祕及源極電 極之另一極；以及 一電容連結在該_式連接之負電阻裝置之該共義與該供 1---------------- 11 本紙張㈤用中國國( CNS > (請先聞讀背面之注意事項再填寫本頁) i訂 A8 Βδ C8 D8 六、申請專利範圍 應和基底電壓其中之一之間。… 6. 如申請專利範圍第5項之記憶體單元其中該FET係一 η-通 道FET。 … 7. 如申請專利範圍第5項之記憶體單元其中該第一及第二負 電阻裝置係共振隧道二極體(RTDs)。 !:_1 — — — (請先閲讀背面之注意事項再填寫本頁) -—訂 線 經濟部中央標準局員工消費合作社印製 木紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）