KR100497072B1 - 메모리 장치 - Google Patents

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KR100497072B1
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닛뽕덴끼 가부시끼가이샤
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Abstract

메모리 셀은, 게이트가 워드선에 접속되고 드레인이 비트선에 접속되는 FET, 일단부가 FET의 소스에 접속되고 타단부가 제 1 전원에 접속되는 커패시터, 워드선과 FET의 소스 사이에 제공되는 제 1 부성 미분 저항소자, 및 FET의 소스와 제 2 전원 사이에 제공되는 제 2 부성 미분 저항소자에 의해 형성된다.

Description

메모리 장치{A MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로, 더욱 자세하게는, 터널링 다이오드와 같은 부성 미분 저항소자를 가진 메모리에 관한 것이다.
반도체 랜덤 액세스 메모리 (이하, RAM 이라 함), 특히, 복수의 셀로 형성되고 그 셀 각각은 하나의 트랜지스터와 하나의 커패시터 소자로 구성되는 1T/1C (1-트랜지스터/1-커패시터) 다이나믹 램 (DRAM) 의 경우, 메모리 구성의 간략화가 현재 기가비트 레벨에 이르는 집적도를 발생시켰다. 그러나, 1T/1C DRAM에서는, 누설전류로 인해, 커패시터 소자내에 축적되는 전하가 고정 레이트로 손실되기 때문에, 커패시터 소자에 대해 초당 대략 수번 내지 수십번의 레이트로 리프레시 동작을 주기적으로 수행할 필요가 있다.
스테이틱 RAM (SRAM) 에서는, 리프레시 동작이 필요없고 얻어지는 속도가 일반적으로 DRAM보다 고속이지만, SRAM이 플립플롭 회로를 필요로 한다는 점은 이를 DRAM보다 더욱 복잡하게 하고, 통상, 6 개의 트랜지스터 또는 4 개의 트랜지스터 및 2 개의 폴리실리콘 부성 미분 저항소자를 이용하는 메모리와 같이 구성되기 때문에, DRAM의 경우보다 집적도가 낮아진다.
따라서, SRAM과 같이 리프레시동작을 요하지 않으면서 DRAM과 동일한 정도의 집적도를 가질 수 있는 메모리 구성이 요구된다.
이러한 메모리 구성은, 예를 들면, 일본 특개평10-69766호에 공진 터널링 다이오드 (RTD) 를 이용하는 SRAM 형태로 개시되어 있다.
첨부된 도면 도 8은 종래의 메모리 셀의 구성을 나타내는 회로도이고, 도 9는 대기상태에서 있는 도 8의 회로 동작을 나타내는 도면이다.
도 8에 도시된 바와 같이, 메모리 셀은 게이트 및 드레인이 워드선 (101) 및 비트선 (102) 에 각각 접속되는 N 채널 FET (103), N 채널 FET (103) 와 셀 플레이트 (CP) 사이에 접속되는 셀 커패시턴스 (104), 및 전원 전위 VDD와 VSS 사이에 직렬로 접속되는 제 1 및 제 2 부성 미분 저항소자 (105 및 106) 를 갖는다. 부성 미분 저항 소자 (105 및 106) 의 셀 노드 (SN) 는 N 채널 FET (103) 의 소스에 접속된다.
메모리 셀이 대기 상태에 있는 경우, 즉, 워드선 전위가 로우에 있고, N 채널 FET (43) 가 오프 상태에 있는 경우, 메모리 셀은 셀 커패시턴스 (104) 내에 저장된 전하에 의해 메모리의 컨텐츠를 유지한다. 종래의 DRAM에서는, 누설 전류로 인하여, 메모리 셀내에 저장된 전하량이 변하여, 정보를 정적으로 유지할 수 없다. 반면, 부성 미분 저항 소자 (105 및 106) 에 의해 형성되는 직렬회로는 도 9의 111 및 112 로 도시된 2 개의 안정적인 동작점을 갖는다. 따라서, 셀 노드 (SN) 전압은 2개의 안정적인 동작점 (111 및 112) 에 대응하는 2 개의 전압중 어느 하나로서 결정되기 때문에, 정보의 정적인 유지가 가능하다.
그러나, 상술한 종래의 메모리 셀에서는, 부성 미분 저항 소자를 구동하기 위하여, 각각의 메모리 셀에 전원 전압 (VDD 및 VSS) 을 공급하기 위한 상호접속부를 필요로 하기 때문에, 셀의 표면적이 증가할 뿐만 아니라 셀 레이아웃에서의 가능한 자유도를 감소시킨다.
따라서, 본 발명의 목적은 작은 셀 표면적 및 셀 레이아웃에서의 높은 자유도를 가진 메모리 장치를 제공함으로써 상술한 문제를 해결하는 것이다.
상술한 목적을 달성하기 위해, 본 발명은 다음의 기본 기술구성을 채용한다.
본 발명의 제 1 태양은 워드선과 비트선의 교차점에 제공되는 메모리 소자를 갖는 메모리 장치로서, 이 메모리 소자는 게이트가 워드선에 접속되고 드레인이 비트선에 접속되는 FET, 일단부가 FET의 소스에 접속되고 타단부가 제 1 전원에 접속되는 커패시터, 워드선과 FET의 소스 사이에 제공되는 제 1 부성 미분 저항소자, 및 FET의 소스와 제 2 전원 사이에 제공되는 제 2 부성 미분 저항소자를 구비한다.
본 발명의 제 2 태양에서는, FET 는 N 채널 FET이고 제 2 전원의 전위는 0 V 보다 큰 소정의 전위이다.
본 발명의 제 3 태양에서는, FET 는 P 채널 FET이고 제 2 전원의 전위는 0 V이다.
본 발명의 제 4 태양에서, 부성 미분 저항소자는 에자키 (Esaki) 다이오드 또는 공명 터널링 다이오드이다.
본 발명의 제 5 태양은 워드선과 비트선의 교차점에 제공되는 메모리 소자를 갖는 메모리 장치로서, 이 메모리 소자는 게이트가 워드선에 접속되고 드레인이 비트선에 접속되는 FET, 일단부가 FET의 소스에 접속되고 타단부가 전원에 접속되는 커패시터, 워드선과 FET의 소스 사이에 제공되는 제 1 부성 미분 저항소자, 및 FET의 소스와 전원 사이에 제공되는 제 2 부성 미분 저항소자를 구비한다.
본 발명의 제 6 태양은 워드선과 비트선의 교차점에 제공되는 메모리 소자를 가진 메모리 장치로서, 이 메모리 소자는 게이트가 워드선에 접속되고 드레인이 비트선에 접속되는 FET, 일단부가 FET의 소스에 접속되고 타단부가 제 1 전원에 접속되는 커패시터, 워드선과 FET의 소스 사이에 제공되는 저항소자, 및 FET의 소스와 제 2 전원 사이에 제공되는 부성 미분 저항소자를 구비한다.
본 발명의 제 7 태양은 워드선과 비트선의 교차점에 제공되는 메모리 소자를 가진 메모리 장치로서, 이 메모리 소자는 게이트가 워드선에 접속되고 드레인이 비트선에 접속되는 FET, 일단부가 FET의 소스에 접속되고 타단부가 전원에 접속되는 커패시터, 워드선과 FET의 소스 사이에 제공되는 저항소자, 및 FET의 소스와 전원 사이에 제공되는 부성 미분 저항소자를 구비한다.
본 발명의 제 8 태양은 워드선과 비트선의 교차점에 제공되는 메모리 소자를 가진 메모리 장치로서, 이 메모리 소자는 게이트가 워드선에 접속되고 드레인이 비트선에 접속되는 FET, 일단부가 FET의 소스에 접속되고 타단부가 제 1 전원에 접속되는 커패시터, 워드선과 FET의 소스 사이에 제공되는 부성 미분 저항소자, 및 FET의 소스와 제 2 전원 사이에 제공되는 저항소자를 구비한다.
본 발명의 제 9 태양은 워드선과 비트선의 교차점에 제공되는 메모리 소자를 가진 메모리 장치로서, 이 메모리 소자는 게이트가 워드선에 접속되고 드레인이 비트선에 접속되는 FET, 일단부가 FET의 소스에 접속되고 타단부가 전원에 접속되는 커패시터, 워드선과 FET의 소스 사이에 제공되는 부성 미분 저항소자, 및 FET의 소스와 전원 사이에 제공되는 저항소자를 구비한다.
이하, 첨부된 도면을 통하여 본 발명의 실시형태를 설명한다.
(제 1 실시형태)
도 1a 및 도 1b는 본 발명의 제 1 실시형태에 따른 메모리 장치를 형성하는 메모리 셀을 나타내는 회로도이다. 도 2는 도 1a 및 도 1b의 회로에 이용되는 부성 미분 저항소자의 전압 대 전류 정적 특성을 나타내는 그래프이며, 도 3a는 대기 상태인 도 1a의 회로의 등가회로도이고, 도 3b는 그 동작을 나타내는 그래프이다.
도 1a에 도시된 바와 같이, 본 실시형태의 메모리 장치는 비트선과 워드선의 교차점에 배치되는 메모리 셀을 갖는다. 도 1a에 도시된 바와 같이, 이들 메모리 셀의 각각은 게이트와 드레인이 워드선 (1) 과 비트선 (2) 에 각각 접속되는 N 채널 FET (103), N 채널 FET (103) 의 소스와 셀 플레이트 (CP) 사이에 접속되는 셀 커패시턴스 (4), 및 워드선 (1) 과 기준전압선 사이에 직렬로 접속되는 제 1 및 제 2 부성 미분 저항소자 (5, 6) 에 의해 형성되는 부성 미분 저항소자 쌍 (15) 을 갖는다. 부성 미분 저항소자 (5, 6) 사이의 노드 (MN) 는 N 채널 FET (3) 의 소스와 셀 커패시턴스 (4) 의 한 단자에 접속된다. 도 2에 도시된 바와 같이, 제 1 및 제 2 부성 미분 저항소자 (5, 6) 는 각각 N 형 (전압제어형) 부성 미분 저항 특성을 가진다. 에자키 다이오드 및 RTD와 같은 터널링 다이오드는 부성 미분 저항소자의 예가 될 수 있다.
이하, 상술한 메모리 셀의 동작을 설명한다.
도 3a에 도시된 바와 같이, 메모리 셀이 대기상태에 있는 경우, N 채널 FET (103) 가 오프 상태에 있기 때문에, 워드 선의 전위는 0V로 유지된다. 도 3a에서는, 도 1a의 회로소자에 대응하는 회로소자를 도 1a와 동일한 참조 부호를 이용하여 나타낸다. 전류원 (8) 은 메모리 셀 노드 (MN) 내에 흐르는 전류 또는 메모리 셀 노드 (MN) 로부터 외부로 흐르는 누설전류를 나타낸다. 이 경우에, 제 2 부성 미분 저항소자 (6) 가 접속되는 접속점 (7) 에서의 전위는 VDD로 설정된다. 부성 미분 저항소자 (5 및 6) 사이의 메모리 셀 노드 (MN) 에서의 전위가 0 V 로부터 전원전위 VDD 로 변화하는 경우, 도 3b 의 곡선 (9 및 8) 에 의해 지시되는 전류가 부성 미분 저항소자 (5) 에 흐른다. 부성 미분 저항소자 (5) 에 흐르는 전류를 나타내는 곡선 (9) 은 누설 전류 (IL) 가 가산되어 있다. 부성 미분 저항 소자 (5 및 6) 에 의해 형성되는 부성 미분 저항소자 쌍 (15) 은 곡선 9 및 10 의 2개의 교차점 (11 및 12) 에 의해 지시되는 전류에서 안정적으로 동작한다.
종래의 DRAM에서는, 전류원 (8) 에 의해 제공되는 누설 전류 (IL) 에 대응하는 누설 전류가 셀 커패시턴스 내에 저장되는 전하의 변동을 일으켜, 정보를 정적으로 유지시킬 수 없게 한다.
그러나, 본 발명의 본 실시형태에 따른 메모리 장치에서는, 상술한 바와 같이, 누설전류가 있는 경우에도, 부성 미분 저항소자 쌍 (15) 이 2 개의 안정적인 동작점 (11 및 12) 중 하나에서 안정적으로 동작한다. 따라서, 메모리 셀 노드 (MN) 상에서의 전위는 2개의 안정적인 동작점 (11 및 12) 에서의 전위인 VL 및 VH 중 하나로 고정되어, 전원전압이 공급되는 한, 동일 상태를 유지한다. 이러한 이유로, 셀 커패시턴스 (4) 에 저장되는 전하량은 메모리 셀 노드 (MN) 의 안정 전위 (VL 및 VH) 에 대응하는 전하의 2개의 레벨중 하나로 되며, 전원 전압이 공급되는 한, 이 전하 레벨이 동일 상태로 유지되어, 정보의 안정적인 유지가 가능하다.
부성 미분 저항소자 (5 및 6) 의 전류 레벨에 대해서는, 전력소비의 관점에서, 가능한 낮은 것이 바람직하다. 그러나, 누설 전류 (IL) 가 부성 미분 저항 소자의 피크 전류값을 초과하는 경우, 안정점 (12) 이 더 이상 존재하지 않게 된다. 따라서, 부성 미분 저항소자의 피크 전류값을 적어도 누설 전류 (IL) 보다 크게 확장하여, 상술한 쌍안정성 (bistability) 을 보장하는 것이 필요하다. 누설 전류값과 동일한 레벨의 밸리 전류를 갖는 부성 미분 저항소자를 이용함으로써 이러한 조건을 만족시킬 수 있다. 그러나, 부성 미분 저항소자의 피크 전류값과 밸리 전류 사이의 비를 대략 10 일 때, 메모리 셀들 사이의 누설 전류값 특성의 변동을 고려하는 경우, 부성 미분 저항소자의 피크 전류 레벨이, 평균 누설 전류값 (대략 1 내지 10 fA) 의 대략 50 내지 100 배로 되는 것이 바람직하다. 부성 미분 저항소자 쌍 (15) 의 쌍안정성은 종래의 DRAM 에서 요구되던 주기적인 리프레시 동작에 대한 필요성을 제거하여, 대기 상태에서의 전력 소비를 감소시킨다. 예를 들면, VDD 가 3.3V, 비트선의 기생 커패시턴스와 셀 커패시턴스는 각각 270 fF 및 27 fF 이고, 평균 누설 전류 레벨은 1 fA 이며, 부성 미분 저항소자 피크 전류값과 피크/밸리 전류비는 각각 100 fA 및 10 인 경우, 동일 VDD, 동일 비트선 기생 커패시턴스, 동일 셀 커패시턴스 및 동일 평균 누설 전류 레벨을 가지며, 128 밀리초마다 리프레시동작을 수행하는 DRAM과 비교할 때, 절대값 2 오더 정도의 대기상태 전력 소비 감소가 존재한다.
메모리 셀 판독/기록 동작 및 상술한 메모리의 기억 동작은 종래기술의 1T/1C DRAM 과 실질적으로 동일하다. 즉, 판독 동작에서는, 비트선을 특정 전위로 사전 충전시킨 상태에서, 선택 워드선의 전압이 VDD 로 상승되어 N 채널 FET가 온상태로 된다. 이를 수행했을 때, 셀 커패시턴스 내에 저장되는 전하에 의해 비트선에서 전위변화가 발생하고, 이는 셀 외부에 배치되는 차동 증폭기에 의해 증폭된다. 차동 증폭기에 의해 증폭되는 비트선 데이터는 메모리 커패시턴스 내에 기억되어 있던 전하량에 따라 하이 상태 또는 로우 상태로서 메모리 외부에서 판독되고 또한, N 채널 FET를 통하여 셀 내로 복귀되어, 데이터의 재기록을 수행한다. 기록 동작에서는, 판독 동작의 경우와 유사하게, 각각의 메모리 셀로부터 판독된 데이터를 비트선 상에 유지시킨 상태에서, 덮어 쓸 (overwrite) 셀만의 비트선 전압을 입력 정보에 따라 강제로 변화시켜, 셀 정보를 덮어 쓴다.
판동 동작 동안 및 기록 동작 동안에, 워드선의 전위를 VDD로 변화시키는 경우, 부성 미분 저항소자 (5 및 6) 각각의 한 단자의 전위가 VDD 가 되고, 부성 미분 저항소자 쌍 (15) 은 메모리 셀 노드 (MN) 의 전위를 VDD 로 상승시킨다. 그러나, 부성 미분 저항소자에서의 전류 레벨을, N 채널 FET 또는 센스 증폭기 구동 전류보다도 충분히 작도록 선택하기 때문에, 메모리 셀 노드 (MN) 의 전위를 VDD 로 상승시키는 시정수 값은 메모리 셀 액세스 시간보다 더 크다. 예를 들면, 부성 미분 저항소자에 대한 100 fA 의 피크전류 레벨과 270 fF 의 비트선 기생 커패시턴스의 경우, 메모리 셀 노드 (MN) 의 전위를 상승시키기 위한 시정수 값은 3 초보다 크다. 이는, 80 나노초의 평균 셀 액세스 시간보다 충분히 길기 때문에, 이들 조건하에서는, 메모리 셀 액세스 시간에 대한 부성 미분 저항소자 쌍 (15) 의 영향은 무시할 수 있다.
상술한 바와 같이, 본 발명의 실시형태에 따른 메모리 장치에서, 쌍안정성이 희생되지 않는 범위 내에서는, 부성 미분 저항소자의 전류 레벨이 가능한 작도록 형성된다. 그 결과, 본 실시형태에 따른 메모리 장치에서는, 판독 및 기록 동작에 대한 부성 미분 저항소자의 영향을 무시할 수 있기 때문에, 본 장치는 DRAM 액세스 시간과 동일한 액세스 시간을 갖고, DRAM보다 더 낮은 대기상태에서의 전력소비를 달성할 수 있다.
상술한 바와 같이, 본 발명의 메모리 장치는 게이트가 워드선 (1) 에 접속되고 드레인이 비트선 (2) 에 접속되는 FET (3), 일단부가 FET의 소스에 접속되고 타단부가 제 1 전원 (31) 에 접속되는 커패시터 (4), 워드선 (1) 과 FET의 소스 사이에 제공되는 제 1 부성 미분 저항소자 (5), 및 FET의 소스와 제 2 전원 (32) 사이에 제공되는 제 2 부성 미분 저항소자 (6) 를 구비한다.
셀 플레이트 전압은 종래의 DRAM과 마찬가지로, VDD/2가 되도록 설정될 수 있다. 그러나, VDD 이상의 셀 커패시턴스 허용 전압에서, 셀 플레이트의 전압을 도 1b에 도시된 바와 같이 VDD로 설정할 수 있다. 이렇게 하면, 셀 플레이트 전위의 값과, 부성 미분 저항소자 (6) 가 접속되는 기준전압선의 전위가 동일하기 때문에, 셀 플레이트와 기준전압선을 결합할 수 있어, 별도의 기준전압선에 대한 필요성을 제거하는 이점을 제공한다.
(제 2 실시형태)
도 4는 본 발명의 제 2 실시형태에 따른 반도체 장치를 형성하는 메모리 셀의 회로도를 나타낸다.
도 4에 도시된 바와 같이, 본 실시형태의 메모리 장치는 비트선과 워드선의 교차점에 배치되는 메모리 셀을 갖는다. 도 4에 도시된 바와 같이, 이들 메모리 셀의 각각은 게이트 및 드레인이 각각 워드선 (21) 과 비트선 (22) 에 접속되는 P 채널 FET (23), P 채널 FET (23) 의 소스와 셀 플레이트 (CP) 사이에 접속되는 셀 커패시턴스 (24), 워드선 (21) 과 기준전압선 사이에 직렬로 접속되는 제 1 및 제 2 부성 미분 저항소자 (25, 26) 에 의해 형성되는 부성 미분 저항소자 쌍 (35) 을 갖는다. 부성 미분 저항소자 (25 및 26) 사이의 노드 (MN) 는 P 채널 FET (23) 의 소스 및 셀 커패시턴스 (24) 의 한 단자에 접속된다. 기준전압선 전위는 0 V로 설정된다. 즉, 제 2 실시형태의 메모리 장치는, 제 1 실시형태의 메모리 장치의 N 채널 FET를 P 채널 FET로 교체하고 기준전압선의 전위를 0 V 로 설정하도록 구성한 것이다. 이 경우에, P 채널 FET는 대기 상태에서 오프 상태이기 때문에, 워드선 (21) 의 전위가 VDD로 유지된다. 그 결과, 전압 0 V 및 VDD가, 제 1 부성 미분 저항소자 (25) 및 제 2 부성 미분 저항소자 (26) 의 직렬접속에 의해 형성되는 부성 미분 저항소자 쌍 (35) 의 단자들로 인가되어, 제 1 실시형태에 대한 도 3b에 도시된 바와 같은 동일한 형태의 쌍안정 동작이 얻어진다. 그러나, 이 경우에, 제 1 부성 미분 저항소자의 동작 곡선과 제 2 부성 미분 저항소자의 동작곡선이 서로 바뀌어진다.
제 2 실시형태에 따른 메모리 장치에서는, 제 1 실시형태의 메모리 장치의 경우와 유사하게, 부성 미분 저항소자의 전류 레벨을, 쌍안정 동작이 손실되지 않는 범위에서 가능한 작도록 설정한다. 그 결과, 제 2 실시형태의 메모리 장치에서는, 제 1 실시형태의 메모리 장치에 적용하는 이유와 동일하게, 이 장치가 DRAM의 액세스 시간과 동일한 액세스 시간을 갖고, 대기 상태에서는 DRAM의 보다 더욱 낮은 전력 소비를 달성할 수 있다. 셀 플레이트 전압을 0V 로 설정하는 경우, 제 2 부성 미분 저항소자 (26) 의 단자를 셀 플레이트 (CP) 에 접속할 수 있어, 기준전압선의 필요성을 제거할 수 있다.
(제 3 실시형태)
도 5는 본 발명의 제 3 실시형태에 따른 메모리 셀을 나타내는 회로도이고, 도 6은 대기상태에서의 도 5의 회로의 동작을 나타내는 도면이다.
도 5에 도시된 바와 같이, 본 발명의 제 3 실시형태에 따른 메모리 장치는 비트선과 워드선의 교차점에 배치되는 메모리 셀을 갖는다. 도 5에 도시된 바와 같이, 이들 메모리 셀의 각각은 게이트와 드레인이 워드선 (41) 과 비트선 (42) 에 각각 접속되는 N 채널 FET (43), N 채널 FET (43) 의 소스와 셀 플레이트 (CP) 사이에 접속되는 셀 커패시턴스 (44), 및 워드선 (41) 및 기준전압선 사이에 직렬로 접속되는 저항소자 (45) 와 부성 미분 저항소자 (46) 를 갖는다. 직렬로 접속된 저항 소자 (45) 와 부성 미분 저항소자 (46) 사이의 노드 (MN) 는 N 채널 FET (43) 의 소스와 셀 커패시턴스 (44) 의 한 단자에 접속된다. 기준전압선 전위는 VDD로 설정된다. 즉, 제 3 실시형태의 메모리 셀은, 제 1 실시형태의 제 1 부성 미분 저항소자가 저항소자로 교체되도록 구성한 것이다.
도 6 에 도시된 바와 같이, 저항 소자 (45) 와 부성 미분 저항소자 (46) 사이의 접속점인 메모리 셀 노드 (MN) 의 전위가 0 V로부터 전원전위 (VDD) 로 변화하는 경우에, 저항 소자 (45) 의 저항값을 조정함으로써, 저항소자 (45) 의 전류곡선 (49) 과 부성 미분 저항소자 (46) 의 전류곡선 (50) 의 3 개의 교차점을 얻는다. 이 경우, 누설 전류 (IL) 는 저항 소자 (45) 의 전류곡선 (49) 에 가산되어 있다. 저항 소자의 전류곡선 (49) 과 부성 미분 저항소자 (46) 의 전류곡선 (50) 사이의 교차점인 2 개의 점 (51 및 52) 은 안정적인 동작점이다. 따라서, 메모리 셀 노드 (MN) 의 전위는 동작점 (51 및 52) 에서의 전압 VL 과 VH 중 하나로 고정되고, 전원전압이 공급되는 한 동일 상태를 유지한다. 이러한 이유로, 셀 커패시턴스 (44) 내에 저장되는 전하량은 메모리 셀 노드의 안정전위 (VL 및 VH) 에 대응하는 두 전하량 중 하나이며, 전원전압이 공급되는 한 이 상태를 유지하여, 정보를 안정적으로 유지할 수 있다. 부성 미분 저항소자 (46) 의 피크 전류값과 밸리 전류값 사이의 비가 크지 않은 경우에도, 저항소자 (45) 의 저항값을 정확하게 제어하여, 안정적인 동작을 할 수 있다. 본 실시형태는 본 발명의 제 1 및 제 2 실시형태에 도시된 회로에 비해, 부성 미분 저항소자의 개수를 감소시킬 수 있다는 이점을 갖는다.
다른 방법으로서, N 채널 FET (43) 를 P 채널 FET로 교체하고 기준전압선의 전위를 0 V 로 설정함으로써 상술한 효과를 얻을 수 있다. 또한, 다른 방법으로는, 도 7에 도시된 바와 같이, 저항 소자 (45) 를 부성 미분 저항소자 (51) 로 교체하고, 부성 미분 저항소자 (46) 를 저항 소자 (52) 로 교체하는 것도 가능하다.
본 발명의 바람직한 실시형태를 예를 들어 설명하였지만, 이는 단지 예시적인 실시형태에 불과하며, 본 발명의 범위를 제한하는 것이 아니고 본 발명의 범위내에서 다양한 형태의 변경를 취할 수 있음을 알 수 있을 것이다. 예를 들면, 에자키 다이오드, 공명 터널링 다이오드 또는 다른 터널링 다이오드 및 N 형 건 (Gunn) 다이오드와 같은 부성 미분 저항 소자를 이용할 수도 있다. 또한, 공명 터널링 트랜지스터 또는 공명 터널링 열전자 트랜지스터의 3 개의 단자들 중 2 개의 단자를 이용할 수도 있다. 또한, 메모리 셀에 이용되는 FET 는 바이폴라 트랜지스터가 될 수 있고, 더욱이, 부성 미분 저항소자에 충분히 높은 커패시턴스를 제공할 수 있는 경우, 셀 커패시턴스 (4) 를 생략할 수도 있다.
상술한 바와 같이, 본 발명은, 메모리 셀 노드와 워드선 사이에 또는 메모리 셀 노드와, 종래의 1T/1C DRAM 을 형성하는 메모리 셀의 기준전압선 사이에 각각 하나 이상의 부성 미분 저항소자를 제공함으로서, 메모리 커패시턴스내에 저장되는 전하의 쌍안정성을 달성하여, 정보를 정적으로 유지시킬 수 있다.
또한, 본 발명은, 기준전압선과 셀 플레이트가 동일 전위를 갖게 함으로써, 별도의 기준 전압선에 대한 필요성이 제거되어, 부성 미분 저항소자의 완전한 셀 내에서의 접속을 가능하게 하고, 셀 레이아웃에서의 자유도를 희생시키지 않으면서 종래의 DRAM과 거의 동일한 집적도를 얻을 수 있다.
도 1a 및 도 1b는 본 발명의 제 1 실시형태에 따른 메모리 장치의 메모리 셀을 나타내는 회로도.
도 2는 도 1a의 회로에 이용되는 부성 미분 저항소자의 전압 대 전류 정적 특성을 나타내는 그래프.
도 3a는 대기 상태인 도 1a의 회로의 등가회로도이고, 도 3b는 그 동작을 나타내는 그래프.
도 4는 본 발명의 제 2 실시형태에 따른 메모리 장치의 메모리 셀을 나타내는 회로도.
도 5는 본 발명의 제 3 실시형태에 따른 메모리 장치의 메모리 셀을 나타내는 회로도.
도 6은 도 5의 회로의 동작을 나타내는 도면.
도 7은 본 발명의 제 3 실시형태에 따른 메모리 셀의 다른 회로도.
도 8은 종래의 메모리 셀을 나타내는 회로도.
도 9는 대기상태인 도 8의 회로의 동작을 나타내는 도면.
*도면의 주요 부분에 대한 부호의 설명*
1, 21, 41, 101 : 워드선 2, 22, 42, 102 : 비트선
3, 43, 103 : FET 4, 24, 44, 104 : 커패시터
5, 25, 105 : 제 1 부성 미분 저항소자
6, 26, 106 : 제 2 부성 미분 저항소자
7, 27, 47 : 기준전압선으로의 접속점
8 : 전류원
45 : 저항소자

Claims (13)

  1. 워드선과 비트선의 교차점에 제공되는 메모리 소자를 갖는 메모리 장치로서,
    상기 메모리 소자는,
    게이트가 상기 워드선에 접속되고 드레인이 상기 비트선에 접속된 FET;
    일단부가 상기 FET의 소스에 접속되고 타단부가 제 1 전원에 접속된 커패시터;
    일단부가 상기 워드선에 접속되고 타단부가 상기 FET의 상기 소스에 접속된 제 1 부성 미분 저항소자; 및
    일단부가 상기 FET의 상기 소스에 접속되고 타단부가 제 2 전원에 접속된 제 2 부성 미분 저항소자를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 FET는 N 채널 FET이고, 상기 제 2 전원의 전위는 0 V 보다 큰 소정의 전위인 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 FET는 P 채널 FET이고, 상기 제 2 전원의 전위는 접지 전위인 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 부성 미분 저항소자는 에자키 다이오드 또는 공명 터널링 다이오드인 것을 특징으로 하는 메모리 장치.
  5. 워드선과 비트선의 교차점에 제공되는 메모리 소자를 갖는 메모리 장치로서,
    상기 메모리 소자는,
    게이트가 상기 워드선에 접속되고 드레인이 상기 비트선에 접속된 FET;
    일단부가 상기 FET의 소스에 접속되고 타단부가 전원에 접속된 커패시터;
    일단부가 상기 워드선에 접속되고 타단부가 상기 FET의 상기 소스에 접속된 제 1 부성 미분 저항소자; 및
    일단부가 상기 FET의 상기 소스에 접속되고 타단부가 상기 전원에 접속된 제 2 부성 미분 저항소자를 구비하는 것을 특징으로 하는 메모리 장치.
  6. 워드선과 비트선의 교차점에 제공되는 메모리 소자를 갖는 메모리 장치로서,
    상기 메모리 소자는,
    게이트가 상기 워드선에 접속되고 드레인이 상기 비트선에 접속된 FET;
    일단부가 상기 FET의 소스에 접속되고 타단부가 제 1 전원에 접속된 커패터;
    일단부가 상기 워드선에 접속되고 타단부가 상기 FET의 상기 소스에 접속된 저항소자; 및
    일단부가 상기 FET의 상기 소스에 접속되고 타단부가 제 2 전원에 접속된 부성 미분 저항소자를 구비하는 것을 특징으로 하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 FET는 N 채널 FET이고, 상기 제 2 전원의 전위는 0 V 보다 큰 소정의 전위인 것을 특징으로 하는 메모리 장치.
  8. 제 6 항에 있어서,
    상기 FET는 P 채널 FET이고, 상기 제 2 전원의 전위는 접지 전위인 것을 특징으로 하는 메모리 장치.
  9. 워드선과 비트선의 교차점에 제공되는 메모리 소자를 갖는 메모리 장치로서,
    상기 메모리 소자는,
    게이트가 상기 워드선에 접속되고 드레인이 상기 비트선에 접속된 FET;
    일단부가 상기 FET의 소스에 접속되고 타단부가 전원에 접속된 커패시터;
    일단부가 상기 워드선에 접속되고 타단부가 상기 FET의 상기 소스에 접속된 저항소자; 및
    일단부가 상기 FET의 상기 소스에 접속되고 타단부가 상기 전원에 접속된 부성 미분 저항소자를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 워드선과 비트선의 교차점에 제공되는 메모리 소자를 갖는 메모리 장치로서,
    상기 메모리 소자는,
    게이트가 상기 워드선에 접속되고 드레인이 상기 비트선에 접속된 FET;
    일단부가 상기 FET의 소스에 접속되고 타단부가 제 1 전원에 접속된 커패시터;
    일단부가 상기 워드선에 접속되고 타단부가 상기 FET의 상기 소스에 접속된 부성 미분 저항소자; 및
    일단부가 상기 FET의 상기 소스에 접속되고 타단부가 제 2 전원에 접속된 저항소자를 구비하는 것을 특징으로 하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 FET는 N 채널 FET이고, 상기 제 2 전원의 전위는 0 V 보다 큰 소정의 전위인 것을 특징으로 하는 메모리 장치.
  12. 제 10 항에 있어서,
    상기 FET는 P 채널 FET이고, 상기 제 2 전원의 전위는 접지 전위인 것을 특징으로 하는 메모리 장치.
  13. 워드선과 비트선의 교차점에 제공되는 메모리 소자를 갖는 메모리 장치로서,
    상기 메모리 소자는,
    게이트가 상기 워드선에 접속되고 드레인이 상기 비트선에 접속된 FET;
    일단부가 상기 FET의 소스에 접속되고 타단부가 전원에 접속된 커패시터;
    일단부가 상기 워드선에 접속되고 타단부가 상기 FET의 상기 소스에 접속된 부성 미분 저항소자; 및
    일단부가 상기 FET의 상기 소스에 접속되고 타단부가 상기 전원에 접속된 저항소자를 구비하는 것을 특징으로 하는 메모리 장치.
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