JP4079910B2 - 強誘電体メモリ - Google Patents

Description

本発明は、強誘電体メモリに関し、特に強誘電体容量及びビット線を有する強誘電体メモリに関する。

強誘電体容量は、不揮発性でありながら高速でデータの読み書きができる特性をもっている。この特性を生かし、強誘電体メモリ（ＦｅＲＡＭ）として実用化されている。強誘電体メモリは、ＳＲＡＭと同様の高速及び低消費電力で、不揮発性を発揮できるため、ＩＣカード用ＬＳＩやタグチップ（TAG CHIP）などに利用され市場にも普及している。

強誘電体メモリのセル電位の読み出しは、ＤＲＡＭと同様、セルとビット線の容量比によって決まる。小メモリ容量の場合、メモリ面積が小さくなるため、ビット線の容量は小さくなり、セルの強誘電体容量にかかる電圧も小さくなる。これにより、強誘電体容量からビット線に供給される電荷が少なくなり、センスアンプの読み出しマージンが減少する。これに対し、ビット線に負荷をつけることにより、セルの強誘電体容量にかかる電圧を減少させないような工夫が考えられる。

また、ビット線に付加する容量はセルの強誘電体容量に相当する容量が必要であるため、巨大なゲート容量、ソース−ドレイン容量、又は強誘電体容量などを使用することが考えられる。しかし、ゲート容量やソース−ドレイン容量は、面積増大を招き、強誘電体容量は、ばらつきに対する精度が不十分などの課題を持っている。

また、下記の特許文献１及び２は、強誘電体メモリを開示している。

特開２００１−３１９４７２号公報 特開２００４−１３９５１号公報

本発明の目的は、ビット線の容量値にかかわらず、安定したビット線電位を生成することができる強誘電体メモリを提供することである。

本発明の一観点によれば、データを記憶するための強誘電体容量と、強誘電体容量に対してデータを入出力するためのビット線と、強誘電体容量及びビット線を選択的に接続する第１のスイッチング素子と、ビット線及び基準電位に接続される第１の電界効果トランジスタを含み、ビット線が強誘電体容量に接続されているときにビット線の電位を下げるための制御回路と、固定データを記憶するためのリファレンス強誘電体容量と、リファレンス強誘電体容量に対してデータを入出力するためのリファレンスビット線と、リファレンス強誘電体容量及びリファレンスビット線を選択的に接続するリファレンススイッチング素子と、リファレンスビット線及び基準電位に接続される第２の電界効果トランジスタとを有する強誘電体メモリが提供される。第１及び第２の電界効果トランジスタはカレントミラー回路を構成する。

ビット線の容量値にかかわらず、強誘電体容量に記憶されているデータに応じて強誘電体容量からビット線に読み出される電位の差を大きくすることができる。これにより、読み出しデータの信頼性を向上させることができる。すなわち、ビット線の容量が小さい場合、新たな容量を付加することなく、安定的なビット線電位を得ることができる。

図６は、強誘電体メモリの構成例を示す回路図である。ｎチャネルＭＯＳ(metal-oxide semiconductor)電界効果トランジスタ（ＦＥＴ）１０３は、ゲートがワード線ＷＬに接続され、ドレインがビット線ｂｌに接続され、ソースが強誘電体容量Ｃ１を介してプレート線ＰＬに接続される。以下、ＭＯＳＦＥＴを単にトランジスタという。ｎチャネルトランジスタ１０４は、ゲートがワード線ＷＬに接続され、ドレインが相補ビット線／ｂｌに接続され、ソースが強誘電体容量Ｃ０を介してプレート線ＰＬに接続される。ビット線ｂｌ及びグランド電位（基準電位）との間には寄生容量ＣＢＬが存在し、相補ビット線／ｂｌ及びグランド電位（基準電位）との間には寄生容量／ＣＢＬが存在する。センスアンプ１０１は、ビット線ｂｌ及び相補ビット線／ｂｌに接続される。この構成が１つのメモリセルを構成する。トランジスタ１０３及び１０４は、スイッチング素子として機能する。

強誘電体容量Ｃ０及びＣ１は、相互に相補のデータを記憶する。すなわち、強誘電体容量Ｃ０が０のデータを記憶するときには強誘電体容量Ｃ１が１のデータを記憶し、強誘電体容量Ｃ０が１のデータを記憶するときには強誘電体容量Ｃ１が０のデータを記憶する。ビット線ｂｌ及び相補ビット線／ｂｌは、それぞれ強誘電体容量Ｃ１及びＣ０に対してデータを入出力することができる。トランジスタ１０３は、ワード線ＷＬの電位に応じて、強誘電体容量Ｃ１及びビット線ｂｌを選択的に接続する。トランジスタ１０４は、ワード線ＷＬの電位に応じて、強誘電体容量Ｃ０及び相補ビット線／ｂｌを選択的に接続する。センスアンプ１０１は、ビット線ｂｌ及び相補ビット線／ｂｌの間の電位差を増幅する。

図７は、強誘電体容量Ｃ０及びＣ１のヒステリシス曲線を示すグラフである。横軸は強誘電体容量の電圧Ｖを示し、縦軸は分極Ｑを示す。例えば、プレート線ＰＬが０Ｖのときには、２つの状態７０２及び７０３が存在し得る。例えば、状態７０２が０のデータを示し、状態７０３が１のデータを示す。例えば、強誘電体容量Ｃ１が状態７０３、強誘電体容量Ｃ０が状態７０２として、説明する。

プレート線ＰＬに電位ＶＰを印加すると、強誘電体容量Ｃ１は状態Ｑ１１となる。すなわち、強誘電体容量Ｃ１及びビット線寄生容量ＣＢＬの直列接続には、電圧ＶＰが印加される。強誘電体容量Ｃ１の電圧はＶＣであり、ビット線ｂｌの電圧はＶ１１になる。これらの電圧は、強誘電体容量Ｃ１及びビット線寄生容量ＣＢＬの容量比により決まる。電圧ＶＣ及びＶ１１の合計は、電圧ＶＰになる。直線７０１は、ビット線寄生容量ＣＢＬに相当する電圧対電荷の比を示す。直線７０１とヒステリシス曲線とが交差する点Ｑ１１が、強誘電体容量Ｃ１の電圧ＶＣになる。

一方、プレート線ＰＬに電位ＶＰを印加すると、強誘電体容量Ｃ０は状態Ｑ１０となる。すなわち、強誘電体容量Ｃ０及び相補ビット線寄生容量／ＣＢＬの直列接続には、電圧ＶＰが印加される。強誘電体容量Ｃ０の電圧はＶｂＣであり、相補ビット線／ｂｌの電圧はＶ１０になる。これらの電圧は、強誘電体容量Ｃ０及び相補ビット線寄生容量／ＣＢＬの容量比により決まる。電圧ＶｂＣ及びＶ１０の合計は、電圧ＶＰになる。直線７００は、相補ビット線寄生容量／ＣＢＬに相当する電圧対電荷の比を示す。直線７００とヒステリシス曲線とが交差する点Ｑ１０が、強誘電体容量Ｃ０の電圧ＶｂＣになる。

この時、ビット線ｂｌの電位はＶ１１であり、相補ビット線／ｂｌの電位はＶ１０である。その電位差は、Ｖ１１−Ｖ１０＝ΔＶＢＬである。センスアンプ１０１は、この電位差ΔＶＢＬを増幅する。そのため、電位差ΔＶＢＬが大きいほど、センスアンプのマージンが増え、信頼性の高いデータを得ることができる。

図８は、強誘電体メモリの動作を説明するためのタイミングチャートである。ワード線ＷＬの電位がローレベルであるとき、トランジスタ１０３及び１０４はオフしている。ビット線ｂｌは、強誘電体容量Ｃ１から切断され、０Ｖである。相補ビット線／ｂｌは、強誘電体容量Ｃ０から切断され、０Ｖである。

次に、ワード線ＷＬの電位がハイレベルになると、トランジスタ１０３及び１０４はオンする。ビット線ｂｌは強誘電体容量Ｃ１に接続され、相補ビット線／ｂｌは強誘電体容量Ｃ０に接続される。プレート線ＰＬの電位が０Ｖであれば、ビット線ｂｌ及び相補ビット線／ｂｌの電位は０Ｖである。

次に、プレート線ＰＬをハイレベル（例えばＶＰ）にする。ビット線ｂｌは電位Ｖ１１になり、相補ビット線／ｂｌは電位Ｖ１０になる。ビット線ｂｌ及び相補ビット線／ｂｌの電位差はΔＶＢＬである。

次に、センスアンプ１０１を活性化させると、ビット線ｂｌ及び相補ビット線／ｂｌの電位差が増幅される。すなわち、ビット線ｂｌはハイレベル（電源電位）になり、ビット線／ｂｌはローレベル（０Ｖ）になる。このビット線ｂｌ及び相補ビット線／ｂｌの電位に応じて、外部に読み出しデータを出力することができる。

その後、プレート線ＰＬをローレベルにし、センスアンプ１０１を非活性化状態にし、ワード線ＷＬをローレベルにする。

図９（Ｄ）は、図７のビット線ｂｌの電位Ｖ１１及び相補ビット線／ｂｌの電位Ｖ１０を示す。上記のように、ビット線ｂｌ及び相補ビット線／ｂｌの電位差はΔＶＢＬであり、この電位差ΔＶＢＬが大きいほど望ましい。この電位差ΔＶＢＬは、ビット線ｂｌ及び相補ビット線／ｂｌの寄生容量ＣＢＬ及び／ＣＢＬの大きさにより変化する。なお、寄生容量ＣＢＬ及び／ＣＢＬはほぼ同じであり、強誘電体容量Ｃ１及びＣ０はほぼ同じである。寄生容量ＣＢＬ及び／ＣＢＬは、大きすぎても、小さすぎても、電位差ΔＶＢＬが小さくなってしまい、不利であることを、図９（Ａ）〜（Ｃ）を参照しながら、説明する。

図９（Ａ）は、強誘電体容量Ｃ０及びＣ１のヒステリシス曲線を示すグラフである。まず、プレート線ＰＬをハイレベルにすると、ビット線ｂｌが状態Ｑ２１になり、相補ビット線／ｂｌが状態Ｑ２０になる場合を説明する。この場合、ビット線ｂｌの電位はＶ２１になり、相補ビット線／ｂｌの電位はＶ２０になる。図９（Ｂ）に示すように、ビット線ｂｌの電位Ｖ２１と相補ビット線／ｂｌの電位Ｖ２０との差ΔＶＢＬは、図９（Ｄ）の場合に比べて小さくなる。

次に、プレート線ＰＬをハイレベルにすると、ビット線ｂｌが状態Ｑ３１になり、相補ビット線／ｂｌが状態Ｑ３０になる場合を説明する。この場合、ビット線ｂｌの電位はＶ３１になり、相補ビット線／ｂｌの電位はＶ３０になる。図９（Ｃ）に示すように、ビット線ｂｌの電位Ｖ３１と相補ビット線／ｂｌの電位Ｖ３０との差ΔＶＢＬは、図９（Ｄ）の場合に比べて小さくなる。

以上のように、寄生容量ＣＢＬ，／ＣＢＬが小さすぎたり大きすぎると、図９（Ｂ）及び（Ｃ）に示すように、電位差ΔＶＢＬが小さくなってしまう。寄生容量ＣＢＬ，／ＣＢＬが適正値であれば、図９（Ｄ）に示すように、電位差ΔＶＢＬが大きくなる。言い換えると、プレート線ＰＬをハイレベルにしたとき、強誘電体容量Ｃ０及びＣ１の分極Ｑが小さくなりすぎたり大きくなりすぎると、図９（Ｂ）及び（Ｃ）に示すように、電位差ΔＶＢＬが小さくなってしまう。プレート線ＰＬをハイレベルにしたとき、強誘電体容量Ｃ０及びＣ１の分極Ｑが適正値になれば、図９（Ｄ）に示すように、電位差ΔＶＢＬが大きくなる。さらに言い換えれば、図９（Ｂ）及び（Ｃ）に示すように、プレート線ＰＬをハイレベルにしたとき、ビット線ｂｌ及び相補ビット線／ｂｌの電位が小さくなりすぎたり大きくなりすぎると、電位差ΔＶＢＬが小さくなってしまう。図９（Ｄ）に示すように、プレート線ＰＬをハイレベルにしたとき、ビット線ｂｌ及び相補ビット線／ｂｌの電位が適正値になれば、電位差ΔＶＢＬが大きくなる。

（第１の実施形態）
図１は、本発明の第１の実施形態による強誘電体メモリの構成例を示す回路図である。図１の強誘電体メモリは、図６の強誘電体メモリに電流源１１０を付加したものであり、電流源１１０以外の構成については図６のものと同じである。図１の強誘電体メモリでは、寄生容量ＣＢＬ及び／ＣＢＬの記載を省略しているが、実際には図６と同様に寄生容量ＣＢＬ及び／ＣＢＬが存在する。後に説明する図２及び図４の強誘電体メモリでも、同様に寄生容量ＣＢＬ及び／ＣＢＬが存在する。

電流源１１０は、ビット線ｂｌ及び相補ビット線／ｂｌに接続され、ワード線ＷＬ及びプレート線ＰＬがハイレベルときにビット線ｂｌ及び相補ビット線／ｂｌの電位を下げるための制御回路である。具体的には、図９（Ｂ）の示すようなビット線ｂｌ及び相補ビット線／ｂｌの電位Ｖ２１及びＶ２０を、図９（Ｄ）に示すような適正電位Ｖ１１及びＶ１０に下げる。図９（Ｂ）に示すようにビット線ｂｌ及び相補ビット線／ｂｌの電位が大きすぎる場合には、電流源１１０を用いて、図９（Ｄ）に示すようにビット線ｂｌ及び相補ビット線／ｂｌの電位を下げることにより、その電位差ΔＶＢＬを大きくすることができる。

（第２の実施形態）
図２は、本発明の第２の実施形態による強誘電体メモリの構成例を示す回路図であり、第１の実施形態をより具体化したものである。第２の実施形態は、第１の実施形態と基本的に同じであり、以下、異なる点を説明する。本実施形態は、リファレンス回路２００が付加され、電流源１１０が具体化されている。電流源１１０は、ｎチャネルトランジスタＱ００，Ｑ０１，Ｑ１０，Ｑ１１及びスイッチング素子２０３，２０４を有する。

強誘電体メモリは、多数のメモリセルを有し、多数のデータを記憶することができる。１つのメモリセルは、２つのトランジスタ１０３及び１０４と２つの強誘電体容量Ｃ１及びＣ０を有する。多数のメモリセルに対して、１つのリファレンス回路２００が設けられる。

リファレンス回路２００は、メモリセルと同様に、トランジスタ１０３，１０４、強誘電体容量Ｃ１，Ｃ０、ビット線ＲＢＬ、相補ビット線／ＲＢＬ及びセンスアンプ１０１を有する。ビット線ＲＢＬ及び相補ビット線／ＲＢＬは、ビット線ｂｌ及び相補ビット線／ｂｌと同じ構成を有し、寄生容量ＣＢＬ及び／ＣＢＬを有するが、両者を区別するために別の参照符号を付している。リファレンス回路２００及びメモリセル内では、トランジスタ１０３及び１０４のゲートが同じワード線ＷＬに接続され、プレート線ＰＬも共通である。ただし、リファレンス回路２００において、強誘電体容量Ｃ１は１の固定データを記憶し、強誘電体容量Ｃ０は０の固定データを記憶する。強誘電体容量Ｃ０及びＣ１は、互いに相補の固定データを記憶する。

ｎチャネルトランジスタＱＲ１は、ゲート及びドレインが相互に接続され、ソースがスイッチング素子２０１を介してグランド電位（基準電位）に接続される。そのゲート及びドレインの相互接続点は、リファレンスビット線ＲＢＬに接続される。ｎチャネルトランジスタＱＲ０は、ゲート及びドレインが相互に接続され、ソースがスイッチング素子２０２を介してグランド電位に接続される。そのゲート及びドレインの相互接続点は、相補リファレンスビット線／ＲＢＬに接続される。

次に、電流源１１０の構成を説明する。ｎチャネルトランジスタＱ１１は、ゲートがリファレンスビット線ＲＢＬに接続され、ドレインがビット線ｂｌに接続され、ソースがスイッチング素子２０３を介してグランド電位に接続される。ｎチャネルトランジスタＱ１０は、ゲートが相補リファレンスビット線／ＲＢＬに接続され、ドレインがビット線ｂｌに接続され、ソースがスイッチング素子２０３を介してグランド電位に接続される。トランジスタＱ１０及びＱ１１は、互いに並列に接続される。

ｎチャネルトランジスタＱ０１は、ゲートがリファレンスビット線ＲＢＬに接続され、ドレインが相補ビット線／ｂｌに接続され、ソースがスイッチング素子２０４を介してグランド電位に接続される。ｎチャネルトランジスタＱ００は、ゲートが相補リファレンスビット線／ＲＢＬに接続され、ドレインが相補ビット線／ｂｌに接続され、ソースがスイッチング素子２０４を介してグランド電位に接続される。トランジスタＱ０１及びＱ００は、互いに並列に接続される。トランジスタＱＲ１、Ｑ１１及びＱ０１は、カレントミラー回路を構成し、同じ電流を流す。トランジスタＱＲ０、Ｑ１０及びＱ００は、カレントミラー回路を構成し、同じ電流を流す。

リファレンス回路２００は、カレントミラー回路により、実際のメモリセルと同じ電流を流すための回路である。トランジスタＱＲ１及びＱＲ０に流れる電流をそれぞれＩｒ１及びＩｒ０とし、トランジスタＱ１１，Ｑ１０，Ｑ０１，Ｑ００に流れる電流をそれぞれＩ１１，Ｉ１０，Ｉ０１，Ｉ００とすると、次式が成り立つ。
Ｉｒ１＋Ｉｒ０＝Ｉ１１＋Ｉ１０＝Ｉ０１＋Ｉ００

その結果、ビット線ｂｌ及び相補ビット線／ｂｌから同じ電荷量を引き抜くことになるため、ビット線ｂｌ及び相補ビット線／ｂｌの電位は低下し、図９（Ｄ）に示すように電位差ΔＶＢＬは増加することになる。

図３は、図２の強誘電体メモリの動作を説明するためのタイミングチャートである。時刻ｔ１の前において、ワード線ＷＬ及びプレート線ＰＬがローレベルである。ワード線ＷＬがローレベルであると、トランジスタ１０３及び１０４はオフし、リファレンスビット線ＲＢＬ、相補リファレンスビット線／ＲＢＬ、ビット線ｂｌ及び相補ビット線／ｂｌは０Ｖになる。センスアンプ（ＳＡ）１０１は、非活性化状態である。スイッチング素子２０１〜２０４は、オフ（切断）している。

次に、時刻ｔ１にて、ワード線ＷＬがハイレベルになると、トランジスタ１０３及び１０４はオンする。リファレンスビット線ＲＢＬは強誘電体Ｃ１に接続され、相補リファレンスビット線／ＲＢＬは強誘電体Ｃ０に接続され、ビット線ｂｌは強誘電体容量Ｃ１に接続され、相補ビット線／ｂｌは強誘電体容量Ｃ０に接続される。プレート線ＰＬが０Ｖであるので、ビット線ＲＢＬ，／ＲＢＬ，ｂｌ及び／ｂｌは０Ｖである。

次に、時刻ｔ１〜ｔ２の間で、スイッチング素子２０１〜２０４をオン（接続）する。
次に、時刻ｔ２にて、プレート線ＰＬをハイレベル（例えばＶＰ）にする。リファレンスビット線ＲＢＬは、電位Ｖ２１に向けて上昇するが、トランジスタＱＲ１の影響で、やがてトランジスタＱＲ１のしきい値電圧Ｖｔｈになる。同様に、相補リファレンスビット線／ＲＢＬは、電位Ｖ２０に向けて上昇するが、トランジスタＱＲ０の影響で、やがてトランジスタＱＲ０のしきい値電圧Ｖｔｈになる。

トランジスタＱ１１及びＱ０１のゲートには、リファレンスビット線ＲＢＬの電位Ｖｔｈが供給される。トランジスタＱ１０及びＱ００のゲートには、相補リファレンスビット線／ＲＢＬの電位Ｖｔｈが供給される。トランジスタＱ１１，Ｑ１０，Ｑ０１，Ｑ００は、電流源として機能する。

ビット線ｂｌは、電位Ｖ２１に向けて上昇するが、トランジスタＱ１１及びＱ１０がビット線ｂｌの電荷を引き抜くので、適正値まで電位が低下する。この適正値は、０Ｖより大きい大きい電位である。同様に、相補ビット線／ｂｌは、電位Ｖ２０に向けて上昇するが、トランジスタＱ０１及びＱ００が相補ビット線／ｂｌの電荷を引き抜くので、適正値まで電位が下がる。この適正値は、ビット線ｂｌの電位より低い電位である。ビット線ｂｌ及び相補ビット線／ｂｌの電位差ΔＶＢＬは、大きな適正値になる。その後、スイッチング素子２０１〜２０４をオフする。

次に、時刻ｔ３にて、センスアンプ（ＳＡ）１０１を活性化させると、ビット線ｂｌ及び相補ビット線／ｂｌの電位差が増幅される。すなわち、ビット線ｂｌはハイレベル（電源電位）になり、ビット線／ｂｌはローレベル（０Ｖ）になる。このビット線ｂｌ及び相補ビット線／ｂｌの電位に応じて、外部に読み出しデータを出力することができる。

その後、プレート線ＰＬをローレベルにし、センスアンプ（ＳＡ）１０１を非活性化状態にし、ワード線ＷＬをローレベルにする。

以上のように、図９（Ｂ）のようにビット線ｂｌ及び相補ビット線／ｂｌの電位が大きすぎる場合でも電流源１１０によりビット線ｂｌ及び相補ビット線／ｂｌの電荷を引き抜くことにより、図９（Ｄ）のようにビット線ｂｌ及び相補ビット線／ｂｌの電位を適正値まで引き下げ、電位差ΔＶＢＬを大きくすることができる。電位差ΔＶＢＬが大きければ、正しいデータを外部に出力することができる。なお、ビット線ｂｌ及び相補ビット線／ｂｌの電位が元々適正値である場合には、電流源１１０により電荷が引き抜かれないだけであり、正常に動作する。

本実施形態によれば、ビット線ｂｌ及び／ｂｌの寄生容量が小さい場合であっても、ビット線ｂｌ及び／ｂｌに容量を付加する必要がないので、面積増大を防止し、かつ電位差ΔＶＢＬのばらつきを防止できる。ビット線ｂｌ及び／ｂｌの寄生容量値にかかわらず、強誘電体容量Ｃ１，Ｃ０に記憶されているデータに応じて強誘電体容量Ｃ１，Ｃ０からビット線ｂｌ，／ｂｌに読み出される電位の差ΔＶＢＬを大きくすることができる。これにより、読み出しデータの信頼性を向上させることができる。すなわち、ビット線ｂｌ及び／ｂｌの容量が小さい場合、新たな容量を付加することなく、安定的なビット線電位を得ることができる。

（第３の実施形態）
図４は、本発明の第３の実施形態による強誘電体メモリの構成例を示す回路図であり、第１の実施形態をより具体化したものである。第３の実施形態は、第２の実施形態と基本的に同じであり、以下、異なる点を説明する。

本実施形態は、リファレンス回路２００内において、第２の実施形態（図２）のトランジスタ１０４、強誘電体容量Ｃ０、相補リファレンスビット線／ＲＢＬ、センスアンプ１０１、トランジスタＱＲ０及びスイッチング素子２０２を削除している。また、本実施形態は、電流源１１０内において、第２の実施形態（図２）のトランジスタＱ１０及びＱ００を削除している。

すなわち、リファレンス回路２００は、メモリセルとして常に１の固定データを発生させる１つのトランジスタ１０３及び１つの強誘電体容量Ｃ１を有する。リファレンス回路２００で生成したリファレンスビット線ＲＢＬの電位は、実際のメモリセルに接続したトランジスタＱ１１及びＱ０１のゲートに供給される。

図５は、図４の強誘電体メモリの動作を説明するためのタイミングチャートである。時刻ｔ２までは、図３の説明と同じである。

時刻ｔ２にて、プレート線ＰＬをハイレベル（例えばＶＰ）にすると、リファレンスビット線ＲＢＬは、電位Ｖ２１に向けて上昇するが、トランジスタＱＲ１の影響で、やがてトランジスタＱＲ１のしきい値電圧Ｖｔｈになる。トランジスタＱ１１及びＱ０１のゲートには、リファレンスビット線ＲＢＬの電位Ｖｔｈが供給される。

ビット線ｂｌは、電位Ｖ２１に向けて上昇するが、トランジスタＱ１１がビット線ｂｌの電荷を引き抜くので、適正値まで電位が低下する。同様に、相補ビット線／ｂｌは、電位Ｖ２０に向けて上昇するが、トランジスタＱ０１が相補ビット線／ｂｌの電荷を引き抜くので、適正値まで電位が下がる。ビット線ｂｌ及び相補ビット線／ｂｌの電位差ΔＶＢＬは、大きな適正値になる。以後、図３の説明と同じである。

以上のように、第１〜第３の実施形態によれば、ビット線ｂｌ及び／ｂｌの容量値にかかわらず、電流源１１０によりビット線ｂｌ及び／ｂｌの電荷を引き抜くことにより、ビット線ｂｌ及び／ｂｌの電位を適正値まで引き下げ、電位差ΔＶＢＬを大きくすることができる。電位差ΔＶＢＬが大きければ、正しいデータを外部に出力することができる。ビット線ｂｌ及び／ｂｌの寄生容量が小さい場合であっても、ビット線ｂｌ及び／ｂｌに容量を付加する必要がないので、面積増大を防止し、かつ電位差ΔＶＢＬのばらつきを防止できる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
データを記憶するための強誘電体容量と、
前記強誘電体容量に対してデータを入出力するためのビット線と、
前記強誘電体容量及び前記ビット線を選択的に接続する第１のスイッチング素子と、
前記ビット線及び基準電位に接続される第１の電界効果トランジスタを含み、前記ビット線が前記強誘電体容量に接続されているときに前記ビット線の電位を下げるための制御回路と、
固定データを記憶するためのリファレンス強誘電体容量と、
前記リファレンス強誘電体容量に対してデータを入出力するためのリファレンスビット線と、
前記リファレンス強誘電体容量及び前記リファレンスビット線を選択的に接続するリファレンススイッチング素子と、
前記リファレンスビット線及び前記基準電位に接続される第２の電界効果トランジスタとを有し、
前記第１及び第２の電界効果トランジスタはカレントミラー回路を構成する強誘電体メモリ。
（付記２）
さらに、前記強誘電体容量が記憶するデータに対して相補のデータを記憶するための相補強誘電体容量と、
前記相補強誘電体容量に対してデータを入出力するための相補ビット線と、
前記相補強誘電体容量及び前記相補ビット線を選択的に接続する第２のスイッチング素子とを有し、
前記制御回路は、前記ビット線が前記強誘電体容量に接続され、かつ前記相補ビット線が前記相補強誘電体容量に接続されているときに前記ビット線及び前記相補ビット線の電位を下げる付記１記載の強誘電体メモリ。
（付記３）
さらに、前記ビット線及び前記相補ビット線の間の電位差を増幅するためのセンスアンプを有する付記２記載の強誘電体メモリ。
（付記４）
前記制御回路は、前記ビット線及び前記基準電位に接続される第１の電界効果トランジスタと、前記相補ビット線及び前記基準電位に接続される第３の電界効果トランジスタとを有する付記３記載の強誘電体メモリ。
（付記５）
さらに、前記リファレンス強誘電体容量が記憶する固定データに対して相補の固定データを記憶するための相補リファレンス強誘電体容量と、
前記相補リファレンス強誘電体容量に対してデータを入出力するための相補リファレンスビット線と、
前記相補リファレンス強誘電体容量及び前記相補リファレンスビット線を選択的に接続する相補リファレンススイッチング素子と、
前記相補リファレンスビット線及び前記基準電位に接続される第４の電界効果トランジスタと、
前記第１の電界効果トランジスタに並列に接続される第５の電界効果トランジスタと、
前記第３の電界効果トランジスタに並列に接続される第６の電界効果トランジスタとを有し、
前記第１、第２及び第３の電界効果トランジスタはカレントミラー回路を構成し、前記第４、第５及び第６の電界効果トランジスタはカレントミラー回路を構成する付記４記載の強誘電体メモリ。
（付記６）
前記制御回路は、前記ビット線の電位を０Ｖより大きい第１の電位に下げる付記１記載の強誘電体メモリ。
（付記７）
前記第２の電界効果トランジスタはゲート及びドレインが相互に接続され、その相互接続点が前記第１の電界効果トランジスタのゲートに接続される付記１記載の強誘電体メモリ。
（付記８）
前記第２の電界効果トランジスタはゲート及びドレインが相互に接続され、その相互接続点が前記第１の電界効果トランジスタのゲートに接続される付記４記載の強誘電体メモリ。
（付記９）
さらに、前記第１の電界効果トランジスタを介して前記ビット線及び前記基準電位を接続又は切断するための第２のスイッチング素子と、
前記第２の電界効果トランジスタを介して前記リファレンスビット線及び前記基準電位を接続又は切断するための第３のスイッチング素子と
を有する付記１記載の強誘電体メモリ。
（付記１０）
さらに、前記第１の電界効果トランジスタを介して前記ビット線及び前記基準電位を接続又は切断するための第３のスイッチング素子と、
前記第２の電界効果トランジスタを介して前記リファレンスビット線及び前記基準電位を接続又は切断するための第４のスイッチング素子と、
前記第３の電界効果トランジスタを介して前記相補ビット線及び前記基準電位を接続又は切断するための第５のスイッチング素子と
を有する付記４記載の強誘電体メモリ。
（付記１１）
前記第２の電界効果トランジスタはゲート及びドレインが相互に接続され、その相互接続点が前記第１及び第３の電界効果トランジスタのゲートに接続され、
前記第４の電界効果トランジスタはゲート及びドレインが相互に接続され、その相互接続点が前記第５及び第６の電界効果トランジスタのゲートに接続される付記５記載の強誘電体メモリ。
（付記１２）
さらに、前記第１及び第５の電界効果トランジスタを介して前記ビット線及び前記基準電位を接続又は切断するための第３のスイッチング素子と、
前記第３及び第６の電界効果トランジスタを介して前記相補ビット線及び前記基準電位を接続又は切断するための第４のスイッチング素子と、
前記第２の電界効果トランジスタを介して前記リファレンスビット線及び前記基準電位を接続又は切断するための第５のスイッチング素子と、
前記第４の電界効果トランジスタを介して前記相補リファレンスビット線及び前記基準電位を接続又は切断するための第６のスイッチング素子と
を有する付記５記載の強誘電体メモリ。
（付記１３）
さらに、前記リファレンスビット線及び前記相補リファレンスビット線の間の電位差を増幅するためのリファレンスセンスアンプを有する付記５記載の強誘電体メモリ。
（付記１４）
さらに、前記リファレンスビット線及び前記相補リファレンスビット線の間の電位差を増幅するためのリファレンスセンスアンプを有する付記１２記載の強誘電体メモリ。

本発明の第１の実施形態による強誘電体メモリの構成例を示す回路図である。 本発明の第２の実施形態による強誘電体メモリの構成例を示す回路図である。 図２の強誘電体メモリの動作を説明するためのタイミングチャートである。 本発明の第３の実施形態による強誘電体メモリの構成例を示す回路図である。 図４の強誘電体メモリの動作を説明するためのタイミングチャートである。 強誘電体メモリの構成例を示す回路図である。 強誘電体容量のヒステリシス曲線を示すグラフである。 強誘電体メモリの動作を説明するためのタイミングチャートである。 図９（Ａ）〜（Ｄ）は強誘電体容量のヒステリシス特性を示す図である。

符号の説明

１０１ センスアンプ
１０３，１０４ ＭＯＳ電界効果トランジスタ
１１０ 電流源
２００ リファレンス回路
２０１〜２０４ スイッチング素子
Ｃ１，Ｃ０ 強誘電体容量
ｂｌ，／ｂｌ ビット線
ＷＬ ワード線
ＰＬ プレート線
ＣＢＬ，／ＣＢＬ ビット線の容量

Claims (10)

1. データを記憶するための強誘電体容量と、
   前記強誘電体容量に対してデータを入出力するためのビット線と、
   前記強誘電体容量及び前記ビット線を選択的に接続する第１のスイッチング素子と、
   前記ビット線及び基準電位に接続される第１の電界効果トランジスタを含み、前記ビット線が前記強誘電体容量に接続されているときに前記ビット線の電位を下げるための制御回路と、
   固定データを記憶するためのリファレンス強誘電体容量と、
   前記リファレンス強誘電体容量に対してデータを入出力するためのリファレンスビット線と、
   前記リファレンス強誘電体容量及び前記リファレンスビット線を選択的に接続するリファレンススイッチング素子と、
   前記リファレンスビット線及び前記基準電位に接続される第２の電界効果トランジスタとを有し、
   前記第１及び第２の電界効果トランジスタはカレントミラー回路を構成する強誘電体メモリ。
2. さらに、前記強誘電体容量が記憶するデータに対して相補のデータを記憶するための相補強誘電体容量と、
   前記相補強誘電体容量に対してデータを入出力するための相補ビット線と、
   前記相補強誘電体容量及び前記相補ビット線を選択的に接続する第２のスイッチング素子とを有し、
   前記制御回路は、前記ビット線が前記強誘電体容量に接続され、かつ前記相補ビット線が前記相補強誘電体容量に接続されているときに前記ビット線及び前記相補ビット線の電位を下げる請求項１記載の強誘電体メモリ。
3. さらに、前記ビット線及び前記相補ビット線の間の電位差を増幅するためのセンスアンプを有する請求項２記載の強誘電体メモリ。
4. 前記制御回路は、前記ビット線及び前記基準電位に接続される第１の電界効果トランジスタと、前記相補ビット線及び前記基準電位に接続される第３の電界効果トランジスタとを有する請求項３記載の強誘電体メモリ。
5. さらに、前記リファレンス強誘電体容量が記憶する固定データに対して相補の固定データを記憶するための相補リファレンス強誘電体容量と、
   前記相補リファレンス強誘電体容量に対してデータを入出力するための相補リファレンスビット線と、
   前記相補リファレンス強誘電体容量及び前記相補リファレンスビット線を選択的に接続する相補リファレンススイッチング素子と、
   前記相補リファレンスビット線及び前記基準電位に接続される第４の電界効果トランジスタと、
   前記第１の電界効果トランジスタに並列に接続される第５の電界効果トランジスタと、
   前記第３の電界効果トランジスタに並列に接続される第６の電界効果トランジスタとを有し、
   前記第１、第２及び第３の電界効果トランジスタはカレントミラー回路を構成し、前記第４、第５及び第６の電界効果トランジスタはカレントミラー回路を構成する請求項４記載の強誘電体メモリ。
6. 前記第２の電界効果トランジスタはゲート及びドレインが相互に接続され、その相互接続点が前記第１の電界効果トランジスタのゲートに接続される請求項１記載の強誘電体メモリ。
7. さらに、前記第１の電界効果トランジスタを介して前記ビット線及び前記基準電位を接続又は切断するための第３のスイッチング素子と、
   前記第２の電界効果トランジスタを介して前記リファレンスビット線及び前記基準電位を接続又は切断するための第４のスイッチング素子と、
   前記第３の電界効果トランジスタを介して前記相補ビット線及び前記基準電位を接続又は切断するための第５のスイッチング素子と
   を有する請求項４記載の強誘電体メモリ。
8. 前記第２の電界効果トランジスタはゲート及びドレインが相互に接続され、その相互接続点が前記第１及び第３の電界効果トランジスタのゲートに接続され、
   前記第４の電界効果トランジスタはゲート及びドレインが相互に接続され、その相互接続点が前記第５及び第６の電界効果トランジスタのゲートに接続される請求項５記載の強誘電体メモリ。
9. さらに、前記第１及び第５の電界効果トランジスタを介して前記ビット線及び前記基準電位を接続又は切断するための第３のスイッチング素子と、
   前記第３及び第６の電界効果トランジスタを介して前記相補ビット線及び前記基準電位を接続又は切断するための第４のスイッチング素子と、
   前記第２の電界効果トランジスタを介して前記リファレンスビット線及び前記基準電位を接続又は切断するための第５のスイッチング素子と、
   前記第４の電界効果トランジスタを介して前記相補リファレンスビット線及び前記基準電位を接続又は切断するための第６のスイッチング素子と
   を有する請求項５記載の強誘電体メモリ。
10. さらに、前記リファレンスビット線及び前記相補リファレンスビット線の間の電位差を増幅するためのリファレンスセンスアンプを有する請求項５記載の強誘電体メモリ。

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