TW201705448A - 半導體元件 - Google Patents

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Abstract

一種半導體元件包括：串聯連接的第一導電類型的第一二極體接法電晶體與第二導電類型的第二二極體接法電晶體，第一二極體接法電晶體及第二二極體接法電晶體中的每一者均被配置成因應於所施加電壓而表現出負的差分電阻。第一二極體接法電晶體的第一汲極區及第一源極區包含處於退化摻雜劑濃度程度的第一導電類型的摻雜劑，且第一二極體接法電晶體的閘極具有對應於含有第二導電類型的摻雜劑的半導體的功函數。第二二極體接法電晶體的第二汲極區及第二源極區包含處於退化摻雜劑濃度程度的第二導電類型的摻雜劑，且第二二極體接法電晶體的閘極具有對應於含有第一導電類型的摻雜劑的半導體的功函數。

Description

CMOS相容共振帶間穿隧記憶胞
本發明是有關於半導體元件領域，且更具體而言，是有關於半導體記憶體元件。
靜態隨機存取記憶體（static random-access memory，SRAM）元件是一種使用雙穩態鎖存電路系統（bistable latching circuitry）來儲存每一資料位元的半導體記憶體。相較於動態隨機存取記憶體（dynamic random-access memory，DRAM）元件，SRAM元件具有維持所儲存資料且無需週期性地更新資料的能力。圖1中示出傳統SRAM元件中的記憶體記憶胞。參照圖1，單個SRAM記憶胞可包括第一驅動電晶體TN1及第二驅動電晶體TN2、第一負載電晶體TP1及第二負載電晶體TP2、以及第一存取電晶體TN3及第二存取電晶體TN4。第一驅動電晶體TN1的源極端子及第二驅動電晶體TN2的源極端子可連接至接地電壓線Vss，且第一負載電晶體TP1的源極端子及第二負載電晶體TP2的源極端子可連接至電源電壓線Vdd。
包括NMOS電晶體的第一驅動電晶體TN1及包括PMOS電晶體的第一負載電晶體TP1可被配置成第一反相器，且包括NMOS電晶體的第二驅動電晶體TN2及包括PMOS電晶體的第二負載電晶體TP2可被配置成第二反相器。
第一反相器的輸出端子及第二反相器的輸出端子可連接至第一存取電晶體TN3的源極端子及第二存取電晶體TN4的源極端子。此外，第一反相器的輸入端子及輸出端子與第二反相器的輸入端子及輸出端子可彼此交叉且彼此連接。第一存取電晶體TN3的汲極端子及第二存取電晶體TN4的汲極端子可分別連接至第一位元線BL及第二位元線/BL。
如圖1中所示，單個SRAM記憶體記憶胞可包括六個電晶體，所述六個電晶體可隨著SRAM元件密度的增大而在積體電路記憶體元件中消耗大量的SRAM佈局佔用面積（layout real estate）。
在本發明概念的某些實施例中，一種半導體元件包括：串聯連接的第一導電類型的第一二極體接法電晶體與第二導電類型的第二二極體接法電晶體，所述第一二極體接法電晶體及所述第二二極體接法電晶體中的每一者均被配置成因應於所施加電壓而表現出負的差分電阻（negative differential resistance，NDR）。所述第一二極體接法電晶體的第一汲極區及第一源極區包含處於退化摻雜劑濃度程度的所述第一導電類型的摻雜劑，且所述第一二極體接法電晶體的閘極包含所述第二導電類型的摻雜劑。所述第二二極體接法電晶體的第二汲極區及第二源極區包含處於退化摻雜劑濃度程度的所述第二導電類型的摻雜劑，且所述第二二極體接法電晶體的閘極包含所述第一導電類型的摻雜劑。
在其他實施例中，所述第一二極體接法電晶體的通道區包含處於非退化摻雜劑濃度程度的所述第二導電類型的摻雜劑。所述第二二極體接法電晶體的通道區包含處於非退化摻雜劑濃度程度的所述第一導電類型的摻雜劑。
在又一些其他實施例中，所述第一汲極區及所述第一源極區的所述摻雜劑濃度程度與所述第二汲極區及所述第二源極區的所述摻雜劑濃度程度均為至少1019 /立方公分。
在又一些其他實施例中，所述第一導電類型是n型，且所述第二導電類型是p型。所述第一二極體接法電晶體的所述閘極具有至少約5.1電子伏特的功函數，且所述第二二極體接法電晶體的所述閘極具有不大於約4.2電子伏特的功函數。
在又一些其他實施例中，所述第一二極體接法電晶體的所述通道區中形成有第一深能階陷阱（deep level trap），且所述第二二極體接法電晶體的所述通道區中形成有第二深能階陷阱。
在又一些其他實施例中，所述第一深能階陷阱相較於導帶邊緣（conduction band edge）更靠近價帶邊緣（valence band edge）形成，且所述第二深能階陷阱相較於所述價帶邊緣更靠近所述導帶邊緣形成。
在又一些其他實施例中，所述第一二極體接法電晶體及所述第二二極體接法電晶體中的每一者的所述通道區包含Si、Ge、InGaAs、C、MoS2 、及Sn中的至少一者。
在又一些其他實施例中，所述第一二極體接法電晶體及所述第二二極體接法電晶體連接於儲存節點處。所述元件更包括：寫入場效電晶體（write field effect transistor），包含連接至寫入位元線的源極端子、連接至寫入字元線的閘極端子及連接至所述儲存節點的汲極端子；以及讀取場效電晶體（read field effect transistor），包含連接至讀取位元線的源極端子、連接至所述儲存節點的閘極端子及連接至讀取字元線的汲極端子。
在又一些其他實施例中，所述第一二極體接法電晶體及所述第二二極體接法電晶體連接於儲存節點處。所述元件更包括：通閘場效電晶體（pass gate field effect transistor），包含連接至位元線的源極端子、連接至字元線的閘極端子及連接至所述儲存節點的汲極端子；以及電容器，連接至所述儲存節點。
在本發明概念的再一些實施例中，一種半導體元件包括：串聯連接的第一導電類型的第一電晶體與第二導電類型的第二電晶體，所述第一電晶體及所述第二電晶體中的每一者均被配置成因應於所施加電壓而表現出負的差分電阻。所述第一電晶體的第一汲極區及第一源極區包含處於退化摻雜劑濃度程度的所述第一導電類型的摻雜劑，且所述第一電晶體的閘極包含所述第二導電類型的摻雜劑。所述第二電晶體的第二汲極區及第二源極區包含處於退化摻雜劑濃度程度的所述第二導電類型的摻雜劑，且所述第二電晶體的閘極包含所述第一導電類型的摻雜劑。
在再一些實施例中，所述第一電晶體與所述第二電晶體串聯連接於參考電壓與共用電壓之間。所述參考電壓小於電源供應電壓。
在再一些實施例中，所述參考電壓處於近似50毫伏至200毫伏範圍內。
在再一些實施例中，所述第一電晶體的通道區包含處於非退化摻雜劑濃度程度的所述第二導電類型的摻雜劑。所述第二電晶體的通道區包含處於非退化摻雜劑濃度程度的所述第一導電類型的摻雜劑。
在再一些實施例中，所述第一汲極區及所述第一源極區的所述摻雜劑濃度程度與所述第二汲極區及所述第二源極區的所述摻雜劑濃度程度均為至少1019 /立方公分。
在再一些實施例中，所述第一導電類型是n型，且所述第二導電類型是p型。所述第一電晶體的所述閘極具有至少約5.1電子伏特的功函數，且所述第二電晶體的所述閘極具有不大於約4.2電子伏特的功函數。
在再一些實施例中，所述第一電晶體的所述通道區中形成有第一深能階陷阱，且所述第二電晶體的所述通道區中形成有第二深能階陷阱。
在再一些實施例中，所述第一深能階陷阱相較於導帶邊緣更靠近價帶邊緣形成，且所述第二深能階陷阱相較於所述價帶邊緣更靠近所述導帶邊緣形成。
在再一些實施例中，所述第一電晶體及所述第二電晶體中的每一者的所述通道區包含Si、Ge、InGaAs、C、MoS2 、及Sn中的至少一者。
在再一些實施例中，所述第一電晶體的閘極端子及所述第二電晶體的閘極端子連接於儲存節點處，且所述第一汲極區及所述第二汲極區是獨立於所述儲存節點而連接。所述元件更包括：寫入場效電晶體，包含連接至寫入位元線的源極端子、連接至寫入字元線的閘極端子及連接至所述儲存節點的汲極端子；以及讀取場效電晶體，包含連接至讀取位元線的源極端子、連接至所述儲存節點的閘極端子及連接至讀取字元線的汲極端子。
在再一些實施例中，所述第一電晶體的閘極端子及所述第二電晶體的閘極端子連接於儲存節點處，且所述第一汲極區及所述第二汲極區是獨立於所述儲存節點而連接。所述元件更包括：通閘場效電晶體，包含連接至位元線的源極端子、連接至字元線的閘極端子及連接至所述儲存節點的汲極端子；以及電容器，連接至所述儲存節點。
應注意，針對一個實施例所闡述的態樣可併入不同的實施例中，儘管未對此予以具體闡述。亦即，所有實施例及/或任意實施例的特徵可以任意方式及/或組合形式加以組合。此外，藉由閱讀以下圖式及詳細說明，根據本發明主題的實施例的其他方法、系統、製品、及/或電腦程式產品對於熟習此項技術者而言將顯而易見、或變得顯而易見。所有此類附加的系統、方法、製品、及/或電腦程式產品皆旨在包含於此說明內、本發明主題的範圍內、並受隨附申請專利範圍保護。本文所揭露的所有實施例更旨在可單獨地實作或以任意方式及/或組合形式加以組合。
在以下詳細說明中，闡述了諸多具體細節以提供對本發明的實施例的透徹理解。然而，熟習此項技術者將理解，本發明無需該些具體細節亦可實施。在某些情況下，未對眾所習知的方法、程序、組件及電路予以詳細闡述，以免使本發明模糊不清。本文所述所有實施例旨在可單獨地實作或以任意方式及/或組合形式加以組合。針對一個實施例所闡述的態樣可併入不同的實施例中，儘管未對此予以具體闡述。亦即，所有實施例及/或任意實施例的特徵可以任意方式及/或組合形式加以組合。
本發明概念主幹（concept stem）的某些實施例源自以下認識：金屬閘極互補式金氧半導體（Complementary Metal-Oxide Semiconductor Device，CMOS）電晶體可被配置成能夠因應於所施加電壓而表現出的負的差分電阻（NDR）的二端子式元件或閘控三端子式元件。在某些實施例中，NMOS功函數閘極堆疊（work function gate stack）可形成於PMOS電晶體上，且PMOS功函數閘極堆疊可形成於NMOS電晶體上。此使得通道區偏置成或接近積聚為近似零閘極偏壓。所積聚的通道在零閘極偏壓及低的閘極偏壓下經由帶間穿隧而耦合至源極區及汲極區。閘極偏壓掃描（gate bias sweep）（對於NMOS而言為正，對於PMOS而言為負）可使元件自其中電流的主體歸因於帶間穿隧的狀態轉變至其中電流的主體歸因於擴散（diffusion）的p-n接面操作。在帶間穿隧電流狀態與擴散電流狀態之間，元件在較高的閘極偏壓下產生較低的電流，即處於NDR狀態。NMOS類的NDR元件與PMOS類的NDR元件是互補的，此可使NDR元件能夠串聯連接，以形成能夠保持可用於SRAM記憶胞中的邏輯0狀態或邏輯1狀態的雙穩態鎖存器。在某些實施例中，雙穩態鎖存器的佈局面積可等價於兩個電晶體的佈局面積。可使用兩個附加電晶體或一電晶體及電容器來對鎖存器執行讀取操作及寫入操作，以使記憶體記憶胞的總面積可近似等價於四個電晶體而非傳統SRAM記憶體記憶胞中所使用的六個電晶體。
本發明概念的某些實施例包括其中使用表現出負的差分電阻（NDR）的半導體元件而形成雙穩態鎖存器的記憶體記憶胞。此種NDR元件是基於電子經由接面的電位勢壘（potential barrier）所進行的量子力學穿隧而在電流-電壓（I-V）特性的特定區中運作的p-n接面元件。NDR元件的一種形式被稱作共振帶間穿隧二極體（resonant interband tunneling diode，RITD）。RITD包括p-n接面，在所述p-n接面中以例如至少約1019 /立方公分的摻雜劑濃度進行n型材料與p型材料二者的重摻雜。在n型材料中，當導帶電子濃度超過能量狀態的有效密度時，費米能階（Fermi level）不再處於帶隙內，而是位於導帶內。當此發生時，所述材料被稱為退化n型（degenerate n-type）。相似地，在p型材料中，當受體濃度極高時，費米能階不再處於帶隙內，而是位於價帶內。此種材料被稱為退化p型（degenerate p-type）。
現在參照圖2A，RITD被示出為處於費米能階對齊的平衡狀態。由於費米能階分別落於p型材料及n型材料的價帶及導帶中，因此所述帶必定在能量標度（energy scale）上交疊。此帶的交疊意指：當出現小的正向偏壓或反向偏壓時，被填充狀態（filled state）與空狀態（empty state）彼此相對地出現，且被可相對窄的空乏區（depletion region）的寬度分隔開。在某些實施例中，空乏區的寬度可小於約10奈米。高摻雜濃度與窄的空乏區的組合可在所述兩種材料的接面處造成相對高的電場。因此，可滿足電子穿隧的條件：存在被有限高度的窄的電位勢壘分隔開的被填充狀態及空狀態。
在如圖2A中所示的零偏壓處，不存在電流流動。當如圖2B中所示施加小的正向偏壓時，n型材料的費米能階相對於p型材料的費米能階在能量方面上移，使得n側上的電子被置於相對的空狀態且高於p側上的費米能階。電子穿隧如所示般自n至p發生，進而使得產生自p至n的常規電流。穿隧電流隨著偏壓的增大（即，較大的所施加電壓）而繼續增大，直至n側上的大多數電子的能量等於p側上的價帶中的空狀態的能量為止。如圖2C中所示，此將產生最大穿隧電流。當正向偏壓繼續增大時，隨著所述帶開始如圖2D中所示經過彼此，直接與p側上的價帶中的空狀態相對的n側中的電子的數目開始減少。I-V曲線的此區被稱作NDR區，乃因儘管所施加電壓增大，然而電流仍會減小。當正向偏壓增大至超過NDR區時，電流如圖2E中所示開始再次增大。此區中的I-V特性與傳統二極體類似，乃因所述帶經過彼此且因電子自n至P越過電位勢壘且電洞自p至n越過電位勢壘而使正向電流受擴散電流支配。儘管擴散電流存在於I-V曲線的正向穿隧區中，然而相較於穿隧電流，擴散電流可以忽略。
圖3說明根據本發明概念某些實施例的RITD元件的I-V曲線。如圖3中所示，穿隧電流增大至達到峰值電流Ip且元件轉變至NDR區為止。所述電流接著在自NDR區轉變至擴散電流區時達到低值Iv，在所述擴散電流區中，所述元件隨著電壓的增大而表現出傳統二極體的I-V特性。
圖4A及圖4B是說明根據本發明概念某些實施例的n型閘控RITD（GRITD）元件及p型閘控RITD（GRITD）元件的剖視圖。如圖4A中所示，n型GRITD元件包括其中通道材料摻雜有並非處於退化程度的NMOS摻雜劑的金屬閘極CMOS電晶體架構。然而，源極區及汲極區以至少約1019 /立方公分的摻雜劑濃度退化地摻雜有NMOS摻雜劑。金屬閘極包含至少約5.1電子伏特的PMOS功函數。金屬的功函數是將處於費米能階的電子移出至金屬外的真空所需的能量。基板/通道材料40可包含，但並非僅限於，Si、Ge、InGaAs、C、MoS2 、Sn等中的一或多者。閘極金屬45可包含，但並非僅限於，Ti、TiN、TAlC、TaN、Al、W及WN中的一或多者。CMOS電晶體架構可為平面的構造、奈米線構造、鰭片式場效電晶體（finfet）構造、奈米片構造或其他合適的構造。源極/汲極區的退化n型摻雜與閘極的p型摻雜進行組合會得到如圖4A中所示的表面能帶（surface energy band）輪廓，其中能帶在通道接面處交疊。因此，n型GRITD元件可表現出與圖3中所示在施加於汲極端子與源極端子之間的電壓（Vds）的不同位凖下的曲線相似的I-V（汲極-源極電流相對於閘極電壓）曲線。圖4B說明與圖4A中所示n型GRITD互補的p型GRITD元件。p型GRITD元件包括其中通道材料摻雜有並非處於退化程度的PMOS摻雜劑的金屬閘極CMOS電晶體架構。然而，源極區及汲極區是以至少約1019 /立方公分的摻雜劑濃度退化地摻雜有PMOS摻雜劑。金屬閘極包含不大於約4.2電子伏特的NMOS功函數。基板/通道材料42可包含，但並非僅限於，Si、Ge、InGaAs、C、MoS2 、Sn等中的一或多者。閘極金屬47可包含，但並非僅限於，Ti、TiN、TAlC、TaN、Al、W及WN中的一或多者。CMOS電晶體架構可為平面的構造、奈米線構造、鰭片式場效電晶體構造、奈米片構造或其他合適的構造。源極/汲極區的退化p型摻雜與閘極的n型摻雜進行組合會得到如圖4B中所示的表面能帶輪廓，其中能帶在通道接面處交疊。因此，p型GRITD元件可表現出與圖3中所示在施加至汲極端子及源極端子的電壓（Vds）的不同位凖下的曲線相似、但與n型GRITD元件的曲線互補的I-V（汲極-源極電流相對於閘極電壓）曲線。
圖5是根據本發明概念某些實施例的被配置成二端子式非閘控RITD的圖4A所示n型GRITD元件的剖視圖。如在圖5所示表面帶輪廓圖及二端子式RITD的Ids-Vds曲線中所示，當在汲極端子與源極端子之間施加小的電壓時，汲極-源極電流（Ids）因上述穿隧效應而增大。此被示作Ids-Vds曲線的低Vds「接通」部分。隨著電壓的增大，能帶不再交疊進而形成Ids-Vds曲線的負的差分電阻部分，直至出現極小的穿隧電流或擴散電流為止。此對應於表面帶輪廓中所示中等範圍Vds值及Ids-Vds曲線的「斷開」部分。當電壓Vds繼續增大時，Ids電流如Ids-Vds曲線的「接通」部分及高Vds表面帶輪廓所示因擴散電流而增大。儘管圖5說明基於圖4A所示n型GRITD元件的n型二端子式RITD元件，然而應理解，根據本發明概念的各種實施例，基於圖4B所示p型GRITD元件的p型二端子式RITD元件可藉由相似的運作原理以相似方式形成。
根據本發明概念的各種實施例，圖4A及圖4B所示的GRITD元件（及對應的二端子式RITD構造）的通道可以非退化程度分別摻雜有p型摻雜劑及n型摻雜劑。此可分別使PMOS金屬的功函數能夠減小或使NMOS金屬的功函數能夠增大。因此，元件的峰值-谷值比率可藉由經由閘極結合通道的非退化摻雜而進行的靜電屏蔽（electrostatic screening）來設計。峰值電流是基於源極/汲極與通道之間的隧道勢壘。對此起決定作用的主要元件屬性為閘極功函數及閘極對源極交疊（gate to source overlap）。谷值電流是基於一般大的勢壘（barrier）的源極注入及對主體基板（bulk substrate）的二極體洩露，此二者一般不依賴於閘極功函數及閘極對源極交疊。增大峰值對谷值的比率的能力可改善雙穩態鎖存器的穩定性。此外，藉由與對通道的退化摻雜相反地使用經由閘極端子進行的靜電屏蔽，元件可以CMOS積體電路設計中更常見的電壓位凖運作。經重摻雜的退化通道可需要大的閘極電壓來產生足夠大的電場以使通道耗盡，以表現出完整的NDR I-V曲線。
圖6是藉由將互補導電類型的二端子式RITD元件串聯連接於電源供應電壓Vdd與參考電壓（例如，根據本發明概念某些實施例的共用電壓或接地電壓）之間而形成的雙穩態鎖存器600的剖視圖。儲存節點Vnode可形成於n型RITD元件的閘極與p型RITD元件的閘極連接之處。如雙穩態鎖存器600的Ids-Vnode曲線中所示，可在各別RITD元件的I-V曲線的交叉處獲得兩個穩定運作點。所述兩個穩定運作點可代表一個資料位元的邏輯0狀態及邏輯1狀態，且可存在於接近接地電壓及Vdd的電壓位凖處。穩定運作點處的電流位凖Ids可接近電晶體洩漏電流位凖（transistor leakage current level）。
圖7A是根據本發明概念某些實施例的SRAM記憶體記憶胞的電路圖。圖7B是根據本發明概念某些實施例的圖7A所示SRAM記憶體記憶胞的佈局圖。如圖7A中所示，SRAM記憶體記憶胞700包括如以上參照圖4A、圖4B、圖5、及圖6所述的p型RITD元件及n型RITD元件，p型RITD元件及n型RITD元件以圖騰柱（totem pole）構造連接於Vdd（例如，電源供應電壓）與參考電壓（例如，接地電壓）之間。如圖7A及圖7B中所示，NMOS寫入場效電晶體具有連接至寫入位元線的源極端子、連接至寫入字元線的閘極端子及連接至共用汲極節點（即，記憶體記憶胞儲存節點Vnode）的汲極端子。NMOS讀取場效電晶體具有連接至讀取位元線的源極端子、連接至共用汲極節點Vnode的閘極端子及連接至讀取字元線的汲極端子。在操作中，當在將讀取字元線及讀取位元線保持於邏輯0位凖的同時將寫入字元線驅動至邏輯1位準時，邏輯1或邏輯0可被施加至寫入位元線，以在儲存節點Vnode處儲存資料值。當在將寫入字元線及寫入位元線維持於邏輯0位凖的同時將讀取字元線驅動至邏輯1位準時，可藉由讀取位元線來讀取儲存於儲存節點Vnode處的資料的值。如自圖7A及圖7B可見，SRAM記憶體記憶胞可使用四個電晶體而非使用傳統SRAM記憶體記憶胞中所使用的六個電晶體來實作，藉此減少積體電路中所耗費的佔用面積。
圖8A是根據本發明概念某些實施例的SRAM記憶體記憶胞的電路圖。圖8B是根據本發明概念某些實施例的圖8A所示SRAM記憶體記憶胞的佈局圖。如圖8A中所示，SRAM記憶體記憶胞800被配置成與圖7A所示SRAM記憶體記憶胞700相同，但電容器C1取代了NMOS讀取場效電晶體來充當節點Vnode與地之間的儲存節點。藉由去除讀取場效電晶體，實作電路所需的佈局佔用面積如圖8B與圖7B之間的對比所示相對於圖7A所示實施例減少。在此實施例中，寫入字元線及寫入位元線亦充當讀取字元線及讀取位元線，且對讀取操作及寫入操作二者使用一個NMOS通閘場效電晶體。讀取操作是被動的，且因此，可較圖7A所示實施例慢。圖8A所示的SRAM記憶體記憶胞可充當DRAM記憶胞且無需更新。
圖9是藉由將互補導電類型的GRITD元件串聯連接於小於電源供應電壓Vdd的第一參考電壓Vref與第二參考電壓（例如，根據本發明概念某些實施例的共用電壓及接地電壓）之間而形成的雙穩態鎖存器900的剖視圖。儲存節點Vnode可形成於n型GRITD元件的閘極與p型GRITD元件的閘極連接之處。n型GRITD元件的汲極端子與p型GRITD元件的汲極端子亦被單獨地連接。如雙穩態鎖存器900的Ids-Vnode曲線中所示，可在各別GRITD元件的I-V曲線的交叉處獲得兩個穩定運作點。所述兩個穩定運作點可代表一個資料位元的邏輯0狀態及邏輯1狀態，且可存在於接近接地電壓及Vdd的電壓位凖處。電壓位凖Vref可較Vdd小得多（例如，近似50毫伏至200毫伏）且可被調整以設定如Ids-Vnode曲線中所示的穩定運作點程度。由於電壓位凖Vref低於電源供應位凖Vdd，因此可降低功耗。在某些實施例中，電壓位凖Vref可在針對提高的良率的元件測試期間藉由程式設計而設定。穩定運作點處的電流位凖Ids可接近電晶體洩漏電流位凖。
圖10A是根據本發明概念某些實施例的SRAM記憶體記憶胞的電路圖。圖10B是根據本發明概念某些實施例的圖10A所示SRAM記憶體記憶胞的佈局圖。如圖10A中所示，SRAM記憶體記憶胞900包括以上參照圖4A、圖4B、及圖9所述的p型GRITD元件及n型GRITD元件，p型GRITD元件及n型GRITD元件串聯連接於Vref（例如，小於電源供應電壓Vdd的參考電壓）與參考電壓（例如，接地電壓）之間。p型GRITD元件的閘極端子與n型GRITD元件的閘極端子彼此連接，且p型GRITD元件的汲極端子與n型GRITD元件的汲極端子彼此連接。如圖10A及圖10B中所示，NMOS寫入場效電晶體具有連接至寫入位元線的源極端子、連接至寫入字元線的閘極端子及連接至共用閘極節點（即，記憶體記憶胞儲存節點Vnode）的汲極端子。NMOS讀取場效電晶體具有連接至讀取位元線的源極端子、連接至共用閘極節點Vnode的閘極端子及連接至讀取字元線的汲極端子。在操作中，當在將讀取字元線及讀取位元線保持於邏輯0位凖的同時將寫入字元線驅動至邏輯1位準時，邏輯1或邏輯0可被施加至寫入位元線，以在儲存節點Vnode處儲存資料值。當在將寫入字元線及寫入位元線維持於邏輯0位凖的同時將讀取字元線驅動至邏輯1位準時，可藉由讀取位元線來讀取儲存於儲存節點Vnode處的資料的值。與圖7A及圖7B所示實施例相似，SRAM記憶體記憶胞可使用四個電晶體而非使用傳統SRAM記憶體記憶胞中所使用的六個電晶體來實作，藉此減少積體電路中所耗費的佔用面積。
使用圖10A所示雙穩態鎖存器900而形成的SRAM記憶體記憶胞可與圖8A所示者相似地加以配置，其中根據本發明概念各種實施例，圖10A所示NMOS讀取場效電晶體被移除且被電容器取代。
圖11是根據本發明概念某些實施例的圖5所示n型RITD元件的剖視圖，在所述n型RITD元件中，通道及基板材料50中形成有深能階陷阱或深能階缺陷（deep level defect）。深能階陷阱或深能階缺陷的「深」的意義應被理解為：將電子或電洞自陷阱轉移至價帶或導帶所需的能量較特徵熱能（characteristic thermal energy）大得多。深陷阱在帶隙中提供可供電子或電洞穿隧而過的狀態。對於n型RITD元件或n型GRITD元件而言，深能階陷阱或深能階缺陷可更靠近價帶邊緣形成。相反地，對於p型RITD元件或p型GRITD元件而言，深能階陷阱或深能階缺陷可更靠近導帶邊緣形成。因此，如圖11所示表面帶輪廓圖及二端子式RITD的Ids-Vds曲線中所示，當在汲極端子與源極端子之間施加小的電壓時，汲極-源極電流（Ids）因上述穿隧效應而增大。此外，可增大此電流位凖，以在因深能階陷阱或深能階缺陷的存在而使峰值電流Ids受穿隧電流支配的期間驅動Ids。此被示出為Ids-Vds曲線的低Vds「接通」部分。如以上參照圖5所述，隨著電壓的增大，能帶不再交疊，進而形成Ids-Vds曲線的負的差分電阻部分直至出現極小的穿隧電流或擴散電流為止。此對應於表面帶輪廓中所示中等範圍Vds值及Ids-Vds曲線的「斷開」部分。當電壓Vds繼續增大時，Ids電流如Ids-Vds曲線的「接通」部分及高Vds表面帶輪廓所示因擴散電流而增大。藉由增大Ids峰值電流，可因串聯連接的互補的RITD元件或GRITD元件的I-V曲線之間的交叉點，可相對於Vds更加遠離地設置，而達成更穩定的鎖存。儘管圖11說明基於圖4A所示n型GRITD元件的具有深能階陷阱或深能階缺陷的n型二端子式RITD元件，然而應理解，根據本發明概念的各種實施例，基於圖4B所示p型GRITD元件的具有深能階陷阱或深能階缺陷的p型二端子式RITD元件可藉由相似的運作原理以相似方式形成。
圖12是根據本發明概念示例性實施例的包括半導體元件的儲存裝置的方塊圖。
參照圖12，根據本發明概念某些實施例，儲存裝置1000可包括用以與主機通訊的控制器1010、及用以儲存資料的記憶體1020-1、1020-2及1020-3。各個記憶體1020-1、1020-2及1020-3可包括參照圖2至圖11所述的根據本發明概念各種示例性實施例的一或多個半導體元件。
與控制器1010通訊的主機的實例可包括其上安裝有儲存裝置1000的各種電子元件。舉例而言，主機可為智慧型電話、數位照相機、桌上型電腦、膝上型電腦或可攜式多媒體播放機等。控制器1010可接收自主機傳遞的資料寫入請求或資料讀取請求，以將資料儲存於記憶體1020-1、1020-2及1020-3中、或者產生用於自記憶體1020-1、1020-2及1020-3擷取資料的命令（command，CMD）。
如圖12中所示，至少一或多個記憶體1020-1、1020-2及1020-3可在儲存裝置1000中並聯連接至控制器1010。所述多個記憶體1020-1、1020-2及1020-3可並聯連接至控制器1010，以增大儲存裝置1000的容量。
圖13是根據本發明概念示例性實施例的包括半導體元件的電子裝置的方塊圖。
參照圖13，根據示例性實施例的電子裝置2000可包括通訊單元2010、輸入單元2020、輸出單元2030、記憶體2040及處理器2050。
通訊單元2010可包括有線或無線通訊模組、無線網際網路模組、局部區域通訊模組、全球定位系統（global positioning system，GPS）模組及行動通訊模組等。包含於通訊單元2010中的有線或無線通訊模組可根據各種通訊標準規範而連接至外部通訊網路，以傳送資料及接收資料。
輸入單元2020可為用以控制使用者對電子裝置2000進行的操作的模組，且可包括機械開關、觸控螢幕及語音辨識模組等。此外，輸入單元2020可包括以跟蹤球（track ball）構造或雷射指標（laser pointer）構造運作的滑鼠或者手指滑鼠元件。除該些實例外，輸入單元2020可更包括能夠供使用者輸入資料的各種感測器模組。
輸出單元2030可以聲音或影像形式輸出在電子裝置2000中處理的資訊，且記憶體2040可儲存用於處理器2050的處理及控制的程式。處理器2050可根據所請求的操作而將命令傳遞至記憶體2040，以藉此儲存資料或擷取資料。
記憶體2040可嵌置於電子裝置2000中，以與處理器2050通訊、或直接與處理器2050通訊、或者經由單獨介面而與處理器2050通訊。在記憶體2040與處理器2050經由單獨介面而通訊的情形中，處理器2050可藉由各種介面標準（例如，安全數位（Secure Digital，SD）、安全數位高容量（Secure Digital High Capacity，SDHC）、安全數位擴展容量（Secure Digital eXtended Capacity，SDXC）、微型安全數位（MICRO SD）及通用序列匯流排（universal serial bus，USB）等）而儲存資料或擷取資料。
處理器2050可控制包含於電子裝置2000中的相應組件的運作。處理器2050可執行與語音通訊、視訊電話及資料通訊等相關的控制及處理，及/或可執行對多媒體再現及管理的控制及處理。此外，處理器2050可處理使用者經由輸入單元2020傳遞的輸入，且可經由輸出單元2030輸出其結果。此外，處理器2050可將如上所述用於控制電子裝置2000的運作的資料儲存於記憶體2040中、或自記憶體2040提取資料。處理器2050及記憶體2040中的至少一者可包括參照圖2至圖11所述的根據本發明概念各種示例性實施例的半導體元件中的一或多者。
圖14是根據本發明概念示例性實施例的包括半導體元件的系統的示意圖。
參照圖14，系統3000可包括控制器3100、輸入/輸出元件3200、記憶體3300、及介面3400。系統3000可傳送或接收行動系統資訊。行動系統的實例可包括，但並非僅限於，個人數位助理（Personal Digital Assistant，PDA）、可攜式電腦、網路平板、無線電話、行動電話、數位音樂播放機及記憶卡。
控制器3100可用以執行程式且控制系統3000。控制器3100可為微處理器、數位訊號處理器、微控制器或與其類似的元件。
輸入/輸出元件3200可用於向系統3000輸入資料或自系統3000輸出資料。系統3000可連接至外部元件（例如，個人電腦或網路），並可與外部元件交換資料。輸入/輸出元件3200可為小鍵盤（keypad）、鍵盤或顯示元件。
記憶體3300可儲存用於操作控制器3100的碼及/或資料、及/或儲存已被控制器3100處理的資料。記憶體3300可包括參照圖2至圖11所述的根據本發明概念示例性實施例的一或多個半導體元件。
介面3400可為系統3000與外部元件之間的資料傳輸路徑。控制器3100、輸入/輸出元件3200、記憶體3300及介面3400可經由匯流排3500而彼此通訊。
控制器3100或記憶體3300中的至少一者可包括參照圖2至圖11所述的根據本發明概念各種示例性實施例的半導體元件中的一或多者。
其他定義及實施例：
應理解，當稱一部件「連接至」或「耦合至」另一部件時，所述部件可直接連接至或直接耦合至所述另一部件，抑或可存在中間部件。相反，當稱一部件「直接連接至」或「直接耦合至」另一部件時，則不存在中間部件。本說明通篇中相同的編號指示相同的部件。本文中所用的用語「及/或」包含相關列出項其中一或多個項的任意及所有組合。其他用於闡述部件或層之間關係的詞應以相同的方式加以解釋（例如，「位於…之間」相對於「直接位於…之間」、「鄰近」相對於「直接鄰近」、「位於…上」相對於「直接位於…上」）。
應理解，儘管本文中可能使用用語「第一」、「第二」等來闡述各種部件、組件、區、層及/或區段，然而該些部件、組件、區、層及/或區段不應受該些用語限制。該些用語僅用於區分各個部件、組件、區、層或區段。因此，在不背離示例性實施例的教示內容的條件下，下文所述第一部件、組件、區、層或區段可被稱為第二部件、組件、區、層或區段。
為方便說明，在本文中可使用空間關係用語例如「在…之下」、「在…下方」、「下方的」、「在…之上」、及「上方的」等來闡述如圖所示的一個部件或特徵與另一（其他）部件或特徵的關係。應理解，所述空間關係用語旨在涵蓋除圖中所繪示定向外元件在使用或操作中的不同定向。舉例而言，若圖中的元件被翻轉，則被闡述為「在」其他部件或特徵「下方」或「之下」的部件將被定向為「在」所述其他部件或特徵「之上」。因此，示例性用語「在…下方」可同時涵蓋上方的定向及下方的定向。所述元件可被另外定向（旋轉90°或處於其他定向）且在本文中所使用的空間相對關係描述詞可相應地進行解釋。
本文中所使用的術語僅是為了闡述特定態樣而並非旨在限制本發明。除非上下文中清楚地另外指明，否則本文中所使用的單數形式「一」及「所述」旨在亦包括複數形式。更應理解，若本文中使用用語「包括」、「包含」，則是指明所陳述特徵、整數、步驟、操作、部件及/或組件的存在，但並不排除一或多個其他特徵、整數、步驟、操作、部件、組件及/或其群組的存在或添加。本文中所用的用語「及/或」包含相關列出項其中一或多個項的任意及所有組合。在對圖式的說明通篇中，相同的參考編號表示相同的部件。
本文中參照剖視圖闡述本發明概念的示例性實施例，所述剖視圖為示例性實施例的理想化實施例（及中間結構）的示意性說明。因此，預期會因例如製造技術及/或容差而導致相對於圖示形狀的偏離。因此，本發明概念的示例性實施例不應被視為限定於本文中所示區的特定形狀，而應包含由例如製造所造成的形狀偏差。舉例而言，被示出為矩形的植入區可具有圓形特徵或曲線特徵及/或在其邊緣存在植入濃度的梯度而非自植入區至非植入區為二元變化。同樣地，藉由植入而形成的隱埋區可在所述隱埋區與在進行植入時所經過的表面之間的區中造成某些植入。因此，圖中所示的區為示意性的且其形狀並非旨在說明元件的區的實際形狀且亦非旨在限制示例性實施例的範圍。
如本發明整體(entity)所理解，根據本文所述各種實施例的元件及形成元件的方法可被實施於例如積體電路等微電子元件中，其中根據本文所述各種實施例的多個元件被整合於同一微電子元件中。因此，本文所示的剖視圖可在所述微電子元件中在兩個無需為正交的不同方向上複製。因此，用於實施根據本文所述各種實施例的元件的所述微電子元件的平面圖可包括基於所述微電子元件的功能性而呈陣列形式及/或二維圖案形式的多個元件。
視所述微電子元件的功能性而定，根據本文所述各種實施例的元件可分散於其他元件中。此外，根據本文所述各種實施例的微電子元件可在可與所述兩個不同方向正交的第三方向上複製，以提供三維積體電路。
因此，本文所示剖視圖提供對根據本文所述各種實施例的多個元件的支援，所述多個元件在平面圖中沿兩個不同方向及/或在立體圖中沿三個不同方向延伸。舉例而言，當在元件/結構的剖視圖中示出單一主動區（active region）時，所述元件/結構上可包括多個主動區及電晶體結構（或在適宜時，為記憶體記憶胞結構、閘極結構等），如在所述元件/結構的平面圖中將示出。
除非另外定義，否則本文中所使用的所有用語（包括技術及科學用語）具有與本發明概念的示例性實施例所屬技術中的通常知識者所通常理解的含義相同的含義。更應理解，例如在常用詞典中所定義的用語應被解釋為具有與其在相關技術的上下文及本說明書中的含義一致的含義且不應被解釋為理想化的或過於正式的意義，除非本文中明確地如此定義。
以下申請專利範圍中的對應結構、材料、動作及任何手段或步驟加功能（step plus function）部件的等效形式皆旨在包括所具體請求般用於結合其他所請求保護的部件來執行功能的任意所揭露結構、材料、或動作。本發明的說明是用於例示及說明，而非旨在進行詳盡闡述、抑或將本發明限定於所揭露的形式。諸多潤飾及變化將對此項技術中具有通常知識者顯而易見，而此並不背離本發明的範圍及精神。選擇及闡述本文揭露內容的態樣是為了最佳地闡釋揭露內容的原理及實際應用，並使此項技術中其他具有通常知識者能夠藉由適合於所預期特定用途的各種潤飾來理解本發明。
40、42‧‧‧基板/通道材料
45、47‧‧‧閘極金屬
50‧‧‧通道及基板材料
600‧‧‧雙穩態鎖存器
700、800‧‧‧SRAM記憶體記憶胞
900‧‧‧雙穩態鎖存器/SRAM記憶體記憶胞
1000‧‧‧儲存裝置
1010‧‧‧控制器
1020-1、1020-2、1020-3‧‧‧記憶體
2000‧‧‧電子裝置
2010‧‧‧通訊單元
2020‧‧‧輸入單元
2030‧‧‧輸出單元
2040、3300‧‧‧記憶體
2050‧‧‧處理器
3000‧‧‧系統
3100‧‧‧控制器
3200‧‧‧輸入/輸出元件
3400‧‧‧介面
3500‧‧‧匯流排
BL‧‧‧第一位元線
/BL‧‧‧第二位元線
C1‧‧‧電容器
Ids‧‧‧汲極-源極電流/電流位凖
Ip‧‧‧峰值電流
Iv‧‧‧低值
TN1‧‧‧第一驅動電晶體
TN2‧‧‧第二驅動電晶體
TN3‧‧‧第一存取電晶體
TN4‧‧‧第二存取電晶體
TP1‧‧‧第一負載電晶體
TP2‧‧‧第二負載電晶體
Vdd‧‧‧電源電壓線/電源供應電壓/電源供應位凖
Vds‧‧‧汲極端子與源極端子之間的電壓
Vnode‧‧‧儲存節點/共用汲極節點/共用閘極節點
Vref‧‧‧第一參考電壓/電壓位凖
Vss‧‧‧接地電壓線
WL‧‧‧字元線
藉由結合附圖閱讀對實施例的具體實施例的以下詳細說明，將更易於理解實施例的其他特徵，在附圖中： 圖1是傳統靜態隨機存取記憶體（SRAM）記憶胞的電路圖。 圖2A至圖2E是說明根據本發明概念某些實施例，p-n接面處的共振帶間穿隧（resonant interband tunneling）的圖。 圖3是在所施加電壓下表現出負的差分電阻（NDR）的半導體元件的電流相對於電壓的曲線圖。 圖4A及圖4B是說明根據本發明概念某些實施例的n型閘控共振帶間穿隧元件（gated resonant interband tunneling device，GRITD）及p型GRITD的剖視圖。 圖5是根據本發明概念某些實施例的被配置成二端子式RITD元件的圖4A所示的n型GRITD元件的剖視圖。 圖6是根據本發明概念某些實施例的雙穩態鎖存器（bistable latch）的剖視圖。 圖7A是根據本發明概念某些實施例的SRAM記憶體記憶胞的電路圖。 圖7B是根據本發明概念某些實施例的圖7A所示的SRAM記憶體記憶胞的佈局圖。 圖8A是根據本發明概念再一些實施例的SRAM記憶體記憶胞的電路圖。 圖8B是根據本發明概念某些實施例的圖8A所示的SRAM記憶體記憶胞的佈局圖。 圖9是根據本發明概念某些實施例的使用GRITD元件的雙穩態鎖存器的剖視圖。 圖10A是根據本發明概念再一些實施例的SRAM記憶體記憶胞的電路圖。 圖10B是根據本發明概念某些實施例的圖10A所示的SRAM記憶體記憶胞的佈局圖。 圖11是根據本發明概念某些實施例的其中形成有深能階陷阱的n型RITD元件的剖視圖。 圖12是根據本發明概念某些實施例的包括半導體元件的儲存裝置的方塊圖。 圖13是根據本發明概念某些實施例的包括半導體元件的電子裝置的方塊圖。 圖14是根據本發明概念某些實施例的包括半導體元件的系統的示意圖。
40‧‧‧基板/通道材料
45‧‧‧閘極金屬
Ids‧‧‧汲極-源極電流

Claims (20)

  1. 一種半導體元件，包括： 串聯連接的第一導電類型的第一二極體接法電晶體與第二導電類型的第二二極體接法電晶體，所述第一二極體接法電晶體及所述第二二極體接法電晶體中的每一者均被配置成因應於所施加電壓而表現出負的差分電阻； 其中所述第一二極體接法電晶體的第一汲極區及第一源極區包含處於退化摻雜劑濃度程度的所述第一導電類型的摻雜劑，且所述第一二極體接法電晶體的閘極包含所述第二導電類型的摻雜劑；且 其中所述第二二極體接法電晶體的第二汲極區及第二源極區包含處於退化摻雜劑濃度程度的所述第二導電類型的摻雜劑，且所述第二二極體接法電晶體的閘極包含所述第一導電類型的摻雜劑。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述第一二極體接法電晶體的通道區包含處於非退化摻雜劑濃度程度的所述第二導電類型的摻雜劑；且 其中所述第二二極體接法電晶體的通道區包含處於非退化摻雜劑濃度程度的所述第一導電類型的摻雜劑。
  3. 如申請專利範圍第2項所述的半導體元件，其中所述第一汲極區及所述第一源極區的所述摻雜劑濃度程度與所述第二汲極區及所述第二源極區的所述摻雜劑濃度程度均為至少1019 /立方公分。
  4. 如申請專利範圍第2項所述的半導體元件，其中所述第一導電類型是n型，且所述第二導電類型是p型；且 其中所述第一二極體接法電晶體的所述閘極具有至少約5.1電子伏特的功函數，且所述第二二極體接法電晶體的所述閘極具有不大於約4.2電子伏特的功函數。
  5. 如申請專利範圍第2項所述的半導體元件，其中所述第一二極體接法電晶體的所述通道區中形成有第一深能階陷阱；且 其中所述第二二極體接法電晶體的所述通道區中形成有第二深能階陷阱。
  6. 如申請專利範圍第5項所述的半導體元件，其中所述第一深能階陷阱相較於導帶邊緣更靠近價帶邊緣形成；且 其中所述第二深能階陷阱相較於所述價帶邊緣更靠近所述導帶邊緣形成。
  7. 如申請專利範圍第2項所述的半導體元件，其中所述第一二極體接法電晶體的所述通道區及所述第二二極體接法電晶體的所述通道區分別包含Si、Ge、InGaAs、C、MoS2 、及Sn中的至少一者。
  8. 如申請專利範圍第1項所述的半導體元件，其中所述第一二極體接法電晶體及所述第二二極體接法電晶體連接於儲存節點處，所述元件更包括： 寫入場效電晶體，包含連接至寫入位元線的源極端子、連接至寫入字元線的閘極端子及連接至所述儲存節點的汲極端子；以及 讀取場效電晶體，包含連接至讀取位元線的源極端子、連接至所述儲存節點的閘極端子及連接至讀取字元線的汲極端子。
  9. 如申請專利範圍第1項所述的半導體元件，其中所述第一二極體接法電晶體及所述第二二極體接法電晶體連接於儲存節點處，所述元件更包括： 通閘場效電晶體，包含連接至位元線的源極端子、連接至字元線的閘極端子及連接至所述儲存節點的汲極端子；以及 電容器，連接至所述儲存節點。
  10. 一種半導體元件，包括： 串聯連接的第一導電類型的第一電晶體與第二導電類型的第二電晶體，所述第一電晶體及所述第二電晶體中的每一者均被配置成因應於所施加電壓而表現出負的差分電阻； 其中所述第一電晶體的第一汲極區及第一源極區包含處於退化摻雜劑濃度程度的所述第一導電類型的摻雜劑，且所述第一電晶體的閘極包含所述第二導電類型的摻雜劑；以及 其中所述第二電晶體的第二汲極區及第二源極區包含處於退化摻雜劑濃度程度的所述第二導電類型的摻雜劑，且所述第二電晶體的閘極包含所述第一導電類型的摻雜劑。
  11. 如申請專利範圍第10項所述的半導體元件，其中所述第一電晶體與所述第二電晶體串聯連接於參考電壓與共用電壓之間；且 其中所述參考電壓小於電源供應電壓。
  12. 如申請專利範圍第11項所述的半導體元件，其中所述參考電壓處於近似50毫伏至200毫伏範圍內。
  13. 如申請專利範圍第10項所述的半導體元件，其中所述第一電晶體的通道區包含處於非退化摻雜劑濃度程度的所述第二導電類型的摻雜劑；且 其中所述第二電晶體的通道區包含處於非退化摻雜劑濃度程度的所述第一導電類型的摻雜劑。
  14. 如申請專利範圍第13項所述的半導體元件，其中所述第一汲極區及所述第一源極區的所述摻雜劑濃度程度與所述第二汲極區及所述第二源極區的所述摻雜劑濃度程度均為至少1019 /立方公分。
  15. 如申請專利範圍第13項所述的半導體元件，其中所述第一導電類型是n型，且所述第二導電類型是p型；且 其中所述第一電晶體的所述閘極具有至少約5.1電子伏特的功函數，且所述第二電晶體的所述閘極具有不大於約4.2電子伏特的功函數。
  16. 如申請專利範圍第13項所述的半導體元件，其中所述第一電晶體的所述通道區中形成有第一深能階陷阱；且 其中所述第二電晶體的所述通道區中形成有第二深能階陷阱。
  17. 如申請專利範圍第16項所述的半導體元件，其中所述第一深能階陷阱相較於導帶邊緣更靠近價帶邊緣形成；且 其中所述第二深能階陷阱相較於所述價帶邊緣更靠近所述導帶邊緣形成。
  18. 如申請專利範圍第13項所述的半導體元件，其中所述第一電晶體的所述通道區及所述第二電晶體的所述通道區分別包含Si、Ge、InGaAs、C、MoS2 、及Sn中的至少一者。
  19. 如申請專利範圍第10項所述的半導體元件，其中所述第一電晶體的閘極端子及所述第二電晶體的閘極端子連接於儲存節點處，且所述第一汲極區及所述第二汲極區是獨立於所述儲存節點而連接，所述元件更包括： 寫入場效電晶體，包含連接至寫入位元線的源極端子、連接至寫入字元線的閘極端子及連接至所述儲存節點的汲極端子；以及 讀取場效電晶體，包含連接至讀取位元線的源極端子、連接至所述儲存節點的閘極端子及連接至讀取字元線的汲極端子。
  20. 如申請專利範圍第10項所述的半導體元件，其中所述第一電晶體的閘極端子及所述第二電晶體的閘極端子連接於儲存節點處，且所述第一汲極區及所述第二汲極區是獨立於所述儲存節點而連接，所述元件更包括： 通閘場效電晶體，包含連接至位元線的源極端子、連接至字元線的閘極端子及連接至所述儲存節點的汲極端子；以及 電容器，連接至所述儲存節點。
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