CN110828459A

CN110828459A - 一种新型dram集成电路的结构

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Publication number: CN110828459A
Application number: CN201911306287.XA
Authority: CN
Inventors: 廖永波; 李平; 林凡; 李垚森; 曾祥和; 胡兆晞; 唐瑞枫; 邹佳瑞; 聂瑞宏; 彭辰曦; 冯轲
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2019-12-18
Filing date: 2019-12-18
Publication date: 2020-02-21
Anticipated expiration: 2039-12-18
Also published as: CN110828459B

Abstract

一种新型DRAM集成电路的结构，涉及集成电路技术和半导体技术。本发明是基于一种新型的纵向柱状TMOS器件结构,最下层为N+掺杂衬底和N‑外延层作为漏极，中间是P外延层作为栅极沟道，最上方是N+锗硅外延层作为源极。柱状结构的外圈被氧化层包围，其中三面覆盖多晶硅层作为栅极，剩下一面覆盖金属层与MOS管的漏极形成电容。多晶硅上有一个引线孔，接字线。锗硅层上是另一个引线孔，接位线。本发明所要解决的关键技术问题是：提供一种DRAM结构，提供一种新型DRAM集成电路的结构，实现器件的小面积、高电流密度、低导通电阻，从而提高集成电路的集成度、存取速度，以及实现器件和集成电路安全工作电压的提高，而器件和集成电路的功耗仍比传统的器件和集成电路的功耗低。

Description

一种新型DRAM集成电路的结构

技术领域

本发明涉及半导体器件及集成电路技术领域，具体集成电路中DRAM存储单元的设计。

背景技术

DRAM(Dynamic random-access memory)是一种半导体随机存储器，它是由一个晶体管和一个电容组成，如图2所示。它是1966年由IBM的Robert Dennard发明。因为电容上的电荷会随着时间而泄露，所以DRAM需要每隔一段时间，由存储更新电路重新写入一次存储的数据，这也是DRAM最显著的特征。DRAM芯片的设计一般要遵循两个规则:(1)存储电容的容值达到20-30fF；(2)阵列访问晶体管的驱动电流达到15μA,关态漏电流小于10–15fA.当DRAM技术进40nm技术节点时,遇到了严重的技术瓶颈.一方面电容器的电容难以达到25fF,另一方面,阵列访问晶体管的关态漏电流Ioff和驱动电流Ion也因为器件的短沟道效应和沟道宽度的缩小而难以达到指标。如何减小DRAM的存储单元面积，仍是一个急需解决的难题[1]。

为了克服传统CMOS器件的瓶颈，多种器件被先后采用制作DRAM单元。在um尺寸上，TMOS、VMOS器件都有被采用[2]。德国的Infineon开发了FINFET,实验证明FINFET有很高的驱动电流和极低的截止漏电流,有着比较高的开关比Ion/Ioff,但是当它的沟道长度达到40nm或者30nm的时候,FINFET中的尖角形状导致电场上升.因为FINFET关态时的最大电场超出2x10⁵V/cm,它的关态漏电流无法满足应用于DRAM所需的10fA的要求.因此,为更好应用于DRAM芯片,需要对FINFET进行特殊改进,譬如,添加额外的漂移区以便降低FINFET在关闭状态下的电场.由FINFET在DRAM中的不适用可以看到,DRAM芯片中器件要求和其他芯片中的器件要求极为不同,DRAM芯片中的阵列访问器件更加关注低漏电流[3]。

硅和锗就是人们最早发现的半导体材料，被公认为是第一代半导体材料，两者性质相似，但锗的禁带宽度小于硅的禁带宽度，虽然硅由于其资源丰富、低成本、工艺支持而成为现在半导体材料的主流，但是部分的使用锗可以让半导体器件有更好的性能[4]。在发明人李平教授、李肇基教授已成功申请的专利“窄禁带源漏区金属氧化物半导体场效应晶体管及集成电路”中就提出了，采用不同于器件衬底材料的窄禁带异质材料作为器件的源区或者源、漏区，使器件中的寄生BJT发射结成为异质结，并且有β<<1的特点，可以从器件上消除寄生BJT的影响[5]。

参考文献：

[1]A.K.Kuna,K.Kandpal and K.B.R.Teja,"An investigation of FinFETbased digital circuits for low power applications,"2017InternationalConference on Circuit,Power and Computing Technologies(ICCPCT),Kollam,2017,pp.1-6.doi:10.1109/ICCPCT.2017.8074280

[2]Hoffmann,K,Losehand,R.VMOS technology applied to dynamic RAMs[J].IEEE Journal of Solid-State Circuits,13(5):617-622.

[3]Mueller W,Bergner W,Erben E,et al.Challenges for the DRAM cellscaling to 40nm.In:Proceedings of International Electron DevicesMeeting.Washington D C:IEEE.2005.336-339

[4]高速NPN锗硅异质结双极晶体管的设计与制作[J].钱文生,刘冬华,陈帆,陈雄斌,石晶,段文婷,胡君,黄景丰.固体电子学研究与进展.2012(05)

[5]李平；李肇基.窄禁带源漏去金属氧化物半导体场效应晶体管级集成电路：中国，CN96117551.6[P].1997.11.19.

本发明所要解决的技术问题是：提供一种新型DRAM集成电路的结构，实现器件的小面积、低导通电阻，从而提高集成电路的集成度、存取速度，以及实现器件和集成电路的工作电压的提高，而器件和集成电路的功耗仍比传统的器件和集成电路的功耗低。

本发明解决所述技术问题采用的技术方案是：新型DRAM集成电路的结构，由一种新型MOS管结构构成，其结构为纵向结构，在纵向上分别设置有源极区域、半导体沟道区域以及漏极区域；在水平方向上四周环绕着栅介质层，栅介质层外三面环绕多晶硅层作为栅极，另一面为金属层，和漏极组成电容的两极，

进一步的，晶体管的形状适用于多面体形状，多面栅介质层外有一面是金属余下为多晶硅，

所述栅介质层为SiO2、HfO2等常规栅介质材料，

沟道半导体区材料为Si材料，

所述源极区域为单晶Ge、多晶Ge、赝晶Ge、SiGe、碲镉汞、InP等窄禁带半导体材料，

所述源极和漏极为金属电极，所述栅电极为N+多晶硅或者金属电极或者以上两者的结合。

如图3，第一，新结构采用了窄禁带半导体材料锗作为源区，使器件中的寄生BJT发射结成为异质结，并且有β<<1的特点，可以从器件上彻底消除寄生BJT对BVDS的影响，所以不再需要将衬底与源区短接到地(对于P型MOSFET为VDD)的结构，相比于传统的TMOS、VMOS结构，节省了衬底接触开孔的大量面积，如图8和图9，在2um工艺尺寸中，TMOS构成的DRAM中，两个晶体管之间需要P区作隔离，衬底接触开孔所需的横向尺寸就有约17um，消耗的面积就有289um²，如图6和图7，VMOS也需要150um²的面积。而采用本专利中的结构，即使是在同等的2um工艺尺寸中，一个DRAM的面积只有10um²，大大节省了面积。

第二，结合图3和图4可以看到，该结构的栅极环绕器件体区，所以当栅极加上合适的偏置时，会形成三面沟道，这样类似于FINFET一样通过多面栅结构而加大栅控能力，提高了导通时的电流密度，减小了导通电阻。

第三，新结构的沟道区不由光刻工艺完成，所以沟道长度不再受到光刻精度的限制。如图3，新结构中形成沟道的体区由外延工艺完成，外延层厚度即为沟道长度，所以省去了光刻所需的大量花费，以及为了达到所需精度而进行的如多次曝光等复杂工艺流程。现阶段，分子束外延工艺技术已能制备薄到几十个原子层的单晶薄膜，可以实现极短沟道长度。

第四，如图1新结构采用了功率MOS结构，即在漏区的前端加入了N-漂移区结构，所以在耐压方面有着极大的提升，并且也能够有效抑制短沟道效应。如今，在极短沟道器件方面，因为FINFET能够有效抑制短沟道效应，所以不管是研究还是市场都以FINFET为主，但是，其短沟道效应的抑制原理是鳍形结构栅的控制能力强，所以FINFET依旧遵循着摩尔定律，在电场强度和电流密度保持不变的前提下，电压与尺寸需等比例缩小，即器件的工作电压受到尺寸的限制。但是，新结构主要由N-漂移区耐压，器件的击穿电压不再与沟道长度有关，即突破了摩尔定律的限制，同时N-区天然地形成了LDD结构，能够有效的抑制短沟道效应。

本发明的有益效果是：

1.新结构使用窄禁带的锗作为源区，通过大幅度缩小寄生BJT的增益β，消除了MOS型器件中固有的寄生BJT的影响，节省了大量用于衬底接触而开孔的面积。

2.使用锗作为源区时采用了外延工艺，由于锗和硅本身存在应力，所以可以不用特别制备单晶或者赝晶，而直接使用多晶以优化工艺流程。

3.可以使用除了锗以外的其他窄禁带的材料作为源区，如GeSi、HgTe、InP等等，不同材料会在器件性能上造成一定的差异，可以按需求选择材料，增加了器件设计的灵活度和研究性。

4.新结构在导通时形成三面沟道，可以有效的增加电流密度，减小导通电阻，缩短存取时间，且因为其使用的更多是纵向上的空间，因此在同等制程下，相比普通MOS管或FINFET其单元面积更小，非常适用于高集成的DRAM电路。

5.新结构的沟道长度不再依赖光刻工艺，而是由外延工艺完成，因此不再受限于光刻精度，可以在实现比特征尺寸更小的沟道长度的同时，简化工艺，降低成本。

6.新结构设置了轻掺杂漂移区，使得安全工作电压可以不再根据按比例缩小理论随着尺寸变小而缩小，提高了源漏击穿电压。同时，天然形成的LDD结构，能够有效的抑制短沟道效应。

附图说明

图1为本发明的新型NMOS结构的剖面图和结构图。

图2为典型DRAM的电路图。

图3为本发明的新型DRAM结构的剖面图。

图4为本发明的新型DRAM结构的整体结构图。

图5为本发明的新型DRAM器件的俯视图。

图6为VMOS器件构成DRAM结构的剖面图。

图7为VMOS器件构成DRAM结构的俯视图。

图8为TMOS器件构成DRAM结构的剖面图。

图9为TMOS器件构成DRAM结构的俯视图。

图10为本发明的新型DRAM结构的制备方法的示意图。

各图标号，101是SiGe(锗硅)，102是介质层SiO2(二氧化硅等常规介质材料)，103是Si(硅)，104是金属电极W(钨)，105是polycrystalline silicon(多晶硅)，106是金属引线W(钨)。

具体实施方式

新型DRAM集成电路的结构，由一种新型MOS管结构构成，其结构为纵向结构，在纵向上分别设置有源极区域、半导体沟道区域以及漏极区域；在水平方向上四周环绕着栅介质层，栅介质层外三面环绕多晶硅层作为栅极，另一面为金属层，和漏极组成电容的两极，

晶体管的形状适用于多面体形状，多面栅介质层外有一面是金属余下为多晶硅，

所述栅介质层为SiO2、HfO2等常规栅介质材料，

沟道半导体区材料为Si材料，

参见图10。

实施例1:本发明DRAM单元的工艺实现流程：

1)硅晶圆准备；

2)生长一层牺牲材料(如氮化硅SiN)作遮挡层；

3)外延生长NMOS晶体管漏极、沟道、源极；

4)剥离；

5)生长多晶硅与二氧化硅作栅电极与栅介质；

6)涂胶，光刻并刻蚀出外界电容区域；

7)沉积金属，形成外接电容；

8)剥离；

9)形成DRAM单元。

Claims

1.一种新型DRAM集成电路的结构，由一种新型MOS管结构构成，其结构为纵向结构，在纵向上分别设置有源极区域、半导体沟道区域以及漏极区域，在水平方向上四周环绕着栅介质层，栅介质层外三面环绕多晶硅层作为栅极，另一面为金属层，其特征在于，

PMOS管的轻掺杂漏极为P-轻掺杂层、NMOS管的轻掺杂漏极为N-轻掺杂层。

2.如权利要求1所述一种新型DRAM集成电路的结构，其特征在于，晶体管的形状适用于多面体形状，多面栅介质层外有一面是金属余下为多晶硅。

3.如权利要求1所述一种新型DRAM集成电路的结构，其特征在于，所述栅介质层为SiO2、HfO2等常规栅介质材料。

4.如权利要求1所述一种新型DRAM集成电路的结构，其特征在于，所述源极区域为单晶Ge、多晶Ge、赝晶Ge、SiGe、碲镉汞、InP等窄禁带半导体材料。

5.如权利要求1所述一种新型DRAM集成电路的结构，其特征在于，沟道半导体区材料为Si材料，源极区域为窄禁带半导体材料；或者，沟道半导体区材料为宽禁带半导体材料，源极区域为窄禁带半导体材料；或者，沟道半导体区材料为宽禁带半导体材料，源极区域为Si材料。

6.如权利要求1所述一种新型DRAM集成电路的结构，其特征在于，所述源极和漏极为金属电极，所述栅电极为N+多晶硅或者金属电极或者以上两者的结合。

7.如权利要求1所述一种新型DRAM集成电路的结构，其特征在于，所述半导体沟道区域包含两个第一导电类型区和一个第二导电类型区，一个第一导电类型区设置于源极和第二导电类型区之间，另一个第一导电类型区设置于漏极和第二导电类型区之间，且在靠近第二导电类型的一侧设有轻掺杂的第一导电类型区作为漂移区；第一导电类型区的材质为P型半导体，第二导电类型区的材质为N型半导体；或者，第一导电类型区的材质为N型半导体，第二导电类型区的材质为P型半导体。