CN110660860A - 晶体管接触区域增强 - Google Patents

晶体管接触区域增强 Download PDF

Info

Publication number
CN110660860A
CN110660860A CN201910455181.XA CN201910455181A CN110660860A CN 110660860 A CN110660860 A CN 110660860A CN 201910455181 A CN201910455181 A CN 201910455181A CN 110660860 A CN110660860 A CN 110660860A
Authority
CN
China
Prior art keywords
region
conductive contact
semiconductor device
semiconductor
pcd
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910455181.XA
Other languages
English (en)
Inventor
R·梅汉德鲁
T·加尼
S·塞亚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN110660860A publication Critical patent/CN110660860A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本公开内容涉及晶体管接触区域增强，一种半导体器件，包括：包含表面的半导体主体；形成在半导体主体中的第一区域和第二区域，其中沟道区位于第一区域和第二区域之间，并且其中第二区域包括包含毯覆掺杂物的子区域；在半导体主体的位于第一区域上方的表面上的第一导电接触部；位于第一区域的底部的绝缘体上半导体(SOI)；形成在沟道中的袋状沟道掺杂物(PCD)，其中PCD的第一部分与SOI的第一部分相邻；以及在子区域的底部部分上的第二导电接触部，其中第二导电接触部的第一部分与SOI的第二部分相邻，并且第二导电接触部的第二部分与PCD的第二部分相邻。

Description

晶体管接触区域增强
技术领域
本公开内容的实施例涉及半导体器件和处理领域，并且具体地涉及晶体管接触区域增强。
背景技术
在过去的几十年中，集成电路中的特征的缩放已成为不断增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限的有效面积(realestate)上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上结合更多数量的存储器件，从而有助于制造具有增加容量的产品。然而，追求更大的容量并非没有问题。优化每个器件性能的必要性变得越来越重要。
集成电路器件的规模的进一步减小已经要求增加非平面晶体管的使用。随着器件间距变得越来越小，接触区域减小。随着接触区域减小，接触电阻变得越来越重要。
附图说明
通过以下结合附图的详细描述将容易理解实施例。为了便于描述，相同的附图标记表示相同的结构元件或组件。通过实例而非限制的方式在附图中的图中示出了实施例。
图1A、1B和1C示出了根据各种实施例的半导体器件，其中：
图1A示出了半导体器件的正视图；
图1B示出了沿着图1A的线AA截取的半导体器件的截面图；和
图1C示出了沿着图1A的线BB截取的半导体器件的截面图。
图2A、2B、2C、2D、2E和2F示出了根据各种实施例的图1A中描绘的半导体器件的各种形成阶段，其中：
图2A示出了用于形成半导体器件的起始结构的三维视图；
图2B示出了沿着图2A的线CC截取的图2A的结构的截面图；
图2C示出了图2B的结构，其包括线AA'；
图2D示出了沿着图2C的线A-A'截取的图2C的结构的截面图，以示出子区域和毯覆掺杂物(blanket dopant)；
图2E示出了图2B的结构，其包括绝缘体上半导体(SOI)和袋状(pocket)沟道掺杂物(PCD)；和
图2F示出了图2E的结构，其进一步包括第二导电接触部。
图3示出了用于形成图1A中所示的半导体器件的操作流程。
图4示出了根据各种实施例的另一半导体器件的正视图。
图5示出了根据各种实施例的、可以包括图1A或图4中所示的半导体器件的实例电子器件。
图6示出了与存储器耦合的、可以包括图1A中所示的半导体器件的各种实施例的处理器。
具体实施方式
描述了晶体管接触区域增强。以下详细的描述参考附图。可以在不同的附图中使用相同的附图标记来标识相同或相似的元件。在以下描述中，出于解释而非限制的目的，阐述了诸如特定结构、架构、接口、技术等的具体细节，以便提供对所要求保护的实施例的各个方面的透彻理解。然而，对于受益于本公开内容的本领域技术人员显而易见的是，所要求保护的实施例的各个方面可以在脱离这些具体细节的其他实例中实施。在某些情况下，省略或简化对公知设备、电路、集成电路设计布局和方法的描述，以免不必要的细节使本公开内容的实施例的描述难以理解。此外，应理解，图中所示的各种实施例是说明性表示，并且不一定按比例绘制。例如，为了清楚起见，可扩大衬底、层、区域等的高度、宽度、深度、厚度等。此外，应该理解，图中所示的各种实施例可以包括存在但可能在特定的图或多个图中隐藏的元件。
可以使用本领域技术人员通常采用的术语来描述说明性实施例的各个方面，以将他们工作的实质传达给本领域其他技术人员。然而，对于本领域技术人员显而易见的是，可以仅利用所描述的一些方面来实践替代实施例。出于解释的目的，可以阐述具体的数字、材料以及配置，以便提供对说明性实施例的透彻理解。然而，对于本领域技术人员来说显而易见的是，可以在没有具体细节的情况下实践替代实施例。在其他情况下，省略或简化众所周知的特征，以免使说明性实施例难以理解。
重复使用短语“在实施例中”、“在多个实施例中”、“在各种实施例中”、“在一些实施例中”等。该短语通常不是指相同的实施例；然而，可以并且因此可以指代一个或多个相同或不同的实施例。除非上下文另有规定，术语“包含”、“具有”和“包括”是同义词。短语“A或B”表示(A)、(B)或(A和B)。
以下描述可以将特定术语仅用于参考目的，并且因此不旨在限制。例如，诸如“上”、“下”、“上方”、“之下”以及“下方”的基于透视图的描述可以指代参考的附图中的方向。再例如，诸如“前”、“后”、“顶”、“底”、“背”以及“侧”的术语可以在一致但任意的参考系内描述部件的部分的取向和/或位置，这通过参考描述所讨论的组件的文本和相关附图而清楚地体现。这样的术语可以包括上面具体提到的词语，其衍生词以及具有类似含义的词语。这些描述仅用于促进讨论，并不旨在将本文描述的实施例的应用限制于任何特定取向。
本文可使用术语“与......耦合”或“耦合到”及其衍生词。“耦合”可以表示下列情况中的一个或多个。“耦合”可以表示两个或更多个元件直接物理或电接触。然而，“耦合”还可以意味着两个或更多个元件彼此间接接触，但仍然彼此协作或交互，并且可以意味着一个或多个其他元件耦合或连接在所述彼此被耦合的元件之间。术语“直接耦合”可以表示两个或更多个元件直接接触。
应当理解，例如，当元件(诸如层、区域或衬底)被称为在另一元件或另一元件的表面“上”时，它可以直接在另一元件上或者元件的表面上，或者也可以存在中间元件。此外，应当理解，当元件被称为在另一元件或另一元件的表面“上”时，它可以在另一元件或另一元件的表面“上”，而不管元件是否在垂直取向、水平取向或成角度的取向上。此外，描述为第一元件形成、沉积、或以其他方式设置、或以其他方式在第二元件上，可以意味着第一元件形成、沉积或设置在第二元件或第二元件的表面上方，并且第一元件的至少一部分可以与第二元件的至少一部分直接接触(例如，直接物理和/或电接触)或间接接触(例如，在第一元件和第二元件之间具有一个或多个其他元件)。
可以以最有助于理解说明性实施例的方式依次将各种操作描述为多个离散操作；然而，描述的顺序不应被解释为暗示这些操作必须依赖于顺序。特别是，这些操作不需要按照呈现的顺序执行。此外，实例实施例可被描述为图示为程序图、流程图、数据流程图、结构图或框图的过程或操作流程。尽管程序图可以将操作描述为顺序过程或操作流程，但是许多操作可以并行、同步或同时执行。另外，可以重新安排操作的顺序。当其操作完成时，可以终止过程或操作流程，但是也可以具有图中未包括的附加操作。过程或操作流程可以对应于方法、函数、过程步骤、子例程、子程序等。当过程或操作流程对应于函数时，其终止可以对应于函数返回到调用函数和/或主函数。
图1A、1B和1C示出了根据各种实施例的半导体器件。图1A示出了半导体器件100的正视图。半导体器件100可以是例如任何类型的非平面晶体管，例如，诸如但不限于三栅晶体管、鳍式场效应晶体管(FINFET)、隧道FET(TFET)、omega-FET、双栅晶体管或纳米线。在实施例中，半导体器件100可以是金属氧化物半导体FET(MOSFET)，其可以是三维MOSFET。半导体器件100可以是隔离器件，或者可以是多个嵌套器件中的一个器件。此外，可以制造额外的互连布线，以便将这些器件集成到集成电路中。
半导体器件100可以包括半导体主体104。半导体主体104也可以称为鳍状物。半导体主体104可包括第一表面106和第二表面108(图1A中未示出)，其中第一表面106与第二表面108相对。第一表面106或第二表面108在本文中可称为表面。例如，第一表面106可以是顶表面，并且第二表面108可以是与顶表面垂直相对的底表面，或者，例如，第一表面106可以是底表面，并且第二表面108可以是与底表面垂直相对的顶表面，或者，例如第一表面106可以是第一侧表面，诸如，例如，左侧表面或右侧表面，并且第二表面108可以是与第一侧表面水平相对的第二侧表面，诸如，例如右侧表面或左侧表面，或者第一表面106可以是第一成角度的表面，并且第二表面108可以是第二成角度的表面，即在第一成角度的表面的对面。此外，器件或元件的顶表面可以被称为前侧，而器件或元件的底部可以被称为后侧。半导体主体104可以由任何可以通过施加外部电控制而从绝缘状态可逆地改变为导电状态的材料形成。例如，半导体主体104可以由半导体材料形成，诸如但不限于硅、锗、硅锗、锑化铟、碲化铅、砷化铟、磷化铟、磷化镓、砷化镓、镓砷化铟、锑化镓。
半导体器件100还可以包括形成在半导体主体104中的第一区域110和形成在半导体主体104中的第二区域120。因此，半导体主体104可以包括形成在半导体主体104中的第一区域110和第二区域120。第二区域120可以位于半导体主体104的一侧，该侧与半导体主体104的包括第一区域110的一侧相对。例如，如下所述并且如图1A所示，可以在沟道区130的相对侧上、在半导体主体104中形成第一区域110和第二区域120(如下所述)。在实施例中，第一区域110可以是漏极区，并且第二区域120可以是源极区。在另一实施例中，第一区域110可以是源极区，并且第二区域120可以是漏极区。在实施例中，可以去除半导体主体104的材料并用另一种半导体材料代替，例如通过外延沉积，以形成第一区域110和第二区域120，其中第一区域110和第二区域120可以由下述材料形成，诸如但不限于硅、锗、硅锗或另一III-V族材料(如下所述)。在一个实施例中，在第一区域110中的半导体主体104的原始材料可以被掺杂以形成第一区域110，并且可以在第二区域120中进行掺杂以形成第二区域120。
第一区域110和第二区域120可以形成为具有相同的导电类型，诸如N型或P型导电性。在实施例中，第一区域110和第二区域120可以具有在约1×1019原子/cm3和约1×1021原子/cm3之间的掺杂浓度。第一区域110和第二区域120可以形成为具有均匀浓度，或者可以是不同浓度或掺杂分布(profile)的子区域。例如，半导体器件100可以是对称晶体管，在这种情况下，第一区域110和第二区域120可以包括相同的掺杂浓度和分布。或者，半导体器件100可以是非对称晶体管，在这种情况下，第一区域110和第二区域120的掺杂浓度和分布可以变化，以便获得特定的电特性。
半导体器件100还可以包括在第一区域110上方的、形成在半导体主体104的第一表面106上的第一导电接触部112。在实施例中，第一导电接触部112可以形成在半导体主体104的暴露表面上，其中暴露表面可以在第一区域110上。在另一实施例中，第一导电接触部112可以形成在第一区域110的暴露表面上。第一区域110上或第一区域110内的暴露表面(在该暴露表面上可以形成第一导电接触部112)可以被称为第一接触区域或接触区域。第一接触区域可以是第一区域110可以与第一导电接触部112耦合的位置。在实施例中，第一导电接触部112可以沉积在半导体主体104的第一表面106上而不需要蚀刻。在另一实施例中，可以在第一区域110的至少一部分上方对半导体主体104进行凹进蚀刻并且在第一区域110的暴露表面上沉积第一导电接触部112之后形成第一导电接触部112。
如图1B所示，第二区域120可以包括子区域122。子区域122可以包括毯覆掺杂物(blanket dopant)124，其也可以被称为毯覆源极-漏极掺杂物。在实施例中，子区域122可以位于第二区域120的底部。虽然这里的实施例可以将子区域122描述为位于第二区域120的底部，但是如果半导体器件100处于与图1A中所示不同的取向，则子区域122可以位于第二区域120的顶部或者位于第二区域120的一侧。在实施例中，子区域122可以由包括区域122A和区域122B的区域限定，如图1B所示，其中区域122A可以是子鳍状物区域，并且其中区域122B可以是外延区域。此外，子区域122的区域122A可以具有高度L'，且子区域122可以具有高度HSR。在实施例中，区域122A的高度L'可以在5纳米(nm)(包括5nm)至40nm(包括40nm)的范围内，如图1B所示测量。此外，HSR可以在5nm(包括5nm)至100nm(包括100nm)的范围内。如果半导体器件100处于与图1A和图1B中所示不同的取向，则可以像半导体器件100如图1A和图1B所示定向那样测量高度L'和HSR。此外，尽管本文的实施例可以描述诸如L'和HSR的高度，但是如果半导体器件100处于与图1A中所示不同的取向，则其他高度如下所描述，这样的高度可以是宽度、深度或厚度。
在实施例中，毯覆掺杂物124可以经由子区域122的区域122A注入到第二区域120中。尽管这里的实施例描绘了子区域122的区域122A和区域122B中的毯覆掺杂物124，但是毯覆掺杂物124可以是集中在区域122B中，或者全部或基本上全部毯覆掺杂物124可以在区域122B中。此外，例如通过扩散，毯覆掺杂物124可以延伸超出子区域122。例如，毯覆掺杂物124可以延伸到第二区域120中。尽管子区域122被描绘为包括矩形形状和菱形形状，但是子区域122可以具有任何其他形状，所述任何其他形状可以根据形成或以其他方式处理子区域122或第二区域120而产生。例如，子区域122可以具有蘑菇状形状或任何其他形状。虽然本文的实施例可以包括与第二导电接触部170(如下所述)相邻的毯覆掺杂物124，但是本文的实施例可以包括可以至少部分地在第二导电接触部170内的毯覆掺杂物124。
毯覆掺杂物124可以是可以对第二区域120进行掺杂以消除、防止、减弱、减少或减轻子鳍状物泄漏的注入物，所述泄漏可以是例如处于断开状态的晶体管的源极区和漏极区之间的电流泄漏。在实施例中，如果例如半导体器件100是NMOS晶体管，则毯覆掺杂物124可以是磷。虽然磷被描述为用于NMOS晶体管的毯覆掺杂物124，但是毯覆掺杂物124可以包括诸如例如但不限于氮、锑或任何V族材料(如下所述)的材料。在另一实施例中，如果例如半导体器件100是PMOS晶体管，则毯覆掺杂物124可以是硼。虽然硼被描述为用于PMOS晶体管的毯覆掺杂物124，但用于PMOS晶体管的毯覆掺杂物124可包括其他材料，诸如例如但不限于硅、锗、铝、镓、铟、钪或任何III族材料(如下所述)。此外，III族和V族材料可以是用于IV族(如下所述)衬底的掺杂物，且IV族材料可以是用于III-V族(如下所述)衬底的掺杂物。至少部分地基于用于形成(如下所述)半导体器件100的衬底的类型和用于产生第一区域110和第二区域120的掺杂物的类型，毯覆掺杂物124可以是可以消除、防止、减弱、减少或减轻子鳍状物泄漏的任何材料。
毯覆掺杂物124可以通过任何合适的沉积或注入工艺形成，诸如例如但不限于外延化学气相沉积工艺或其他沉积工艺，诸如例如但不限于原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、高密度等离子体(HDP)辅助化学气相沉积(CVD)或低温CVD。
半导体主体104的位于第一区域110和第二区域120之间的一部分可以限定半导体器件100的沟道区130。因此，第一区域110可以与沟道区130的一侧(其可以被称为沟道区130的第一侧)上的沟道区130相邻，并且第二区域120可以与沟道区130的另一侧(其可以被称为沟道区130的第二侧)上的沟道区130相邻，沟道区130的第二侧与沟道区130的第一侧相对。沟道区130的第一侧可以是沟道区130的左侧，并且沟道区130的第二侧可以是沟道区130的右侧。或者，沟道区130的第一侧可以是沟道区130的右侧，并且沟道区130的第二侧可以是沟道区130的左侧。尽管基于图1A中的半导体器件100的取向，第一区域110和第二区域120被描述为位于沟道区130的左侧和右侧上，但是如果半导体器件100处于与图1A中所示不同的取向，则第一区域110和第二区域120可以在沟道区130的相对侧处位于彼此上方和下方。
在实施例中，沟道区130可以是本征或未掺杂的单晶硅。在另一实施例中，沟道区130可以是掺杂的单晶硅。当对沟道区130进行掺杂时，可以将其掺杂至约1×1016原子/cm3至约1×1019原子/cm3之间的导电性水平。此外，当对沟道区130进行掺杂时，可以将其掺杂成第一区域110和第二区域120的相反的导电类型。例如，第一区域110和第二区域120可以是N型导电性，在这种情况下沟道区130可以被掺杂为P型导电性。结果，半导体器件100可以形成为负沟道MOS(NMOS)晶体管。类似地，例如，第一区域110和第二区域120可以是P型导电性，在这种情况下，沟道区130可以被掺杂为N型导电性。结果，半导体器件100可以形成为正沟道(PMOS)晶体管。沟道区130可以是均匀掺杂的。或者，沟道区130可以非均匀地掺杂或以不同的浓度掺杂，以提供特定的电学和性能特征。
半导体器件100还可以包括形成在沟道区130上方的栅极结构140。栅极结构140可以形成在第一表面106和位于沟道区130上方的半导体主体104的部分的一对侧壁的上方。由此，如上所描述的沟道区130可以被定义为由栅极结构140围绕的半导体主体104的区域。尽管沟道区130位于第一区域110和第二区域120之间，但是第一区域110和第二区域120可以在栅极结构140下面延伸，以限定可以小于栅极结构140的宽度的沟道区130。
栅极结构140可以包括栅极电极层(未示出)和栅极电介质层(未示出)。在实施例中，栅极电极层可以由各种合适的金属或金属合金来形成，包括诸如例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、氮化钛、钽、氮化钽、铝、钨、铜、钌、钯、铂、钴、镍或导电金属氧化物的材料。在实施例中，栅极电介质层可以由下述材料形成，诸如但不限于氧化铪、氧氮化铪、硅酸铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、硅酸锆、氧化锆硅、氧化钽、氧化钛、钛酸锶钡、钛酸钡、氧化钡钛、钛酸锶、氧化锶钛、氧化钡锶钛、氧化钇、氧化铝、氧化铅钪钽、铌锌酸铅或其组合。
栅极结构140还可包括一对间隔物142，在栅极结构140的任一侧上具有一个间隔物，其中间隔物142形成在栅极结构140的侧壁上。间隔物142可由任何合适的电绝缘体、电介质、氧化物或氮化物材料来形成。例如，间隔物142可以由二氧化硅、氮氧化硅或氮化硅形成，但不限于此。尽管间隔物142被描绘为包括单个层，但是间隔物142可以包括多于一个层，以例如调整间隔物142的电特性(例如，介电常数)或调整一个或多个物理尺寸。
因此，第一区域110和第二区域120可以设置在半导体主体104中，并且第一导电接触部112可以设置在第一区域110上。此外，半导体主体104可以包括半导体器件100的沟道区130并且可以被布置在第一区域110和第二区域120之间。栅极结构140可以设置在半导体主体104上和上方，并且栅极间隔物142可以设置在栅极结构140的任一侧上。尽管第一区域110和第二区域120的侧壁被描绘为相对直且垂直，但是第一区域110和第二区域120的侧壁可以是刻面的或曲线的、或可以根据第一区域110和第二区域120的处理而产生的任何其他形状。此外，第一区域110和第二区域120可以在相应的间隔物142下方或在相应的间隔物142和栅极结构140下方延伸。
半导体器件100还可以包括在第一区域110的底部的SOI 150。在实施例中，SOI150的至少第一部分可以与PCD 160的至少第一部分相邻(如下所述)，并且在SOI 150的至少第二部分可以与第二导电接触部170的至少第一部分相邻(如下所述)。在另一实施例中，SOI 150的至少一部分可以与PCD 170的至少一部分和第二导电接触部170的至少一部分相邻。SOI 150可以与PCD 160和/或第二导电接触部170直接物理接触、或者与PCD 160和/或第二导电接触部170的至少一部分直接物理接触，或者间接接触PCD 160和/或第二导电接触部170、或间接接触PCD 160和/或第二导电接触部170的至少一部分(例如，在SOI 150和第二导电接触部170之间具有一个或更多其他元件)，或者不与PCD 160或第二导电接触部170接触。尽管这里的实施例可以将SOI 150描述为位于第一区域110的底部，但是如果半导体器件100处于与图1A中所示不同的取向，则SOI 150可以位于第一区域110的顶部或一侧。在实施例中，假使半导体器件100能够如预期那样操作，例如，当半导体器件100处于“导通”状态时具有如下所述的电流流动，则SOI 150的至少一部分可以延伸到沟道区130中。在另一实施例中，假使半导体器件100能够按预期那样操作，例如，当半导体器件100处于“导通”状态时具有如下所述的电流流动，则SOI 150可延伸到沟道区130中并延伸到第二区域120中。在实施例中，SOI 150可以在第一区域110内。在另一实施例中，SOI 150可以包括在半导体主体104内部的部分和在半导体主体104外部的部分。
在实施例中，SOI 150可以具有2nm和115nm之间的高度，诸如例如，在2nm和3nm之间。此外，SOI 150的高度可以至少等于或者至少近似或基本上等于第二导电接触部170的高度。SOI 150可以具有均匀的高度，或者SOI 150可以具有变化的高度，例如，SOI 150可以在与导电接触部170相邻的部分处具有特定高度，并且在与导电接触部170不相邻的一部分或多个部分处具有不同高度或多个不同高度。因此，SOI 150的全部或部分可以被形成的高度至少等于、至少近似等于或至少基本上等于第二导电接触部170的高度。
SOI 150可以由适合于半导体器件制造的半导体材料和绝缘材料构成。半导体材料可以由诸如例如但不限于由单晶的材料构成的下部体衬底的材料形成，该单晶的材料可以包括但不限于硅、锗、硅锗或III-V族(如下所定义)化合物半导体材料。绝缘材料可以由下述的材料形成，该材料可以包括例如但不限于设置在半导体材料上的二氧化硅、氮化硅或氮氧化硅。
半导体器件110还可以包括形成在沟道130中的PCD 160。图1A和图1C示出了PCD160。PCD 160可以是形成在沟道区130中的掺杂区。在实施例中，PCD 160可以经由具有先前结合子区域122描述的高度L'的区域被注入沟道130中。PCD 160可具有5nm和100nm之间的高度。
尽管半导体器件100被描述为包括SOI 150和PCD 160两者，但是本文的实施例可以包括包含一个或另一个的半导体器件100。例如，在实施例中，半导体器件100可以包括SOI 150但不包括PCD 160。此外，例如，在另一实施例中，半导体器件100可以包括PCD 160但不包括SOI 150。此外，SOI 150和PCD 160两者的组合，或SOI 150本身，或PCD 160本身可以称为泄漏阻挡层。
在实施例中，如果半导体器件100包括SOI 150和PCD 160两者，则PCD 160的至少第一部分可以与SOI 150的至少第一部分相邻。在另一实施例中，如果半导体器件100包括SOI 150和PCD 160两者，则PCD 160的至少一部分可以与SOI 150的至少一部分相邻。PCD160可以与SOI 150的至少一部分的第一部分直接物理接触，或间接接触SOI 150的至少一部分的第一部分(例如，在PCD 160和SOI 150之间具有一个或多个其他元件)，或不与SOI150接触。PCD 160可以形成在沟道区130内。然而，PCD 130可以延伸到第二区域120中并且形成在沟道区130和第二区域120之间的结处。此外，PCD 160可以延伸到第一区域110中，并且可以形成在沟道区130和第一区域110之间的结处。
在实施例中，PCD 160的至少第二部分可以与第二导电接触部170的至少第二部分相邻(如下所述)。在另一实施例中，PCD 160的至少一部分可以与第二导电接触部170的至少一部分相邻。在实施例中，PCD 160可以在第二导电接触部170上方。尽管这里的实施例可以将PCD 160描述为位于第二导电接触部170上方，但是如果半导体器件100处于与图1A中所示不同的取向，则PCD 160可以在第二导电接触部170下方或第二导电接触部170的一侧。PCD 160可以与第二导电接触部170直接物理接触，或者与第二导电接触部170间接接触(例如，在PCD 160和第二导电接触部170之间具有一个或多个其他元件)，或者不与第二导电接触部170接触。尽管本文的实施例可包括与第二导电接触部170相邻的PCD 160，但是本文的实施例也可包括至少部分在第二导电接触部170内的PCD 160。PCD 160可具有与沟道区130相同的导电性，但是相比于沟道区130的掺杂具有更高浓度。通过使用例如倾斜离子注入或倾斜掺杂物注入技术，或者例如成角度离子注入或者成角度的掺杂物注入技术，在栅极结构140下方离子注入掺杂物，可以形成PCD 160。
PCD 160可以是磷或硼。至少部分地基于用于形成(如下所述)半导体器件100的衬底的类型和用于产生第一区域110和第二区域120的掺杂物的类型，PCD 160可以是可以如上所述的消除、防止、减弱、减少或减轻子鳍状物泄漏的任何材料。例如，如果半导体器件100包括N型导电性的源极区和漏极区，则PCD 160可以是磷。虽然磷被描述为用于NMOS晶体管的毯覆掺杂物124，但是毯覆掺杂物124可以包括诸如例如但不限于氮、锑或任何V族材料(如下所述)的材料。此外，例如，如果半导体器件100包括P型导电性的源极区和漏极区，则PCD 160可以是硼。虽然硼被描述为用于PMOS晶体管的毯覆掺杂物124，但用于PMOS晶体管的毯覆掺杂物124可包括其他材料，诸如例如但不限于硅、锗、铝、镓、铟、钪或任何III族材料(如下所述)。
半导体器件100还可以包括形成在子区域122的底部上的第二导电接触部170。在实施例中，第二导电接触部170可以形成在子区域122的底部部分的暴露表面上。在另一实施例中，第二导电接触部170可以形成在子区域122下方的第二区域120的暴露表面上。子区域122的底部部分上可以形成第二导电接触部170的暴露表面或第二区域120上可以形成第二导电接触部170的暴露表面可以被称为第二接触区域或接触区域。第二接触区域可以是子区域122可以与第二导电接触部170耦合的位置。
在实施例中，如果半导体器件100包括SOI 150，则第二导电接触部170的至少第一部分可以与SOI 150的至少第二部分相邻。此外，如果半导体器件100包括PCD 160，则第二导电接触部170的至少第二部分可以与PCD 160的至少第二部分相邻。在实施例中，第二导电接触部170可以沉积在子区域122的底部部分上，而不需要蚀刻或抛光。在另一实施例中，例如在蚀刻(可以是，例如，但不限于，干蚀刻、湿蚀刻或两者)或抛光(可以是例如，但不限于，化学抛光、机械抛光或化学机械抛光(CMP))半导体主体104或第二区域120的至少一部分内的衬底，且在子区域122的暴露表面上或在第二区域120的暴露表面上沉积第二导电接触部170之后，可以形成第二导电接触部170。
在实施例中，第一导电接触部112可以是漏极接触部，并且第二导电接触部170可以是源极接触部。在另一实施例中，第一导电接触部112可以是源极接触部，并且第二导电接触部170可以是漏极接触部。第一导电接触部112和第二导电接触部170可以由纯金属形成，诸如例如，但不限于钛、钨、镍、铜或钴，或任何其他合适的金属；或者可以是合金，诸如例如，但不限于金属-金属合金或金属-半导体合金，诸如例如，可以通过例如使金属与硅或硅锗反应形成的硅化物。尽管第一导电接触部112显示在半导体主体104的第一表面106上，但是第一导电接触部112可以位于半导体主体104的第二表面108上。例如，可以蚀刻SOI150以产生用于沉积第一导电接触部112的接触区域。
由于毯覆掺杂物124、SOI 150和PCD 160，或其任何组合，或这些元件中的任何一个本身的存在，可以增强第二导电接触部170的接触区域，原因是，例如，第二导电接触部170的接触区域可以大于传统非平面晶体管的接触区域。此外，例如，第二导电接触部170的接触区域可以是增强的接触区域，因为它可以大于第一导电接触部112的接触区域，或者，例如，第二导电接触部170的接触区域可以大于如果第二导电接触部170形成在第二区域120上方的第一表面106上时的接触区域。
第一导电接触部112(其可以是例如漏极接触部)可以从前侧接触，并且第二导电接触部170(其可以是例如源极接触部)可以从后侧接触。毯覆掺杂物124可以对子区域122进行掺杂，其可以被称为HSI，其可以是例如从第一表面106测量的半导体主体104的高度，并且毯覆掺杂物124可以被设置在半导体主体104的包括源极区(或漏极区)的一侧上，以消除、减弱、防止、减轻或减少子鳍状物泄漏。因此，可以通过在半导体器件100的一侧(例如，其可以是源极侧)上使用HSI以下的可用的有效面积来增加第二导电接触部170的接触区域。结果，可以减弱晶体管“导通”状态下可以是主导电阻的源极侧接触电阻。尽管可以通过使用在半导体器件100的源极侧下方的HSI以下的可用的有效面积来增加接触区域，但是可以增强半导体器件100的漏极侧处用于接触的接触区域，从而减弱漏极侧接触电阻。
尽管相比于半导体器件100包括SOI 150和PCD 160两者的情况而言，如果半导体器件100包括SOI 150而没有PCD 160或包括PCD 160而没有SOI 150，第二导电接触部170的接触区域可能不大，但是如上描述的子鳍状物泄漏可以通过毯覆掺杂物124、SOI 150或PCD160或其组合，或这些元件中的任何一个本身来消除、减弱、防止、减轻或减少。例如，毯覆掺杂物124在半导体器件100的源极侧可以进入子鳍状物。此外，如果子区域122是在半导体主体104的包括源极区的一侧的底部或下方，则掩模可以被用来在半导体主体104的包括漏极区的一侧的底部或下方形成SOI 150(或如果子区域122在半导体主体104的包括漏极区的一侧的底部或下方，则SOI 150可以设置在半导体器件100的包括源极区的一侧的底部或下方)，因此仅在漏极侧而不是在源极侧，或者主要在漏极侧下方(或如果子区域122是在半导体主体104的包括漏极区的一侧的底部或下方，则仅在源极侧，而不是在漏极侧，或者主要在源极侧下方)产生SOI。此外，PCD 160可以通过倾斜或毯覆源极(或者漏极，如果子区域122是在半导体主体104的包括漏极区的一侧的下方)掺杂注入物，例如，用于NMOS器件的磷以及用于PMOS器件的硼，来形成。此外，例如，导电接触部可以通过在接触区域中的接触金属沉积来形成，该接触区域是增强的接触区域，其可以是例如源极侧的接触区域，或者可以是，例如，漏极侧的接触区域。
结果，可以使用SOI 150和/或PCD 160放置来关闭有源鳍状物下方的漏极-源极泄漏(或者还有源极-漏极泄漏)，并且相对于未以与半导体器件100相同的方式形成的非平面晶体管，可以增加或增强第二导电接触部170的接触区域的尺寸。例如，取决于例如后侧上的鳍状物的有效面积的量，可以实现接触区域的显着改善。例如，对于后侧上的25nm剩余鳍状物，第二导电接触部170的接触区域可以加倍，并且如果前侧尺寸是大约50nm，则后侧上的25nm的额外鳍状物将针对接触区域提供例如50纳米周长的增加。在实施例中，例如，如果子鳍状物区域122的区域122A具有高度L'，如图1B所示，作为接触区域增强的结果的总接触区域可以是，例如，LCA等于L'的两倍(或LCA＝2*L')，其中LCA可以是导电接触部170的接触区域的总长度，其可以是图1B中所示的LCA1和LCA2的总和。尽管实施例可以包括LCA的总接触区域等于L'的两倍(或LCA＝2*L')，但是本文的实施例可以包括大约L'的两倍(或2*L')的总接触区域，或者可以包括的总接触区域最多为且包括L'的两倍(或2*L')。此外，尽管实施例可以包括作为LCA1和LCA2的总和的LCA，但是实施例可以包括作为子区域122的任何部分的总和或者与第二导电接触部170接触或与第二导电接触部170耦合的子区域122的任何部分的长度的总和的LCA。
如果子区域122未被掺杂或被掺杂有与第二区域120相同的掺杂物，则可能发生断态电流流动或断态泄漏。此外，基于粗糙电阻分配，这可以提供例如大约25％的线性区域漏极电流(Idlin)增益和大约12.5％的饱和区域漏极电流(Idsat)增益，其可以在较小的间距中较大。尽管第二导电接触部170的接触区域被描述为增强的接触区域，但是第一导电接触部112的接触区域可以是增强的接触区域，或者是第一导电接触部112的接触区域和第二导电接触部170的接触区域两者都可以是增强的接触区域。
在本文的实施例中，当栅极结构140处于“导通”状态时，半导体器件100的电流流动可以如下述。电流可以从第二导电接触部170流到第二区域120，跨越沟道区130，流到第一区域110，并流到第一导电接触部112。尽管电流流动被描述为在当栅极结构140处于“导通”状态时从第二导电接触部170到第一导电接触部112，但是本文的实施例可以包括当栅极结构140处于“导通”状态时电流流动从第一导电接触部112到第一区域110，跨越沟道区130，到第二区域120和第二导电接触部170。
图2A、2B、2C、2D、2E和2F示出了根据各种实施例的图1A中所示的半导体器件的形成阶段。如图2A所示，用于形成半导体器件100的起始结构可以包括衬底102。衬底102可以由用于半导体器件制造的任何合适的材料形成。在一些实施例中，衬底102可以是体衬底，其可以包括IV族半导体材料(例如，Si、Ge、SiGe)，III-V族半导体材料或任何其他合适的材料或多种材料；绝缘体上X(XOI)结构，其中X是上述材料之一(例如，IV族和/或III-V族半导体材料)，并且绝缘体材料是氧化物材料或电介质材料或一些其他电绝缘材料，使得XOI结构包括两个半导体层之间的电绝缘材料层；或者一些其它合适的多层结构，其中顶层包括上述半导体材料之一(例如，IV族或III-V族半导体材料)。本文中“IV族半导体材料”(或“IV族材料”或通常“IV”)的使用可包括至少一种IV族元素(例如，硅、锗、碳、锡)，诸如例如，但不限于硅(Si)、锗(Ge)、硅锗(SiGe)等。本文中“III-V族半导体材料”(或“III-V族材料”或通常“III-V”)的使用可包括至少一种III族元素(例如，铝、镓、铟)并且至少一组V族元素(例如，氮、磷、砷、锑、铋)，例如但不限于砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝铟(InAlAs)、磷化镓(GaP)、锑化镓(GaSb)、磷化铟(InP)等。本文中“V族半导体材料”(或“V族材料”或通常“V”)的使用可包括至少一种V族元素，诸如例如但不限于氮、磷、砷、锑、铋等。
例如，衬底102可以由例如使用硅形成的晶体衬底形成，或者，例如，衬底102可以使用诸如例如但不限于锗、硅锗、锑化铟、碲化铅、砷化铟、磷化铟、磷化镓、砷化镓、砷化铟镓、锑化镓或III-V族化合物半导体材料的其他组合的材料形成。尽管这里描述了可以形成衬底102的材料的一些实例，但是可以使用可以用作可以在其上构建半导体器件的基础的任何材料。
如图2A中进一步所示，衬底102可以包括形成在衬底102上的一个或多个半导体主体104。尽管图2A示出了四个半导体主体104，但是本文的实施例不限于包括四个半导体主体104的半导体器件100。半导体器件100可以包括任何数量的半导体主体104，无论是一个半导体主体104还是多于一个半导体主体104。在实施例中，半导体主体104可以由与衬底102相同的材料形成。在另一实施例中，半导体主体104可以由与用于形成衬底102的材料不同的材料形成。
如图2A和图2B所示，半导体器件100还可以包括第一区域110、第一导电接触部112、第二区域120、沟道区130、栅极结构140以及间隔物142。结合图1A如上描述了半导体主体104、第一区域110、第一导电接触部112、第二区域120、沟道区130、栅极结构140以及间隔物142。如结合图2B-2F所示，可以在半导体器件100的形成期间去除衬底102。可以通过任何技术去除衬底102，诸如例如，但不限于研磨工艺、抛光工艺、湿法蚀刻工艺、干法蚀刻工艺或裂解工艺。尽管本文的实施例可以包括不包含衬底102的半导体器件100，但是本文的实施例可以包括可以包含衬底102的至少一部分的半导体器件100。
如图2C和图2D所示，半导体器件100还可以包括图2B的结构，其可以包括子区域122和毯覆掺杂物124。子区域122和毯覆掺杂物124结合图1A和图1B如上进行了描述。
如图2E所示，半导体器件100还可以包括图2C的结构，其可以包括SOI 150和PCD160。结合1A和1C如上描述SOI 150和PCD 160。
如图2F所示，半导体器件100还可以包括图2E的结构，其可以包括第二导电接触部170。上面结合图1A描述了第二导电接触部170。虽然本文的实施例可以包括不包含第二表面108的半导体器件100，但是本文的实施例可以包括可以包含第二表面108的至少一部分的半导体器件100。
图3示出了用于形成图1A中所示的半导体器件的操作流程。操作流程300可以包括在302处形成包括第一表面106的半导体主体104。操作流程300可以包括在304处在半导体主体104中形成第一区域110和第二区域120，其中沟道区130限定在第一区域110和第二区域120之间的半导体主体中。操作流程300可以包括在306处在第二区域120的子区域122中设置毯覆掺杂物124。操作流程300可以包括在308处在第一区域110上方的第一表面106上形成第一导电接触部112。在实施例中，操作流程300还可以包括形成栅极结构140和间隔物142。
操作流程300还可以包括在310处在第一区域110的底部形成SOI 150。操作流程300还可以包括在312处在沟道区130中设置PCD 160，其中PCD 160的第一部分可以与SOI150的第一部分相邻。操作流程300还可以包括在314处在子区域122的底部部分上形成第二导电接触部170，其中第二导电接触部170的第一部分可以与SOI 150的第二部分相邻，并且第二导电接触部170的第二部分可以与PCD 160的第二部分相邻。
图4示出了根据各种实施例的另一半导体器件。像半导体器件100一样，半导体器件400可以是例如任何类型的非平面晶体管，诸如例如，但不限于三栅晶体管、FINFET、TFET、omega-FET、双栅晶体管或纳米线。在实施例中，与半导体器件100类似，半导体器件400可以是可以为三维MOSFET的MOSFET。除了结合图4所描述的之外，半导体器件400与上述半导体器件100相同。
半导体器件400可以包括半导体主体404。半导体器件400可以包括任何数量的半导体主体404，无论是一个半导体主体404还是多于一个半导体主体404。半导体主体404可以包括第一表面406、第一区域410、第一导电接触部412、第二区域420、沟道区430、栅极结构440以及间隔物442。半导体主体404、第一表面406、第一区域410、第一导电接触部412、第二区域420、沟道区430、栅极结构440以及间隔物442与上面结合图1A描述的对应元件半导体主体104、第一表面106、第一区域110、第一导电接触部112、第二区域120、沟道区130、栅极结构140以及间隔物142相同。
半导体器件400还可以包括在第一区域410的底部的SOI 450，其中SOI 450的至少一部分可以与PCD 460的至少一部分相邻(如下所述)。SOI 450的至少一部分可以与PCD460直接物理接触，或者与第二导电接触部460的至少一部分间接接触(例如，在SOI 450和PCD 460之间具有一个或多个其他元件)，或者不与PCD 460接触。除了结合图4所描述的之外，SOI 450与上面结合图1A描述的对应元件SOI 150相同。
半导体器件400可以进一步包括PCD 460。PCD 460可以是在沟道区430中形成的掺杂区域。在实施例中，PCD 460可以经由具有先前结合子区域122描述的高度L'的区域被注入到沟道430中。尽管半导体器件400被描述为包括SOI 450和PCD 460两者，但是本文的实施例可以包括包含一个或另一个的半导体器件400。此外，SOI 450和PCD 460两者的组合或SOI 450本身，或PCD 460本身可称为泄漏阻挡层。
如果半导体器件400包括SOI 450和PCD 460两者，则PCD 460的至少一部分可以与SOI 450的至少一部分相邻。PCD 460的至少一部分可以与SOI 450的至少一部分直接物理接触，或与SOI 450的至少一部分间接接触(例如，在PCD 460和SOI 450之间具有一个或多个其他元件)，或不与SOI 450接触。PCD 460可以形成在沟道区430内。然而，PCD 430可以延伸到第二区域420中，并且形成在沟道区430和第二区域420之间的结处。此外，PCD 460可以延伸到第一区域410中，并且可以形成在沟道区430和第一区域410之间的结处。
PCD 460可以在PCD 460的一侧与SOI 450相邻，并且PCD 460可以在PCD 460的相对侧与第二导电接触部470(如下所述)相邻，其中PCD 460的至少一部分可以与第二导电接触部470的至少一部分相邻。PCD 460可以与SOI 450的至少一部分、或第二导电接触部470的至少一部分，或两者直接接触；或者与SOI 450的至少一部分、或第二导电接触部470的至少一部分，或两者间接接触(例如，在SOI 450或第二导电接触部470或两者之间具有一个或多个其他元件)；或不与SOI 450、或第二导电接触部470，或两者接触。虽然本文的实施例可以包括与第二导电接触部470相邻的PCD 460，但是本文的实施例可以包括至少部分地在第二导电接触部470内的PCD 460。除了结合图4所描述的之外，PCD 460与上面结合图1A描述的对应元件PCD 160相同。
半导体器件400还可以包括形成在子区域422的底部部分上的第二导电接触部470。在实施例中，如果半导体器件400包括PCD 460和SOI 450，则第二导电接触部470的至少一部分可以与PCD 460的至少一部分相邻。在另一实施例中，如果半导体器件400包括SOI450而不包括PCD 460，则第二导电接触部470的至少一部分可以与SOI 450的至少一部分相邻。除如结合图4所述之外，第二导电接触部470与上面结合图1A描述的对应元件第二导电接触部170相同。
图5示出了根据各种实施例的实例电子设备。电子设备500可以是例如移动通信设备、或台式机，或基于机架的电子设备。电子设备500可以包括主板，诸如主板502，其也可以被称为板。板502可以包括多个组件，包括但不限于处理器504、存储设备506和至少一个通信芯片508。
根据其应用，计算系统500可以包括可以或可以不物理地且电气地耦合到板502的一个或多个其他组件。这些其他组件可以包括但不限于图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器(amp)、全球定位系统(GPS)设备、罗盘、加速度器、陀螺仪、扬声器、照相机和大容量存储设备(诸如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。
电子设备500的处理器504可以包括根据本文描述的各种实施例的一个或多个设备，诸如根据本文描述的各种实施例的半导体器件100或半导体器件400。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任意设备或设备的一部分。
电子设备500可以包括存储设备506。在一些实施例中，存储设备506可以包括一个或多个固态驱动器。可以包括在存储设备506中的存储设备的实例包括但不限于易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器、ROM)、闪存和大容量存储设备(诸如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。图6示出了与存储器604耦合的处理器602，其中处理器602可以包括半导体器件100的各种实施例。处理器602还可以包括半导体器件400的各种实施例。
通信芯片508和天线可以实现用于向电子设备500传送数据和从电子设备500传送数据的无线通信。术语“无线”及其衍生词可以用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用调制的电磁辐射经由非固体介质传送数据。该术语并不暗示相关设备不包含任何布线，尽管在一些实施例中它们可能不包含任何布线。通信芯片508可以实现多种无线标准或协议中的任何一种，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE 802.11系列)，IEEE 802.16标准(例如，IEEE 802.16-2005修订)，长期演进(LTE)项目以及任何修订、更新和/或修订(例如，高级LTE项目，超移动宽带(UMB)项目(也称为“3GPP2”)等)。IEEE 802.16兼容宽带广域(BWA)网络通常被称为WiMAX(代表全球微波接入互操作性的缩写)网络，其是通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片508可以根据全球移动通信系统(GSM)、通用分组无线业务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络来操作。通信芯片508可以根据用于GSM演进的增强数据(EDGE)、GSM EDGE无线接入网络(GERAN)、通用地面无线接入网络(UTRAN)或演进UTRAN(E-UTRAN)来操作。通信芯片508可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无线电信(DECT)、演进数据优化(EV-DO)、其衍生物、以及被指定为3G、4G、5G及更高代的其他无线协议来操作。在其他实施例中，通信芯片508可以根据其他无线协议进行操作。
电子设备500可以包括多个通信芯片508。例如，第一通信芯片508可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片508可以专用于较长距离的无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO等。在一些实施例中，通信芯片508可以支持有线通信。例如，电子设备500可以包括一个或多个有线服务器。
在各种实施方式中，电子设备500可以是膝上型电脑、上网本、笔记本、超极本、智能手机、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、桌面计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码照相机、便携式音乐播放器或数字视频记录器。在进一步的实施方式中，电子设备500可以是处理数据的任何其他电子设备。在一些实施例中，本文公开的凹进导电接触部可以在高性能电子设备中实现。
以下提供一些非限制性实例。
实例
实例1可以包括半导体器件，包括：半导体主体，其包括表面；形成在半导体主体中的第一区域和第二区域，其中沟道区位于第一区域和第二区域之间，并且其中第二区域包括包含毯覆掺杂物的子区域；在半导体主体的位于第一区域上方的表面上的第一导电接触部；位于第一区域的底部的绝缘体上半导体(SOI)；形成在沟道中的袋状沟道掺杂物(PCD)，其中PCD与SOI的第一部分相邻；以及在子区域的底部部分上的第二导电接触部，其中第二导电接触部的第一部分与SOI的第二部分相邻，并且其中第二导电接触部的第二部分与PCD的第二部分相邻。
实例2可以包括实例1或本文的一些其他实例的半导体器件，其中第一区域是源极区，并且第二区域是漏极区。
实例3可以包括实例1或本文的一些其他实例的半导体器件，其中第一区域是漏极区，并且第二区域是源极区。
实例4可以包括实例1、2或3，或本文的一些其他实例的半导体器件，其中毯覆掺杂物是磷。
实例5可以包括实例1、2或3，或本文的一些其他实例的半导体器件，其中毯覆掺杂物是硼。
实例6可包括实例1、2或3，或本文的一些其他实例的半导体器件，其中毯覆掺杂物的高度在5纳米(nm)和100nm之间。
实例7可以包括实例1、2或3，或本文的一些其他实例的半导体器件，其中SOI具有5nm和115nm之间的高度。
实例8可包括实例1、2或3，或本文的一些其他实例的半导体器件，其中PCD是磷。
实例9可包括实例1、2或3，或本文的一些其他实例的半导体器件，其中PCD是硼。
实例10可以包括半导体器件，包括：半导体主体，其包括表面；形成在半导体主体中的第一区域和第二区域，其中沟道区位于第一区域和第二区域之间，并且其中第二区域包括包含毯覆掺杂物的子区域；在半导体主体的位于第一区域上方的表面上的第一导电接触部；泄漏阻挡层；在子区域的底部部分上的第二导电接触部，其中第二导电接触部的至少一部分与泄漏阻挡层的至少一部分相邻。
实例11可以包括实例10或本文的一些其他实例的半导体器件，其中第一区域是源极区，并且第二区域是漏极区。
实例12可以包括实例10、11或本文的一些其他实例的半导体器件，其中毯覆掺杂物是磷或硼。
实例13可包括权利要求10、11或本文的一些其他实例的半导体器件，其中泄漏阻挡层是绝缘体上半导体(SOI)，其中SOI位于第一区域的底部。
实例14可以包括实例10、11或本文的一些其他实例的半导体器件，其中泄漏阻挡层是在沟道中形成的袋状沟道掺杂物(PCD)。
实例15可包括实例14或本文的一些其他实例的半导体器件，其中PCD是磷或硼。
实例16可以包括权利要求10、11或本文的一些其他实例的半导体器件，其中泄漏阻挡层包括：SOI，其中SOI位于第一区域的底部；形成在沟道中的PCD，其中PCD的第一部分与SOI的第一部分相邻，SOI的第二部分与第二导电接触部的第一部分相邻，并且PCD的第二部分与第二导电接触部的第二部分相邻。
实例17可包括实例16或本文的一些其他实例的半导体器件，其中PCD是磷或硼。
实例18可以包括一种系统，包括：存储器；处理器，与存储器耦合，其中处理器包括半导体器件，该半导体器件包括：包括表面的半导体主体；形成在半导体主体中的第一区域和第二区域，其中沟道区位于第一区域和第二区域之间，并且其中第二区域包括包含毯覆掺杂物的子区域；在半导体主体的位于第一区域上方的表面上的第一导电接触部；位于第一区域的底部的绝缘体上半导体(SOI)；形成在沟道中的袋状沟道掺杂物(PCD)，其中PCD与SOI的第一部分相邻；子区域的底部部分上的第二导电接触部，其中第二导电接触部的第一部分与SOI的第二部分相邻，并且其中第二导电接触部的第二部分与PCD的第二部分相邻。
实例19可以包括实例18或本文的一些其他实例的系统，其中第一区域是源极区，并且第二区域是漏极区。
实例20可以包括实例18、19或本文的一些其他实例的系统，其中毯覆掺杂物是磷或硼。
实例21可以包括实例18、19或本文的一些其他实例的系统，其中PCD是磷或硼。
实例22可以包括一种方法，包括：形成包括表面的半导体主体；在半导体主体中形成第一区域和第二区域，其中在第一区域和第二区域之间的半导体主体中限定沟道区；在第二区域的子区域中设置毯覆掺杂物；在半导体主体的位于第一区域上方的表面上形成第一导电接触部；在第一区域的底部形成绝缘体上半导体(SOI)；在沟道中设置袋状沟道掺杂物(PCD)，其中PCD的第一部分与SOI的第一部分相邻；以及在子区域的底部部分上形成第二导电接触部，其中第二导电接触部的第一部分与SOI的第二部分相邻，并且第二导电接触部的第二部分与PCD的第二部分相邻。
实例23可以包括实例22或本文的一些其他实例的方法，其中第一区域是源极区，并且第二区域是漏极区。
实例24可以包括实例22、23或本文的一些其他实例的方法，其中毯覆掺杂物是磷或硼。
实例25可以包括实例22、23或本文的一些其他实例的方法，其中PCD是磷或硼。
各种实施例可包括上述实施例的任何合适组合，上述实施例包括以上以组合形式(和)描述的实施例的替代(或)实施例(例如，“和”可以是“和/或”)。此外，一些实施例可以包括具有存储在其上的指令的一个或多个制品(例如，非暂时性计算机可读介质)，所述指令在被执行时导致任何上述实施例的动作。而且，一些实施例可以包括具有用于执行上述实施例的各种操作的任何合适手段的装置或系统。
所示实施方式的以上描述(包括摘要中所描述的内容)并非旨在穷举或将本公开内容的实施例限制于所公开的精确形式。虽然本文中出于说明性目的描述了特定实施方式和实例，但是如相关领域的技术人员将认识到的，在本公开内容的范围内可以进行各种等同修改。
根据以上详细描述，可以对本公开内容的实施例进行这些修改。以下权利要求中使用的术语不应被解释为将本公开内容的各种实施例限制为说明书和权利要求中公开的特定实施方式。相反，范围完全由以下权利要求确定，所述权利要求应根据权利要求解释的既定原则来解释。

Claims (25)

1.一种半导体器件，包括：
半导体主体，所述半导体主体包括表面；
第一区域和第二区域，所述第一区域和所述第二区域形成在所述半导体主体中，其中沟道区位于所述第一区域和所述第二区域之间，并且其中所述第二区域包括包含毯覆掺杂物的子区域；
第一导电接触部，所述第一导电接触部在所述半导体主体的位于所述第一区域上方的表面上；
绝缘体上半导体(SOI)，所述绝缘体上半导体(SOI)位于所述第一区域的底部；
袋状沟道掺杂物(PCD)，所述袋状沟道掺杂物(PCD)形成在沟道中，其中所述PCD的第一部分与所述SOI的第一部分相邻；以及
第二导电接触部，所述第二导电接触部在所述子区域的底部部分上，其中所述第二导电接触部的第一部分与所述SOI的第二部分相邻，并且其中所述第二导电接触部的第二部分与所述PCD的第二部分相邻。
2.根据权利要求1所述的半导体器件，其中所述第一区域是源极区，并且所述第二区域是漏极区。
3.根据权利要求1所述的半导体器件，其中所述第一区域是漏极区，并且所述第二区域是源极区。
4.根据权利要求1、2或3所述的半导体器件，其中所述毯覆掺杂物是磷。
5.根据权利要求1、2或3所述的半导体器件，其中所述毯覆掺杂物是硼。
6.根据权利要求1、2或3所述的半导体器件，其中所述毯覆掺杂物的高度在5纳米(nm)和100nm之间。
7.根据权利要求1、2或3所述的半导体器件，其中所述SOI的高度在5nm和115nm之间。
8.根据权利要求1、2或3所述的半导体器件，其中所述PCD是磷。
9.根据权利要求1、2或3所述的半导体器件，其中所述PCD是硼。
10.一种半导体器件，包括：
半导体主体，所述半导体主体包括表面；
第一区域和第二区域，所述第一区域和所述第二区域形成在所述半导体主体中，其中沟道区位于所述第一区域和所述第二区域之间，并且其中所述第二区域包括包含毯覆掺杂物的子区域；
第一导电接触部，所述第一导电接触部在所述半导体主体的位于所述第一区域上方的表面上；
泄漏阻挡层；以及
第二导电接触部，所述第二导电接触部在所述子区域的底部部分上，其中所述第二导电接触部的至少一部分与所述泄漏阻挡层的至少一部分相邻。
11.根据权利要求10所述的半导体器件，其中所述第一区域是源极区，并且所述第二区域是漏极区。
12.根据权利要求10或11所述的半导体器件，其中所述毯覆掺杂物是磷或硼。
13.根据权利要求10或11所述的半导体器件，其中所述泄漏阻挡层是绝缘体上半导体(SOI)，其中所述SOI位于所述第一区域的底部。
14.根据权利要求10或11所述的半导体器件，其中所述泄漏阻挡层是在沟道中形成的袋状沟道掺杂物(PCD)。
15.根据权利要求14所述的半导体器件，其中所述PCD是磷或硼。
16.根据权利要求10或11所述的半导体器件，其中所述泄漏阻挡层包括：
SOI，其中所述SOI位于所述第一区域的底部；以及
PCD，所述PCD形成在沟道中，其中所述PCD的第一部分与所述SOI的第一部分相邻，所述SOI的第二部分与所述第二导电接触部的第一部分相邻，并且所述PCD的第二部分与所述第二导电接触部的第二部分相邻。
17.根据权利要求16所述的半导体器件，其中所述PCD是磷或硼。
18.一种系统，包括：
存储器；以及
处理器，所述处理器与所述存储器耦合，其中所述处理器包括半导体器件，所述半导体器件包括：
半导体主体，所述半导体主体包括表面；
第一区域和第二区域，所述第一区域和所述第二区域形成在所述半导体主体中，其中沟道区位于所述第一区域和所述第二区域之间，并且其中所述第二区域包括包含毯覆掺杂物的子区域；
第一导电接触部，所述第一导电接触部在所述半导体主体的位于所述第一区域上方的表面上；
绝缘体上半导体(SOI)，所述绝缘体上半导体(SOI)位于所述第一区域的底部；
袋状沟道掺杂物(PCD)，所述袋状沟道掺杂物(PCD)形成在沟道中，其中所述PCD的第一部分与所述SOI的第一部分相邻；以及
第二导电接触部，所述第二导电接触部在所述子区域的底部部分上，其中所述第二导电接触部的第一部分与所述SOI的第二部分相邻，并且
其中所述第二导电接触部的第二部分与所述PCD的第二部分相邻。
19.根据权利要求18所述的系统，其中所述第一区域是源极区，并且所述第二区域是漏极区。
20.根据权利要求18或19所述的系统，其中所述毯覆掺杂物是磷或硼。
21.根据权利要求18或19所述的系统，其中所述PCD是磷或硼。
22.一种方法，包括：
形成包括表面的半导体主体；
在所述半导体主体中形成第一区域和第二区域，其中在所述半导体主体中且在所述第一区域和所述第二区域之间限定沟道区；
在所述第二区域的子区域中设置毯覆掺杂物；
在所述半导体主体的位于所述第一区域上方的表面上形成第一导电接触部；
在所述第一区域的底部形成绝缘体上半导体(SOI)；
在沟道中设置袋状沟道掺杂物(PCD)，其中所述PCD的第一部分与所述SOI的第一部分相邻；以及
在所述子区域的底部部分上形成第二导电接触部，其中所述第二导电接触部的第一部分与所述SOI的第二部分相邻，并且所述第二导电接触部的第二部分与所述PCD的第二部分相邻。
23.根据权利要求22所述的方法，其中，所述第一区域是源极区，并且所述第二区域是漏极区。
24.根据权利要求22或23所述的方法，其中所述毯覆掺杂物是磷或硼。
25.根据权利要求22或23所述的方法，其中所述PCD是磷或硼。
CN201910455181.XA 2018-06-29 2019-05-29 晶体管接触区域增强 Pending CN110660860A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/024,724 2018-06-29
US16/024,724 US11276780B2 (en) 2018-06-29 2018-06-29 Transistor contact area enhancement

Publications (1)

Publication Number Publication Date
CN110660860A true CN110660860A (zh) 2020-01-07

Family

ID=66668726

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910455181.XA Pending CN110660860A (zh) 2018-06-29 2019-05-29 晶体管接触区域增强

Country Status (4)

Country Link
US (2) US11276780B2 (zh)
EP (1) EP3588577A1 (zh)
CN (1) CN110660860A (zh)
TW (1) TWI815890B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276780B2 (en) * 2018-06-29 2022-03-15 Intel Corporation Transistor contact area enhancement
US11742400B2 (en) * 2018-08-14 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with deep contact structure

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8067803B2 (en) 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
US8273617B2 (en) * 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
WO2013095655A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Semiconductor device having germanium active layer with underlying diffusion barrier layer
US8872235B2 (en) * 2012-02-23 2014-10-28 Infineon Technologies Austria Ag Integrated Schottky diode for HEMTs
US9735243B2 (en) * 2013-11-18 2017-08-15 Infineon Technologies Ag Semiconductor device, integrated circuit and method of forming a semiconductor device
KR102168936B1 (ko) * 2014-03-28 2020-10-22 인텔 코포레이션 수직 반도체 디바이스들을 위한 선택적으로 재성장된 상부 컨택트
US10559469B2 (en) * 2014-04-22 2020-02-11 Texas Instruments Incorporated Dual pocket approach in PFETs with embedded SI-GE source/drain
US9385140B1 (en) 2015-02-04 2016-07-05 Texas Instruments Incorporated Efficient buried oxide layer interconnect scheme
US9812555B2 (en) 2015-05-28 2017-11-07 Semiconductor Components Industries, Llc Bottom-gate thin-body transistors for stacked wafer integrated circuits
US10497781B2 (en) 2015-12-23 2019-12-03 Intel Corporation Methods for doping a sub-fin region of a semiconductor structure by backside reveal and associated devices
WO2018039645A1 (en) 2016-08-26 2018-03-01 Intel Corporation Integrated circuit device structures and double-sided fabrication techniques
WO2018063278A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Transistors with vertically opposed source and drain metal interconnect layers
US11276780B2 (en) * 2018-06-29 2022-03-15 Intel Corporation Transistor contact area enhancement

Also Published As

Publication number Publication date
US20200006546A1 (en) 2020-01-02
US11276780B2 (en) 2022-03-15
TWI815890B (zh) 2023-09-21
TW202018951A (zh) 2020-05-16
EP3588577A1 (en) 2020-01-01
US20220157984A1 (en) 2022-05-19
US11843052B2 (en) 2023-12-12

Similar Documents

Publication Publication Date Title
US11894465B2 (en) Deep gate-all-around semiconductor device having germanium or group III-V active layer
US10622359B2 (en) Non-planar semiconductor device having doped sub-fin region and method to fabricate same
US10847653B2 (en) Semiconductor device having metallic source and drain regions
US10186580B2 (en) Semiconductor device having germanium active layer with underlying diffusion barrier layer
CN105518867B (zh) 用于嵌入式存储器和逻辑技术的垂直晶体管器件
EP3161869B1 (en) Non-planar semiconductor device having omega-fin with doped sub-fin region and method to fabricate same
TWI775732B (zh) 具有降低的閘極引發汲極漏電流（ｇｉｄｌ）的低能帶隙半導體裝置及其製造方法
US20220102488A1 (en) Dielectric and isolation lower fin material for fin-based electronics
KR102138063B1 (ko) 도핑되지 않은 드레인 언더랩 랩-어라운드 영역들을 갖는 터널링 전계 효과 트랜지스터들(ｔｆｅｔ들)
US8710490B2 (en) Semiconductor device having germanium active layer with underlying parasitic leakage barrier layer
US11843052B2 (en) Transistor contact area enhancement

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination