TW202018951A - 電晶體觸點區域強化 - Google Patents

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Abstract

一種半導體裝置，包括半導體本體，其包括表面以及形成在該半導體本體中的第一區和第二區，其中，通道區位於該第一區與該第二區之間，並且，該第二區包括子區，其包括毯狀摻雜物；在該第一區上方之該半導體本體之表面上的第一導電觸點；在該第一區的底部的絕緣體上半導體(SOI)；形成在該通道中的袋狀通道摻雜物(PCD)，其中，該PCD的第一部分與該SOI的第一部分相鄰；在該子區域的底部上的第二導電觸點，其中，該第二導電觸點的第一部分與該SOI的第二部分相鄰，並且，該第二導電觸點的第二部分與該PCD的第二部分相鄰。

Description

電晶體觸點區域強化
本發明的實施例有關於半導體裝置和處理的領域，且尤有關於電晶體觸點區域強化的領域。
在過去的幾十年中，積體電路中的特徵的縮放已成為不斷成長的半導體工業背後的驅動力。縮小到愈來愈小的特徵能使在半導體晶片的有限空間上增加功能單元的密度。舉例來說，縮小電晶體尺寸允許在晶片上結合更多數量的記憶體裝置，從而有助於製造具有增加容量的產品。然而，增加容量的動力並非沒有問題。最佳化每個裝置性能的必要性變得愈來愈重要。
積體電路裝置規模的進一步減小要求增加非平面電晶體的使用。隨著裝置間距愈來愈小，觸點區域減小。隨著觸點區域減小，接觸電阻變得益發重要。
及
予以說明電晶體觸點區域強化。以下詳細說明參照所附圖式。可在不同的圖式中使用相同的參考標號來標識相同或相似的元件。在以下說明中，出於解釋而非限制的目的，闡述諸如特定結構、架構、介面、技術等具體細節，以便提供對所要求保護的實施例的各個態樣的透徹理解。然而，對於受益於本發明的本領域技術人員顯而易見的是，所要求保護的實施例的各個態樣可在脫離此等具體細節的其他示例中實施。在某些情況下，省略或簡化眾所周知的裝置、電路、積體電路設計布局以及方法的描述，以免不必要的細節模糊本發明的實施例的說明。此外，應理解，圖中所示的各種實施例是說明性表示，而且不一定依比例繪製。舉例來說，為清楚起見，可誇大基底、層、區域等的高度、寬度、深度、厚度等。此外，應該理解，圖中所示的各種實施例可包括存在但可在一或多特定圖式中隱藏的元件。
可使用本領域技術人員通常採用的術語來描述說明性實施例的各個態樣，以將他們工作的實質傳達給本領域其他技術人員。然而，對於本領域技術人員顯而易見的是，可僅利用所描述的一些態樣來實施替代實施例。為解釋之目的，可闡述具體的數字、材料和配置，以便提供對說明性實施例的透徹理解。然而，對於本領域技術人員來說顯而易見的是，可在沒有具體細節的情況下實施替代實施例。在其他情況下，省略或簡化了眾所周知的特徵，以免模糊說明性實施例。
片語「在一實施例中」、「在實施例中」、「在各種實施例中」等被重複使用。該片語通常非指相同的實施例；然而，它可並且因此可指一或多個相同或不同的實施例。除非上下文另有規定，否則術語「包含」、「具有」和「包括」是同義詞。片語「A或B」表示(A)、(B)或(A和B)。
以下說明可使用某些術語僅用於參考目的，因此不旨在限制。例如，諸如「上」、「下」、「上方」以及「下方」且「下方」的基於透視的描述可指代參考的附圖中的方向。再例如，諸如「前」、「後」、「頂」、「底」、「後」以及「側」的術語可在一致但任意的框架內描述部件的部分的方向及/或位置。藉由參考說明所討論的組件的文字和相關圖式，使參考文獻清楚。此種術語可包括以上特別提及的詞語、其衍生詞和類似含義的詞語。此等說明僅用於有助於討論，並不旨在將本文描述的實施例的應用限制於任何特定方向。
本文可使用術語「與…耦合」或「耦合到」及其衍生詞。「耦合」可意指以下述之一或多者。「耦合」可意指二或更多元件直接物理或電氣接觸。然而，「耦合」還可意指二或更多元件間接彼此接觸，但是仍然彼此協作或互動，並且可意指一或多個其他元件耦合或連接在被稱為彼此耦合的元件之間。術語「直接耦合」可表示二或更多元件直接接觸。
應理解，當元件(例如，層、區域或基板)被指在另一元件或另一元件的表面「上」時，它可直接在另一元件上或在該元件的表面上，或是可存在中間元件。此外，應理解，當元件被稱為在另一元件或另一元件的表面「上」時，它可在另一元件或另一元件的表面「上」，而不管元件是否在垂直方向、水平方向或傾斜方向。此外，假設第一元件形成、沉積或以其他方式配置在第二元件上，可意指第一元件形成、沉積或配置在第二元件或第二元件的表面之上，並且第一元件的至少一部分可與至少一部分的第二元件直接接觸(例如，直接物理及/或電氣接觸)或間接接觸(例如，在第一元件與第二元件之間具有一或多個其他元件)。
可以以最有助於理解說明性實施例的方式將各種操作描述為多個離散操作；然而，描述的順序不應被解釋為暗示這些操作必須依賴於順序。尤其是，這些操作不需要依照呈現的順序執行。此外，示例實施例可被描述為描繪為流程圖、流程圖表、資料流程圖、結構圖或方塊圖的過程或操作流程。儘管流程圖可將操作描述為順序過程或操作流程，但是許多操作可並行、並存或同時執行。另外，可重新安排操作的順序。當其操作完成時，可終止過程或操作流程，但是也可具有圖示中未包括的額外附加操作。過程或操作流程可對應於方法、功能、過程、子例程、子程序等。當過程或操作流程對應於函數時，其終止可對應於函數返回到呼叫函數及/或主函數。
圖1A、1B和1C繪示根據各種實施例的半導體裝置。圖1A繪示半導體裝置100的前視圖。半導體裝置100可例如是任何類型的非平面電晶體，例如但不侷限於三閘極電晶體、鰭式場效電晶體(FINFET)、通道FET(TFET)、OMEGA FET、雙閘極電晶體或奈米線。在一實施例中，半導體裝置100可以是金屬氧化物半導體FET(MOSFET)，其可以是三維MOSFET。半導體裝置100可以是被隔離的裝置，或者可以是多個巢狀裝置中的一個裝置。此外，可製造額外的互連布線，以便將這些裝置整合到積體電路中。
半導體裝置100可包括半導體本體104。半導體本體104也可稱為鰭。半導體本體104可包括第一表面106和第二表面108(圖1A中未顯示)，其中，第一表面106與第二表面108相對。第一表面106或第二表面108在本文中可稱為表面。例如，第一表面106可以是頂表面，第二表面108可以是與頂表面垂直相對的底表面，或者例如，第一表面106可以是底表面，第二表面108可以是與底表面垂直相對的頂表面，或者例如，第一表面106可以是諸如左側表面或右側表面的第一側表面，第二表面108可以是諸如右側表面或左側表面的第二側表面，其與第一側表面水平相對，或者，第一表面106可以是第一傾斜表面，第二表面108可以是第一個傾斜表面對面的第二傾斜表面。此外，裝置或元件的頂表面可被稱為前側，而裝置或元件的底可被稱為後側。半導體本體104可由任何材料形成，該材料可藉由施加外部電氣控制而從絕緣狀態可逆地改變為導電狀態。舉例來說，半導體本體104可由諸如但不侷限於矽、鍺、矽鍺、銻化銦、碲化鉛、砷化銦、磷化銦、磷化鎵、砷化鎵、砷化鎵銦、銻化鎵的半導體材料形成。
半導體裝置100還可包括形成在半導體本體104中的第一區110和形成在半導體本體104中的第二區120。因此，半導體本體104可包括形成在半導體本體104中的第一區110和第二區120。第二區120可位於半導體本體104之與包括第一區110的半導體本體104的一側相對的一側。舉例來說，如下所述且如圖1A所示，第一區110和第二區120可形成在半導體本體104中通道區130的相對側(描述於下)。在一實施例中，第一區110可以是汲極區而第二區120可以是源極區。在另一實施例中，第一區110可以是源極區而第二區120可以是汲極區。在一實施例中，可移除半導體本體104的材料並取代以另一種半導體材料，例如，藉由磊晶沉積(epitaxial deposition)，以形成第一區110和第二區120，其中，第一區110和第二區120可由諸如但不侷限於矽、鍺、矽鍺或其他III-V族材料的材料形成(描述於下)。在一實施例中，可摻雜第一區110中的半導體本體104的原始材料以形成第一區110，而且可摻雜第二區120中的半導體本體104的原始材料以形成第二區120。
第一區110和第二區120可由相同的導電類型形成，例如N型或P型導電性。在一實施例中，第一區110和第二區120可具有在約1×1019 原子/cm3 和約1×1021 原子/cm3 之間的摻雜濃度。第一區110和第二區120可由均勻濃度形成，或者可以是不同濃度的子區域或摻雜分布。例如，半導體裝置100可以是對稱電晶體，在此情況下，第一區110和第二區120可包括相同的摻雜濃度和分布。或者，半導體裝置100可以是不對稱電晶體，在此情況下，第一區110和第二區120的摻雜濃度和分布可變化，以便獲得特定的電特性。
半導體裝置100還可包括形成在第一區110上方之半導體本體104的第一表面106上的第一導電觸點112。在一實施例中，第一導電觸點112可形成在半導體本體104之暴露表面上，其中，該暴露的表面可在第一區110上。在另一實施例中，第一導電觸點112可形成在第一區110的暴露表面上。可在第一區110上或其內形成第一導電觸點112的暴露表面可被稱為第一觸點區域或觸點區域。第一觸點區域可以是第一區110可與第一導電觸點112耦合的位置。在一實施例中，第一導電觸點112可沉積在半導體本體104的第一表面106上而不需要蝕刻。在另一實施例中，第一導電觸點112可在第一區110的至少一部分上方凹陷蝕刻半導體本體104並在第一區110的暴露表面上沉積第一導電觸點112之後形成。
如圖1B所示，第二區120可包括子區122。子區122可包括毯狀摻雜物124，其也可被稱為毯狀源極汲極摻雜物。在一實施例中，子區122可位於第二區120的底部。雖然本文的實施例可將子區122描述為位於第二區120的底部，但是如果半導體裝置100處於與圖1A中所示不同的方位，則子區122可位於第二區120的頂部或是位於第二區120的一側。在一實施例中，子區122可由包括區域122A和區域122B的區域所界定，如圖1B所示，其中，區域122A可以是子鰭區域，並且區域122B可以是磊晶區。此外，子區122的區域122A可具有高度L'，子區122可具有高度HSR 。在一實施例中，區域122A的高度L'可在從5奈米(nm)(含)至40奈米(含)的範圍內，如圖1B所示測量。此外，HSR 可在5nm(含)至100nm(含)的範圍內。如果半導體裝置100處於與圖1A和圖1B中所示之不同的方位，高度L'和HSR 可如半導體裝置100處於如圖1A和圖1B中所示之方位般測量。此外，儘管本文的實施例可描述諸如L'和HSR 的高度，以下描述的其他高度，但是如果半導體裝置100處於與圖1A中所示之不同的方位，則這種高度可以是寬度或深度或厚度。
在一實施例中，毯狀摻雜物124可經由子區122的區域122A植入到第二區120中。儘管本文的實施例描繪了區域122A中的毯狀摻雜物124及子區122的區域122B，但是毯狀摻雜物124可集中在區域122B中，或者全部或實質上全部的毯狀摻雜物124可在區域122B中。此外，毯狀摻雜物124例如藉由擴散，可延伸超出子區122。舉例來說，毯狀摻雜物124可延伸到第二區120中。儘管子區122被描繪為包括矩形形狀及菱形形狀，但是子區122可以有任何其他的形狀，其可根據形成或以其他方式處理子區122或第二區120而產生。例如，子區122可具有蘑菇狀的形狀或任何其他形狀。雖然本文的實施例可包括與第二導電觸點170(描述於下)相鄰的毯狀摻雜物124，但是本文的實施例可包括可至少部分在第二導電觸點170內的毯狀摻雜物124。
毯狀摻雜物124可以為可摻雜第二區120以消除、防止、減輕、減少或緩和子鰭洩漏的植入物，其例如可以是處於關斷狀態之電晶體的源極區和汲極區之間的電流洩漏。在一實施例中，如果例如半導體裝置100是NMOS電晶體，則毯狀摻雜物124可以是磷。雖然磷被描述為用於NMOS電晶體的毯狀摻雜物124，但是毯狀摻雜物124可包括諸如但不侷限於氮、銻或任何V族材料(描述於下)的材料。在另一實施例中，如果例如半導體裝置100是PMOS電晶體，則毯狀摻雜物124可以是硼。儘管硼被描述為用於PMOS電晶體的毯狀摻雜物124，但用於PMOS電晶體的毯狀摻雜物124可包括其他材料，例如但不侷限於矽、鍺、鋁、鎵、銦、鈧或任何III族材料(描述於下)。此外，III族和V族材料可以是IV族(描述於下)基底的摻雜物，且IV族材料可以是III-V族(描述於下)基底的摻雜物。毯狀摻雜物124可以是可消除、防止、減輕、減少或緩和子鰭洩漏的任何材料，其至少部分根據用以形成(描述於下)半導體裝置100之基底的類型以及用以產生第一區110和第二區120之摻雜物的類型。
毯狀摻雜物124可藉由任何合適的沉積或植入步驟形成，例如但不侷限於磊晶化學氣相沉積法或其他沉積法，例如但不侷限於原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)、高密度電漿(HDP)輔助化學氣相沉積(CVD)或低溫CVD。
位於第一區110與第二區120之間的半導體本體104的一部分可界定半導體裝置100的通道區130。因此，第一區110可在通道區130的一側上與通道區130相鄰，其可稱為通道區130的第一側，而且第二區120可在通道區130的另一側上與通道區130相鄰，其可稱為通道區130的第二側，與通道區130的第一側相對。通道區130的第一側可以是通道區130的左側，通道區130的第二側可以是通道區130的右側。或者，通道區130的第一側可以是通道區130的右側，且通道區130的第二側可以是通道區130的左側。雖然基於圖1A中的半導體裝置100的方位，第一區110和第二區120被描述成位於通道區130的左側和右側，如果半導體裝置100處於與圖1A中所示之不同的方位，則第一區110和第二區120可在通道區130的相對二側處彼此之上和之下。
在一實施例中，通道區130可以是本質(intrinsic)或未摻雜的單晶矽。在另一實施例中，通道區130可以是摻雜的單晶矽。當摻雜通道區130時，可將其摻雜至約1×1016 原子/cm3 至約1×1019 原子/cm3 之間的導電率位準。此外，當摻雜通道區130時，可摻雜到第一區110和第二區120的相反導電類型。例如，第一區110和第二區120可以是N型導電性，在此情況下通道區130可摻雜成P型導電性。結果，半導體裝置100可形成為負通道MOS(NMOS)電晶體。類似地，例如，第一區110和第二區120可以是P型導電性，在此情況下，通道區130可被摻雜成N型導電性。結果，半導體裝置100可形成為正通道(PMOS)電晶體。通道區130可以均勻摻雜。或者，通道區130可以非均勻摻雜或以不同的濃度摻雜，以提供特定的電氣和性能特性。
半導體裝置100還可包括形成在通道區130之上的閘極結構140。閘極結構140可形成在第一表面106和半導體本體104的位於通道區130上方的部分的一對側壁之上。於是，上述通道區130可被定義為由閘極結構140圍繞的半導體本體104的區域。儘管通道區130位於第一區110與第二區120之間，但是第一區110和第二區120可在閘極結構140下面延伸以界定通道區130，通道區130可小於閘極結構140之寬度。
閘極結構140可包括閘極電極層(未顯示)和閘極介電質層(未顯示)。在一實施例中，閘極電極層可由多種合適的金屬或金屬合金形成，例如包括諸如但不侷限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、氮化鈦、鉭、氮化鉭、鋁、鎢、銅、釕、鈀、鉑、鈷、鎳或導電金屬氧化物的材料。在一實施例中，閘極介電層可由諸如但不侷限於氧化鉿、氧氮化鉿、矽酸鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、矽酸鋯、氧化鋯矽、氧化鉭、氧化鈦、鈦酸鍶鋇、鈦酸鋇、氧化鋇鈦、鈦酸鍶、氧化鍶鈦、氧化鋇鍶鈦、氧化釔、氧化鋁、氧化鈧鉛鍶、鈮酸鉛鋅的材料或其組合形成。
閘極結構140還可包括一對間隔件142，在閘極結構140的二側上各有一間隔件，其中，間隔件142形成在閘極結構140的側壁上。間隔件142可由任何合適的電絕緣體、介電質、氧化物或氮化物材料形成。例如，間隔件142可由但不侷限於二氧化矽、氮氧化矽或氮化矽形成。儘管間隔件142被描繪為包括單層，但是間隔件142可包括多於一層，以便例如定制間隔件142的電特性(例如，介電常數)或定制一或多個物理尺寸。
因此，第一區110和第二區120可配置在半導體本體104中，並且第一導電觸點112可配置在第一區110上。此外，半導體本體104可包括半導體裝置100的通道區130並且可被配置在第一區110與第二區120之間。閘極結構140可配置在半導體本體104上及上方，並且閘極間隔件142可配置在閘極結構140的任一側上。儘管第一區110和第二區120的側壁被描繪成相對直且垂直的，第一區110和第二區120的側壁可以是刻面的或曲線的或是可根據第一區110和第二區120的處理而產生的任何其他形狀。此外，第一區110和第二區120可在對應的間隔件142下方或在對應的間隔件142和閘極結構140下方延伸。
半導體裝置100還可包括在第一區110的底部的SOI 150。在一實施例中，SOI 150的至少第一部分可與PCD 160的至少第一部分(描述於下)相鄰並且SOI 150的至少第二部分可與第二導電觸點170的至少第一部分相鄰(描述於下)。在另一實施例中，SOI 150的至少一部分可與PCD 160的至少一部分以及第二導電觸點170的至少一部分相鄰。SOI 150可與PCD 160及/或第二導電觸點170或PCD 160的至少一部分及/或第二導電觸點170直接物理接觸，或與PCD 160及/或第二導電觸點170或PCD 160的至少一部分及/或第二導電觸點170間接接觸(例如，具有一或多個其他元件在SOI 150與第二導電觸點170之間)或者不與PCD 160或第二導電觸點170接觸。儘管本文的實施例可將SOI 150描述為位於第一區110的底部，但是如果半導體裝置100處於與圖1A中所示不同的方位，則SOI 150可位於第一區110的頂部或一側。在一實施例中，SOI 150的至少一部分可延伸到通道區130中，假設半導體裝置100能夠如預期操作，舉例來說，當半導體裝置100處於「導通」狀態時具有以下描述的電流流動。在另一實施例中，SOI 150可延伸到通道區130中並延伸到第二區120中，條件是半導體裝置100能夠按預期操作，例如，當半導體裝置100處於「導通」狀態時具有以下描述的電流流動。在一實施例中，SOI 150可在第一區110內部。在另一實施例中，SOI 150可包括在半導體本體104內部的部分和在半導體本體104外部的部分。
在一實施例中，SOI 150可具有2 nm與115 nm之間的高度，例如，在2 nm與3 nm之間。此外，SOI 150的高度可至少等於或者至少近似或實質上等於第二導電觸點170的高度。SOI 150可具有均勻的高度，或者SOI 150可具有變化的高度，例如，SOI 150可在與導電觸點170相鄰的部分處具有一定高度，並且在與導電觸點170不相鄰的一部分或多個部分處具有一或多不同高度。因此，SOI 150的全部或部分可以是所形成高度至少等於、至少近似等於或至少實質上等於第二導電觸點170的高度。
SOI 150可由適合於半導體裝置製造的半導體材料和絕緣材料構成。半導體材料例如可由諸如但不侷限於由單晶材料構成的下部大塊基底的材料形成，該材料可包括但不侷限於矽、鍺、矽鍺或III-V族(定義於下)化合物半導體材料。絕緣材料可由可包括例如但不侷限於配置在半導體材料上的二氧化矽、氮化矽或氮氧化矽的材料形成。
半導體裝置110還可包括形成在通道130中的PCD 160。圖1A和圖1C繪示PCD 160。PCD 160可以是形成在通道區130中的摻雜區。在一實施例中，PCD 160可被植入通道130經由具有先前結合子區122描述的高度L'的區域。PCD 160可具有5 nm與100 nm之間的高度。
雖然半導體裝置100被描述為包括SOI 150及PCD 160兩者，但是本文的實施例可包括包括一個或另一個的半導體裝置100。例如，在一實施例中，半導體裝置100可包括SOI 150但不包括PCD 160。此外，例如，在另一實施例中，半導體裝置100可包括PCD 160但不包括SOI 150。此外，兩者的組合SOI 150和PCD 160、或SOI 150本身、或PCD 160本身可稱為洩漏障壁。
在一實施例中，如果半導體裝置100包括SOI 150和PCD 160兩者，則PCD 160的至少第一部分可與SOI 150的至少第一部分相鄰。在另一實施例中，如果半導體裝置100包括SOI 150和PCD 160兩者，則PCD 160的至少一部分可與SOI 150的至少一部分相鄰。PCD 160可與SOI 150的第一部分或至少一部分的SOI 150直接物理接觸或間接接觸(例如，在PCD 160與SOI 150之間具有一或多個其他元件)或不與SOI 150接觸。PCD 160可形成在通道區130內。然而，PCD 130可延伸到第二區120中且形成在通道區130與第二區120之間的接面處。此外，PCD 160可延伸到第一區110中，並且可形成在通道區130和第一區110之間的接面處。
在一實施例中，PCD 160的至少第二部分可與第二導電觸點170的至少第二部分(描述於下)相鄰。在另一實施例中，PCD 160的至少一部分可與第二導電觸點170的至少一部分相鄰。在一實施例中，PCD 160可在第二導電觸點170上方。儘管本文的實施例可將PCD 160描述為在第二導電觸點170上方，如果半導體裝置100處於與圖1A中所示不同的方位，則PCD 160可在第二導電觸點170下方或第二導電觸點170側。PCD 160可與第二導電觸點170直接物理接觸或者與第二導電觸點170間接接觸(例如，在PCD 160與第二導電觸點170之間具有一或多個其他元件)或者不與第二導電觸點170接觸。雖然本文中的實施例可包括與第二導電觸點170相鄰的PCD 160，本文的實施例可包括至少部分在第二導電觸點170內的PCD 160。PCD 160可具有與通道區130相同的導電率，但具有高於通道區130的摻雜的濃度。可藉由使用例如傾斜離子植入或傾斜摻雜物植入技術，或者例如角度離子植入或角度摻雜物植入技術，在閘極結構140下方離子植入摻雜物來形成PCD 160。
PCD 160可為磷或硼。PCD 160可以是上述至少部分基於用以形成(描述於下)半導體裝置100之基底的類型以及用以形成第一區110和第二區120之摻雜物的類型，可消除、防止、減輕、減少或減緩子鰭洩漏的任何材料。例如，如果半導體裝置100包括N型導電性的源極區和汲極區，則PCD 160可以是磷。雖然磷被描述為用於NMOS電晶體的毯狀摻雜物124，但是毯狀摻雜物124可例如包括諸如但不侷限於氮、銻或任何V族材料(描述於下)的材料。此外，例如，如果半導體裝置100包括P型導電性的源極區和汲極區，則PCD 160可以是硼。儘管硼被描述為用於PMOS電晶體的毯狀摻雜物124，但用於PMOS電晶體的毯狀摻雜物124可包括其他材料，例如但不侷限於矽、鍺、鋁、鎵、銦、鈧或任何III族材料(描述於下)。
半導體裝置100還可包括形成在子區122的底部上的第二導電觸點170。在一實施例中，第二導電觸點170可形成在子區122的底部的暴露表面上。在另一實施例中，第二導電觸點170可形成在子區122下方的第二區120的暴露表面上。可形成第二導電觸點170之子區122的底部部分上的暴露表面或可形成第二導電觸點170之第二區120的暴露表面可被稱為第二觸點區域或觸點區域。第二觸點區域可以是子區122可與第二導電觸點170耦合的位置。
在一實施例中，如果半導體裝置100包括SOI 150，則第二導電觸點170的至少第一部分可與SOI 150的至少第二部分相鄰。此外，如果半導體裝置100包括PCD 160，則第二導電觸點170的至少第二部分可與PCD 160的至少第二部分相鄰。在一實施例中，第二導電觸點170可沉積在子區122的底部上，而不需要蝕刻或拋光。在另一實施例中，第二導電觸點170例如可在蝕刻(例如，可以是但不侷限於乾蝕刻、濕蝕刻或兩者)或拋光(例如，可以是但不侷限於化學拋光、機械拋光、或化學機械拋光(CMP))半導體本體104或第二區120的至少一部分內的基板之後形成，以及沉積第二導電觸點170於子區122的暴露的表面上或第二區120的暴露表面上。
在一實施例中，第一導電觸點112可以是汲極觸點，第二導電觸點170可以是源極觸點。在另一實施例中，第一導電觸點112可以是源觸點，第二導電觸點170可以是汲極觸點。第一導電觸點112和第二導電觸點170可由純金屬形成，例如但不侷限於鈦、鎢、鎳、銅或鈷或任何其他合適的金屬，或者可以是例如但不侷限於金屬金屬合金或金屬半導體合金的合金，例如，像是可藉由例如使金屬與矽或矽鍺反應形成的矽化物。儘管第一導電觸點112繪示在半導體本體104的第一表面106上，但是第一導電觸點112可位於半導體本體104的第二表面108上。例如，可蝕刻SOI 150以產生用以沉積第一導電觸點112的觸點區域。
由於毯狀摻雜物124、SOI 150和PCD 160或其任何組合或這些元件中的任何一本身的存在，可強化第二導電觸點170的觸點區域，例如，第二導電觸點170的觸點區域可大於傳統非平面電晶體的觸點區域。此外，例如，第二導電觸點170的觸點區域可以是強化的觸點區域，因為它可大於第一導電觸點112的觸點區域，或者，例如，如果第二導電觸點170形成在第二區120上方的第一表面106上，則第二導電觸點170的觸點區域可大於第一導電觸點112的觸點區域。
可從正面接觸第一導電觸點112(其例如可以是汲極觸點)，並且可從背面接觸第二導電觸點170(其例如可以是源觸點)。毯狀摻雜物124可摻雜子區122，其可被稱為HSI，其例如可以是從第一表面106測量的半導體本體104的高度，並且毯狀摻雜物124可被設置在包括源極區(或汲極區)的半導體本體104的一側上，用以消除、減輕、防止、減輕或減緩子鰭洩漏。因此，可藉由在半導體裝置100的一側(例如，可以是源極側)使用HSI下方的可用的佔用面積來增加第二導電觸點170的觸點區域。結果，源極側接觸電阻，可減輕電晶體「導通」狀態下的顯性電阻(dominant resistance)。儘管可藉由使用低於半導體裝置100的源極側下方的HSI以下的可用的佔用面積來增加觸點區域，但是可強化半導體裝置100的汲極側處的觸點的觸點區域以減輕汲極側接觸電阻。
以上描述的子鰭洩漏可藉由毯狀摻雜物124、SOI 150或PCD 160或其組合或此等元件中的任一本身來消除、減輕、防止、減緩或減少，儘管若半導體裝置100包括SOI 150沒有PCD 160或包括PCD 160沒有SOI 150，第二導電觸點170的觸點區域可能不大於若半導體裝置100包括SOI 150和PCD 160兩者的情況。舉例來說，毯狀摻雜物124可進入在半導體裝置100的源極側的子鰭。此外，如果子區122位於半導體本體104之包括源極區的一側的底部或下方，則使用掩模以於半導體本體104之包括汲極區的一側的底部或下方形成SOI 150(或者如果子區122位於半導體本體104之包括汲極區的一側的底部或下方，則SOI 150可配置在半導體裝置100之包括源極區的一側的底部或下方)，因此僅在汲極側而不是在源極側，或者主要在汲極側(或者如果子區122位於半導體本體104之包括汲極區的一側的底部或下方，則源極側僅在源極側，而不是在汲極側，或者主要在源極側的下方)下方產生SOI。此外，PCD 160可藉由傾斜或毯狀源極(或者汲極，如果子區122位於半導體本體104之包括汲極區的一側的下方)摻雜物植入，例如，用於NMOS裝置的磷和用於NMOS的硼來形成PMOS裝置。此外，導電觸點可藉由接觸金屬沉積形成，例如，在作為強化觸點區域的觸點區域中，其例如可以是源極側的觸點區域，或者例如可以是，汲極側的觸點區域。
結果，可使用SOI 150及/或PCD 160布局來關閉有源鰭下方的汲極至源極洩漏(亦或是源極至汲極洩漏)，而且可相對於未以與半導體裝置100相同方式形成的非平面電晶體增加或強化第二導電觸點170的觸點區域的尺寸。例如，取決於例如背面上的鰭佔用面積量，可獲得觸點區域的顯著改善。例如，對於背面上的25 nm剩餘鰭，第二導電觸點170的觸點區域可加倍，並且如果前側尺寸是大約50 nm，則背面上的25 nm的額外鰭將為觸點區域提供，例如50 nm周長增加。在一實施例中，例如，如果子鰭區122的區域122A具有高度L'，如圖1B所示，作為觸點區域強化之結果的總觸點區域可以是，例如，LCA 等於兩倍L'(或LCA = 2*L')，其中，LCA 可以是導電觸點170的觸點區域的總長度，其可以是圖1B中所示的LCA1 和LCA2 的總和。儘管實施例可包括LCA 的總觸點區域等於兩倍L'(或LCA = 2*L')，但是本文的實施例可包括大約兩倍L'(或2*L')的總觸點區域，或者可包括總觸點區域最多為兩倍L'(或2*L')。此外，儘管實施例可包括LCA 作為LCA1 和LCA2 的總和，但是實施例可包括LCA 作為子區122之任何部分的總和或者與第二導電觸點170接觸或與第二導電觸點170耦合的子區122的任何部分的長度的總和。
如果子區122未摻雜或摻雜有與第二區120相同的摻雜物，則可能發生關閉狀態電流流動或關閉狀態洩漏。此外，基於粗糙電阻分配，這可提供例如大約25%的線性區域汲極電流(Idlin)增益以及大約12.5%的飽和區域汲極電流(Idsat)增益，其在甚至更小的間距中更大。儘管第二導電觸點170的觸點區域被描述為強化的觸點區域，但是第一導電觸點112的觸點區域可以是強化的觸點區域，或者是第一導電觸點112的觸點區域和第二導電觸點170的觸點區域可以是強化的觸點區域。
在本文的實施例中，當閘極結構140處於「導通」狀態時，半導體裝置100的電流可如下。電流可從第二導電觸點170流到第二區120，跨越通道區130，流到第一區110，以及流到第一導電觸點112。儘管電流被描述為當閘極結構140處於「導通」狀態時從第二導電觸點170流到第一導電觸點112，本文的實施例可包括當閘極結構140處於「導通」狀態時電流從第一導電觸點112流到第一區110，跨越通道區130，到第二區120以及到第二導電觸點170。
圖2A、2B、2C、2D、2E及2F繪示根據各種實施例的圖1A中所示的半導體裝置的形成階段。如圖2A所示，用於形成半導體裝置100的起始結構可包括基底102。基底102可由用於半導體裝置製造的任何合適的材料形成。在一些實施例中，基底102可以是大塊基底，其可包括IV族半導體材料(例如，Si、Ge、SiGe)、III-V族半導體材料或任何其他合適的一或多材料；絕緣體上X(XOI)結構，其中X是上述材料之一(例如，IV族及/或III-V族半導體材料)，而且絕緣體材料是氧化物材料或介電質材料或一些其他電絕緣材料，使得XOI結構包括兩個半導體層之間的電絕緣材料層；或者一些其它合適的多層結構，其中頂層包括上述半導體材料之一(例如，IV族或III-V族半導體材料)。本文中「IV族半導體材料」(或「IV族材料」或通常「IV」)的使用可包括至少一種IV族元素(例如，矽、鍺、碳、錫)，例如諸如但不侷限於矽(Si)、鍺(Ge)、矽鍺(SiGe)等。本文中「III-V族半導體材料」(或「III-V族材料」或通常「III-V」)的使用可包括至少一種III族元素(例如、鋁、鎵、銦)並且至少一V族元素(例如，氮、磷、砷、銻、鉍)，例如但不侷限於砷化鎵(GaAs)、砷化銦鎵(InGaAs)、砷化鋁銦(InAlAs)、磷化鎵(GaP)、銻化鎵(GaSb)、磷化銦(InP)等。本文中「V族半導體材料」(或「V族材料」或通常「V」)的使用可包括至少一種V族元素，例如但不侷限於氮、磷、砷、銻、鉍等。
舉例來說，基底102可由例如使用矽形成的晶體基底形成，或者，例如，基底102的形成可使用諸如但不侷限於鍺、矽鍺、銻化銦、碲化鉛、砷化銦、磷化銦、磷化鎵、砷化鎵、砷化銦鎵、銻化鎵或III-V族化合物半導體材料的其他組合。儘管本文描述可形成基底102的材料的一些示例，但是可使用作為可在其上構建半導體裝置的基礎的任何材料。
如圖2A中進一步所示，基底102可包括形成在基底102上的一或多個半導體本體104。儘管圖2A繪示四個半導體本體104，但是本文的實施例不侷限於包括四個半導體本體104的半導體裝置100。半導體裝置100可包括任何數量的半導體本體104，無論是一個半導體本體104還是多於一個半導體本體104。在一實施例中，半導體本體104可由與基底102相同的材料形成。在另一實施例中，半導體本體104可由與用於形成基底102的材料不同的材料形成。
如圖2A及圖2B所示，半導體裝置100還可包括第一區110、第一導電觸點112、第二區120、通道區130、閘極結構140和間隔件142。半導體本體104、第一區110、第一導電觸點112、第二區120、通道區130、閘極結構140和間隔件142結合圖1A描述於上。如結合圖2B-2F所示，可在半導體裝置100的形成期間移除基底102。可藉由任何技術移除基底102，例如但不侷限於研磨程序、拋光程序、濕式蝕刻程序、乾蝕刻程序或切割程序。雖然本文的實施例可包括不含有基底102的半導體裝置100，但是本文的實施例可包括含有基底102的至少一部分的半導體裝置100。
如圖2C及圖2D所示，半導體裝置100還可包括圖2B的結構，其可包括子區122和毯狀摻雜物124。子區122和毯狀摻雜物124結合圖1A和圖1B描述於上。
如圖2E所示，半導體裝置100還可包括圖2C的結構，其可包括SOI 150和PCD 160。SOI 150和PCD 160給合圖1A和1C描述於上。
如圖2F所示，半導體裝置100還可包括圖2E的結構，其可包括第二導電觸點170。以上結合圖1A描述第二導電觸點170。雖然本文的實施例可包括不含有第二表面108的半導體裝置100，但是本文的實施例可包括含有第二表面108的至少一部分的半導體裝置100。
圖3繪示用於形成圖1A中所示的半導體裝置的操作流程。操作流程300可包括在302處形成包括第一表面106的半導體本體104。操作流程300可包括在304處在半導體本體104中形成第一區110和第二區120，其中，通道區130被界定在半導體本體104中的第一區110與第二區120之間。操作流程300可包括在306處在第二區120的子區122中設置毯狀摻雜物124。操作流程300可包括在308處在第一區110上方之第一表面106上形成第一導電觸點112。在一實施例中，操作流程300還可包括形成閘極結構140和間隔件142。
操作流程300還可包括在310處在第一區110的底部形成SOI 150。操作流程300還可包括在312處在通道區130中設置PCD 160，其中，PCD 160的第一部分可與SOI 150的第一部分相鄰。操作流程300還可包括在314處在子區122的底部上形成第二導電觸點170，其中，第二導電觸點170的第一部分可與SOI 150的第二部分相鄰且第二導電觸點170的第二部分可與PCD 160的第二部分相鄰。
圖4繪示根據各種實施例的另一半導體裝置。像半導體裝置100一樣，半導體裝置400可以是例如任何類型的非平面電晶體，例如但不侷限於三閘極電晶體、FINFET、TFET、OMEGA FET、雙閘極電晶體或奈米線。在一實施例中，如同半導體裝置100，半導體裝置400可為可以是三維MOSFET的MOSFET。除了結合圖4所描述者之外，半導體裝置400與上述半導體裝置100相同。
半導體裝置400可包括半導體本體404。半導體裝置400可包括任何數量的半導體本體404，無論是一個半導體本體404還是多於一個半導體本體404。半導體本體404可包括第一表面406、第一區410、第一導電觸點412、第二區420、通道區430、閘極結構440、以及間隔件442。半導體本體404、第一表面406、第一區410、第一導電觸點412、第二區420、通道區430、閘極結構440以及間隔件442與以上結合圖1A所描述的對應元件半導體本體104、第一表面106、第一區110、第一導電觸點112、第二區120、通道區130、閘極結構140以及間隔件142相同。
半導體裝置400還可包括在第一區410的底部的SOI 450，其中SOI 450的至少一部分可與PCD 460的至少一部分相鄰(描述於下)。SOI 450的至少一部分可與PCD 460直接物理接觸或者與第二導電觸點460的至少一部分間接接觸(例如，在SOI 450與PCD 460之間具有一或多個其他元件)或者不與PCD 460接觸。除了結合圖4所描述者之外，SOI 450與以上結合圖1A所描述的對應元件SOI 150相同。
半導體裝置400可進一步包括PCD 460。PCD 460可以是在通道區430中形成的摻雜區。在一實施例中，PCD 460可經由具有先前與子區122有關描述之高度L'的區域植入到通道430中。儘管半導體裝置400被描述成包括SOI 450和PCD 460兩者，但是本文的實施例可包括含有一個或另一個的半導體裝置400。此外，SOI 450和PCD 460的組合或SOI 450本身、或PCD 460本身可稱為洩漏障壁。
如果半導體裝置400包括SOI 450和PCD 460兩者，則PCD 460的至少一部分可與SOI 450的至少一部分相鄰。PCD 460的至少一部分可與SOI 450的至少一部分直接物理接觸或與SOI 450的至少一部分間接接觸(例如，在PCD 460與SOI 450之間具有一或多個其他元件)或不與SOI 450接觸。PCD 460可形成於通道區430內。然而，PCD 430可延伸到第二區420中並且形成在通道區430與第二區420之間的接面處。此外，PCD 460可延伸到第一區410中，並且可形成在通道區430與第一區410之間的接面處。
PCD 460可在PCD 460的一側與SOI 450相鄰，並且PCD 460可在PCD 460的相對側與第二導電觸點470(描述於下)相鄰，其中PCD 460的至少一部分可與第二導電觸點470的至少一部分相鄰。PCD 460可與SOI 450的至少一部分或第二導電觸點470的至少一部分或兩者直接接觸，或與SOI 450或第二導電觸點470的至少一部分或兩者間接接觸(例如，在SOI 450或第二導電觸點470或兩者之間具有一或多個其他元件)或不與SOI 450或第二導電觸點470或兩者接觸。雖然本文的實施例可包括與第二導電觸點470相鄰的PCD 460，但是本文的實施例可包括至少部分在第二導電觸點470內的PCD 460。除了結合圖4所描述者之外，PCD 460與以上結合圖1A描述的對應元件PCD 160相同。
半導體裝置400還可包括形成在子區422的底部上的第二導電觸點470。在一實施例中，如果半導體裝置400包括PCD 460和SOI 450，則第二導電觸點470的至少一部分可與PCD 460的至少一部分相鄰。在另一實施例中，如果半導體裝置400包括SOI 450而非PCD 460，則第二導電觸點470的至少一部分可與SOI 450的至少一部分相鄰。除了如結合圖4所述者以外，第二導電觸點470與以上結合圖1A描述的對應元件第二導電觸點170相同。
圖5繪示根據各種實施例的示例電子裝置。電子裝置500可以是例如行動通訊裝置或桌上型或基於機架的電子裝置。電子裝置500可包括例如主機板502的主機板，其也可稱為板。板502可包括多個組件，包括但不侷限於處理器504、儲存裝置506以及至少一個通訊晶片508。
根據其應用，計算系統500可包括可或不可實體以及電氣耦合到板502的一或多個其他組件。此等其他組件可包括但不侷限於圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器(AMP)、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機和大量儲存裝置(諸如硬碟驅動器、光碟(CD)、數位通用碟(DVD)等)。
電子裝置500的處理器504可包括根據本文描述的各種實施例的一或多個裝置，諸如根據本文描述的各種實施例的半導體裝置100或半導體裝置400。術語「處理器」可指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置的一部分。
電子裝置500可包括儲存裝置506。在一些實施例中，儲存裝置506可包括一或多個固態驅動器。可包括在儲存裝置506中的儲存裝置的示例包括但不侷限於揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體，ROM)、快閃記憶體及大量儲存裝置(例如硬碟驅動器、光碟(CD)、數位通用碟(DVD)等)。圖6繪示與記憶體604耦合的處理器602，其中處理器602可包括半導體裝置100的各種實施例。處理器602還可包括半導體裝置400的各種實施例。
通訊晶片508和天線能實現用於向電子裝置500傳送資料和從電子裝置500傳送資料的無線通訊。術語「無線」及其衍生物可用於描述電路、裝置、系統、方法、技術，可藉由使用調變的電磁輻射透過非固體介質傳送資料的通訊信道等。該術語並不暗示相關裝置不包含任何電線，儘管在一些實施例中它們可能不包含任何電線。通訊晶片508可實現多種無線標準或協定中的任何一種，包括但不侷限於電子電機工程師協會(IEEE)標準，其包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如，IEEE 802.16-2005修訂)、長期演進(LTE)計劃以及任何修訂、更新及/或修訂(例如，高階LTE計劃、超行動寬頻(UMB)計劃(也稱為「3GPP2」)等)。IEEE 802.16兼容寬頻廣域(BWA)網路通常被稱為WiMAX網路，其代表全球互通微波存取，其是通過IEEE 802.16標準的一致性和互通性測試的產品的認證標誌。通訊晶片508可根據全球行動通訊系統(GSM)、通用封包無線服務(GPRS)、通用行動電信系統(UMTS)、高速分組存取(HSPA)、演進的HSPA(E-HSPA)來操作，或LTE網路。通訊晶片508可根據用於GSM演進的強化資料(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用地面無線電存取網路(UTRAN)或演進UTRAN(E-UTRAN)來操作。通訊晶片508可根據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位強化無線電信(DECT)、演進資料最佳化(EV-DO)、其衍生物以及任何其他衍生物，以及指定為3G、4G、5G及更高版本的其他無線協定來操作。在其他實施例中，通訊晶片508可根據其他無線協議進行操作。
電子裝置500可包括多個通訊晶片508。例如，第一通訊晶片508可專用於諸如Wi-Fi和藍牙的較短距離無線通訊，而且第二通訊晶片508可專用於較長距離的無線通訊，如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO等。在一些實施例中，通訊晶片508可支援有線通訊。例如，電子裝置500可包括一或多個有線伺服器。
在各種實施方式中，電子裝置500可以是膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、攜帶式音樂播放器或數位錄影機。在進一步的實作中，電子裝置500可以是處理資料的任何其他電子裝置。在一些實施例中，本文揭示的凹陷導電觸點可在高性能電子裝置中實現。
以下提供一些非限制性示例。
示例
示例1可包括半導體裝置，包含：半導體本體，其包括表面；形成在該半導體本體中的第一區和第二區，其中，通道區位於該第一區與該第二區之間，且其中，該第二區包括含有毯狀摻雜物的子區域；該第一區上方的該半導體本體之該表面上的第一導電觸點；位於該第一區的底部的絕緣體上半導體(SOI)；形成在該通道中的袋狀通道摻雜物(PCD)，其中，該PCD與該SOI的第一部分相鄰；該子區域的底部上的第二導電觸點，其中，該第二導電觸點的第一部分與該SOI的第二部分相鄰，且其中，該第二導電觸點的第二部分與該PCD的第二部分相鄰。
示例2可包括示例1的半導體裝置或本文的一些其他示例，其中，該第一區是源極區且該第二區是汲極區。
示例3可包括示例1的半導體裝置或本文的一些其他示例，其中，該第一區是汲極區且該第二區是源極區。
示例4可包括示例1、2或3的半導體裝置，或本文的一些其他示例，其中，該毯狀摻雜物是磷。
示例5可包括示例1、2或3的半導體裝置，或本文的一些其他示例，其中，該毯狀摻雜物是硼。
示例6可包括實施例1、2或3的半導體裝置，或本文的一些其他示例，其中，該毯狀摻雜物具有在5奈米(nm)與100 nm之間的高度。
示例7可包括示例1、2或3的半導體裝置，或本文的一些其他示例，其中，該SOI具有在5 nm與115 nm之間的高度。
示例8可包括示例1、2或3的半導體裝置，或本文的一些其他示例，其中，該PCD是磷。
示例9可包括示例1、2或3的半導體裝置，或本文的一些其他示例，其中，該PCD是硼。
示例10可包括半導體裝置，包含：半導體本體，其包括表面；形成在該半導體本體中的第一區和第二區，其中，通道區位於該第一區與該第二區之間，且其中，該第二區包括包括含有毯狀摻雜物的子區域；該第一區上方的該半導體本體之該表面上的第一導電觸點；洩漏障壁；以及在該子區域的底部上的第二導電觸點，其中，該第二導電觸點的至少一部分與該洩漏障壁的至少一部分相鄰。
示例11可包括示例10的半導體裝置或本文的一些其他示例，其中，該第一區是源極區且該第二區是汲極區。
示例12可包括示例10、11的半導體裝置或本文的一些其他示例，其中，該毯狀摻雜物是磷或硼。
示例13可包括請求項10、11的半導體裝置或本文的一些其他示例，其中，該洩漏障壁是絕緣體上半導體(SOI)，其中，該SOI位於該第一區的底部。
示例14可包括示例10、11的半導體裝置或本文的一些其他示例，其中，該洩漏障壁是在該通道中形成的袋狀通道摻雜物(PCD)。
示例15可包括示例14的半導體裝置或本文的一些其他示例，其中，該PCD是磷或硼。
示例16可包括請求項10、11的半導體裝置或本文的一些其他示例，其中，該洩漏障壁包括：SOI，其中，該SOI位於該第一區的底部；形成在該通道中的PCD，其中，該PCD的第一部分與該SOI的第一部分相鄰，該SOI的第二部分與該第二導電觸點的第一部分相鄰，以及該PCD的第二部分與該第二導電觸點的第二部分相鄰。
示例17可包括示例16的半導體裝置或本文的一些其他示例，其中，該PCD是磷或硼。
示例18可包括一種系統，包含：記憶體；處理器，與該記憶體耦合，其中，該處理器包括半導體裝置，該半導體裝置包括：半導體本體，包括表面；形成在該半導體本體中的第一區和第二區，其中，通道區位於該第一區與該第二區之間，且其中，該第二區包括包括毯狀摻雜物的子區域；該第一區上方的該半導體本體之該表面上的第一導電觸點；絕緣體上半導體(SOI)位於該第一區的底部；形成在該通道中的袋狀通道摻雜物(PCD)，其中，該PCD與該SOI的第一部分相鄰；該子區域的底部上的第二導電觸點，其中，該第二導電觸點的第一部分與該SOI的第二部分相鄰，且其中，該第二導電觸點的第二部分與該PCD的第二部分相鄰。
示例19可包括系統到示例18或本文的一些其他示例，其中，該第一區是源極區且第二區是汲極區。
示例20可包括示例18、19或本文的一些其他示例的系統，其中，該毯狀摻雜物是磷或硼。
示例21可包括示例18、19或本文的一些其他示例的系統，其中，該PCD是磷或硼。
示例22可包括一種方法，包含：形成包括表面的半導體本體；在該半導體本體中形成第一區和第二區，其中，在該第一區與第二區之間的該半導體本體中界定通道區；在該第二區的子區域中設置毯狀摻雜物；在該第一區上方的該半導體本體的表面上形成第一導電觸點；在該第一區的底部形成絕緣體上半導體(SOI)；在該通道中設置袋狀通道摻雜物(PCD)，其中，該PCD的第一部分與該SOI的第一部分相鄰；在該子區域的底部形成第二導電觸點，其中，該第二導電觸點的第一部分與該SOI的第二部分相鄰且該第二導電觸點的第二部分與該PCD的第二部分相鄰。
示例23可包括示例22的方法或本文的一些其他示例，其中，該第一區是源極區且該第二區是汲極區。
示例24可包括示例22、23或本文的一些其他示例的方法，其中，該毯狀摻雜物是磷或硼。
示例25可包括示例22、23或本文的一些其他示例的方法，其中，該PCD是磷或硼。
各種實施例可包括上述實施例的任何適合組合，包括以上以結合形式(及)描述的實施例的替代(或)實施例(例如，「及」可以是「及/或」 )。此外，一些實施例可包括具有儲存在其上的指令的一或多個製品(例如，非暫態性電腦可讀媒體)，該指令在被執行時致使任何上述實施例的動作。此外，一些實施例可包括具有用於執行上述實施例的各種操作的任何合適裝置的裝置或系統。
所示之實作的以上描述(包括摘要中所描述者)並非旨在窮舉或將本發明的實施方案限制於所揭示的精確形式。雖然出於說明目的在本文中描述特定實作和實施例，但是如熟於相關技藝的人員將體認到，在本發明的範圍內可進行各種等同修改。
根據以上詳細說明，可對本發明的實施例進行此等修改。以下申請專利範圍中使用的術語不應被解釋為將本發明的各種實施例限制為說明書和申請專利範圍中揭示的特定實施方式。相反地，發明範圍完全由以下申請專利範圍所決定，發明範圍應根據申請專利範圍解讀所建立的原則來解釋。
100:半導體裝置 102:基底 104:半導體本體 106:第一表面 108:第二表面 110:第一區 112:第一導電觸點 120:第二區 122:子區 122A:區域 122B:區域 124:毯狀摻雜物 130:通道區 140:閘極結構 142:間隔件 150:絕緣體上半導體(SOI) 160:袋狀通道摻雜物(PCD) 170:第二導電觸點 300:操作流程 302:操作流程 304:操作流程 306:操作流程 308:操作流程 310:操作流程 312:操作流程 314:操作流程 404:半導體本體 406:第一表面 410:第一區 412:第一導電觸點 420:第二區 430:通道區 440:閘極結構 442:間隔件 450:絕緣體上半導體(SOI) 460:袋狀通道摻雜物(PCD) 470:第二導電觸點 500:電子裝置 502:主機板/板 504:處理器 506:儲存裝置 508:通訊晶片 602:處理器 604:記憶體
藉由以下結合所附圖式的詳細說明將容易理解實施例。為了便於說明，相似的參考標號表示相似的結構元件或組件。藉由示例而非限制的方式在所附圖式中說明實施例。
圖1A、1B及1C繪示根據各種實施例的半導體裝置，其中：
圖1A繪示半導體裝置的前視圖；
圖1B繪示沿著圖1A的線AA所取的半導體裝置的剖面圖；以及
圖1C繪示沿著圖1A的線BB所取的半導體裝置的剖面圖。
圖2A、2B、2C、2D、2E及2F繪示根據各種實施例之圖1A中描述的半導體裝置的各種形成階段，其中：
圖2A繪示用於形成半導體裝置的起始結構的三維視圖；
圖2B繪示沿著圖2A的線CC所取之圖2A的結構的剖面圖；
圖2C繪示包括線AA'的圖2B的結構；
圖2D繪示沿著圖2C的線AA'所取的圖2C的結構的橫剖面圖，以繪示子區和毯狀摻雜物；
圖2E繪示圖2B的結構，其包括絕緣體上半導體(semiconductor-on-insulator，SOI)和袋狀通道摻雜物(PCD)；以及
圖2F繪示圖2E的結構，其進一步包括第二導電觸點。
圖3繪示用於形成圖1A中所示的半導體裝置的操作流程。
圖4繪示根據各種實施例之另一半導體裝置的正視圖。
圖5繪示根據各種實施例之可包括圖1A或圖4中所示的半導體裝置的示例電子裝置。
圖6繪示可包括圖1A中所示之半導體裝置的各種實施例之與記憶體耦合的處理器。
100:半導體裝置
104:半導體本體
106:第一表面
110:第一區
112:第一導電觸點
120:第二區
130:通道區
140:閘極結構
142:間隔件
150:絕緣體上半導體(SOI)
160:袋狀通道摻雜物(PCD)
170:第二導電觸點

Claims (25)

  1. 一種半導體裝置，包含： 半導體本體，包括表面； 第一區及第二區，形成在該半導體本體中，其中，通道區位於該第一區與該第二區之間，且其中，該第二區包括含有毯狀摻雜物的子區域； 第一導電觸點，在該第一區上方的該半導體本體之該表面上； 絕緣體上半導體(SOI)，在該第一區的底部； 袋狀通道摻雜物(PCD)，形成在該通道中，其中，該PCD的第一部分與該SOI的第一部分相鄰；以及 第二導電觸點，在該子區域的底部上，其中，該第二導電觸點的第一部分與該SOI的第二部分相鄰，且其中，該第二導電觸點的第二部分與該PCD的第二部分相鄰。
  2. 如請求項1所述的半導體裝置，其中，該第一區是源極區且該第二區是汲極區。
  3. 如請求項1所述的半導體裝置，其中，該第一區是汲極區且該第二區是源極區。
  4. 2或3所述的半導體裝置，其中，該毯狀摻雜物是磷。
  5. 2或3所述的半導體裝置，其中，該毯狀摻雜物是硼。
  6. 2或3所述的半導體裝置，其中，該毯狀摻雜物具有在5奈米(nm)與100 nm之間的高度。
  7. 2或3所述的半導體裝置，其中，該SOI具有在5 nm與115 nm之間的高度。
  8. 2或3所述的半導體裝置，其中，該PCD是磷。
  9. 2或3所述的半導體裝置，其中，該PCD是硼。
  10. 一種半導體裝置，包含： 半導體本體，包括表面； 第一區及第二區，形成在該半導體本體中，其中，通道區位於該第一區與該第二區之間，且其中，該第二區包括含有毯狀摻雜物的子區域； 第一導電觸點，在該第一區上方的該半導體本體之該表面上； 洩漏障壁；以及 第二導電觸點，在該子區域的底部上，其中，該第二導電觸點的至少一部分與該洩漏障壁的至少一部分相鄰。
  11. 如請求項10所述的半導體裝置，其中，該第一區是源極區且該第二區是汲極區。
  12. 如請求項10或11所述的半導體裝置，其中，該毯狀摻雜物是磷或硼。
  13. 如請求項10或11所述的半導體裝置，其中，該洩漏障壁是絕緣體上半導體(SOI)，其中，該SOI位於該第一區的底部。
  14. 如請求項10或11所述的半導體裝置，其中，該洩漏障壁是形成在該通道中的袋狀通道摻雜物(PCD)。
  15. 如請求項14所述的半導體裝置，其中，該PCD是磷或硼。
  16. 如請求項10或11所述的半導體裝置，其中，該洩漏障壁包含： SOI，其中，該SOI位於該第一區的底部；以及 PCD，形成在該通道中，其中，該PCD的第一部分與該SOI的第一部分相鄰，該SOI的第二部分與該第二導電觸點的第一部分相鄰，且該PCD的第二部分與該第二導電觸點的第二部分相鄰。
  17. 如請求項16所述的半導體裝置，其中，該PCD是磷或硼。
  18. 一種系統，包含： 記憶體；以及 處理器，與該記憶體耦合，其中，該處理器包括半導體裝置，該半導體裝置包含： 半導體本體，包括表面； 第一區及第二區，形成在該半導體本體中，其中，通道區位於該第一區與該第二區之間，且其中，該第二區包括含有毯狀摻雜物的子區域； 第一導電觸點，在該第一區上方的該半導體本體之該表面上； 絕緣體上半導體(SOI)，在該第一區的底部； 袋狀通道摻雜物(PCD)，形成在該通道中，其中，該PCD與該SOI的第一部分相鄰；以及 第二導電觸點，在該子區域的底部上，其中，該第二導電觸點的第一部分與該SOI的第二部分相鄰，且其中，該第二導電觸點的第二部分與該PCD的第二部分相鄰。
  19. 如請求項18所述的系統，其中，該第一區是源極區且該第二區是汲極區。
  20. 如請求項18或19所述的系統，其中，該毯狀摻雜物是磷或硼。
  21. 如請求項18或19所述的系統，其中，該PCD是磷或硼。
  22. 一種方法，包含： 形成包括表面的半導體本體； 在半導體本體中形成第一區及第二區，其中，在該第一區與該第二區之間的半導體本體中界定通道區； 在該第二區的子區域中設置毯狀摻雜物； 在該第一區上方的該半導體本體的表面上形成第一導電觸點； 在該第一區的底部形成絕緣體上半導體(SOI)； 在該通道中設置袋狀通道摻雜物(PCD)，其中，該PCD的第一部分與該SOI的第一部分相鄰；以及 在該子區域的底部上形成第二導電觸點，其中，該第二導電觸點的第一部分與該SOI的第二部分相鄰且該第二導電觸點的第二部分與該PCD的第二部分相鄰。
  23. 如請求項22所述的方法，其中，該第一區是源極區且該第二區是汲極區。
  24. 如請求項22或23所述的方法，其中，該毯狀摻雜物是磷或硼。
  25. 如請求項22或23所述的方法，其中，該PCD是磷或硼。
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