JPH02180030A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にＭＯＳトラン
ジスタの構造に関する。

〔従来の技術〕

従来、微細化された短チヤネルゲートのＭＯＳトランジ
スタでは、半導体基板内に高濃度のソース、ドレイン領
域を形成するのが通常とされる。すなわち、一導電型の
半導体基板上に厚膜フィールド絶縁膜で取囲まれた活性
領域をまず形成し、ついでこの活性領域上にゲート酸化
膜および多結晶シリコンゲート電極をパターン形成させ
た後、ゲート電極をマスクとする自己整合的な逆導電型
不純物のイオン注入によって高濃度のソース、ドレイン
領域が形成されるものである。

〔発明が解決しようとする課題〕

このように従来のＭＯＳトランジスタは、半導体基板内
に高濃度のソース、ドレイン領域が形成されるため、こ
のソース、ドレイン領域と半導体基板間に接合容量が形
成される。この接合容量は、ゲート長を短縮するため基
板濃度を高め、ソース、ドレイン間のパンチスルーヲＵ
ｉ止しようとすればする程大きくなる。従って、実効チ
ャネル長を短くして、トランジスタの相互コンダクタン
スを向上させても、半導体装置置の動作スピードは向上
しないという不具合が生じている。

また、従来の構造はコンタクト孔との目金ズレを考慮し
た場合、高濃度ソース、ドレインの各拡散層を輻広く形
成する必要があるので、このことが、またＭＯＳトラン
ジスタのソース。

ドレイン接合容量を増大することとなっている。

本発明の目的は、上記の情況に鑑み、ＭＯＳトランジス
タのソース、ドレイン領域と半導体基板間の接合容量を
減少せしめ得た半導体集積回路装置を提供することであ
る。

〔課題を解決するための手段〕

本発明によれば、半導体集積回路装置は、導電型半導体
基板と、前記一導電型半導体基板上に互いに離間して形
成される厚膜フィールド絶縁膜と、前記厚膜フィールド
絶縁膜を含む基板全面に成長される基板と同一導電型の
エピタキシャル層と、前記エピタキシャル層の厚膜フィ
ールド絶縁膜上領域内および該厚膜フィールド絶縁膜で
取囲まれる基板上領域内にソース。

ドレイン拡散領域およびチャネル領域をそれぞれ形成す
るＭＯＳトランジスタとを含んで構成される。

〔作用〕

本発明によれば、厚膜フィールド絶縁膜上にソース、ド
レインが形成されるので、ソース。

ドレイン拡散層と半導体基板との接合容量を極小値に抑
えることが可能となり、また、ソス、ドレインへのコン
タクト孔の目金ズレによるソース、ドレイン接合容量の
増大が防がれる。

〔実施例〕

以下本発明について、図面を参照して説明する。

第１図（Ｌ）および（ｂ）はそれぞれ本発明の一実施例
を示すＭＯＳトランジスタのチャネル領域に沿った断面
図およびその直角方向の断面図である。

本実施例によれば、Ｐ型シリコン基板ｌと、このＰ型シ
リコン基板１上に形成される厚膜フィールド絶縁膜２と
、Ｐ型シリコン基板ｌ上に成長したＰ型エピタキシャル
層の厚膜フィールド絶縁膜２上の領域内およびこのフィ
ールド絶縁膜で取囲まれた基板上の領域内にそれぞれ高
濃度のソース、ドレイン領域３，４およびチャネル領域
５を形成したＬＩ）Ｄ構造のＮチャネル・ＭＯＳトラン
ジスタを含む。ここで、６および７はそれぞれゲート絶
縁膜および多結晶シリコン電極、８は低濃度ソース、ド
レイン領域を形成する際に用いたサイド・ウオール、９
はチタン・シリサイド層、１０および１１は層間絶縁膜
および電極配線である。

本実施例のＭＯＳトランジスタの構造はつぎの手法で容
易に製造される。第２図（ａ）〜（Ｃ）および第３図（
ａ）〜（Ｃ）はそれぞれ上記実施例の製造方法の一手法
を示す工程図で、チャネル領域に対して直角の互いに異
なる方向から見た工程断面を示したものである。

まず、Ｐ型シリコン基板１上に厚膜フィールド絶縁Ｍ２
を選択的に厚ｓ　０．５〜１．０μｍ程度で形成し、つ
いでＰ型半導体層をエピタキシャル成長する。このとき
、基板ｌ上には単結晶シリコン層１２が、また絶縁Ｍ２
上には多結晶シリコン層１３がそれぞれ約２０００〜４
０００Ａの膜厚に成長する〔第２図（ａ）、第３図（ａ
）〕。

このような成長過程では単結晶シリコン層１２は、幅約
２０００〜４０００Ａ程度にわたって絶縁膜２上にまで
広がって形成されるのが通常である。

ついで、単結晶シリコン層１２とソース、ドレインおよ
び配線となるべき多結晶シリコン層１３を残すようにこ
れをパターニングする。この時第３図（ｂ）が示すよう
にチャネルに垂直な方向では単結晶シリコン層１２のみ
が残るようにパターニングする。この作業は、単結晶シ
リコン層１２が絶縁膜２上に輻２０００〜４０００Ａは
み出して形成されているので十分に可能である。つぎに
、単結晶シリコン層１２上にゲート絶縁膜６を厚さ　１
００〜５００Ａ程度で形成し、場合によっては、トラン
ジスタのしきい値電圧制御のためのイオン注入を行う。

ついで、ゲート電極となる多結晶シリコン層１４を２０
００〜４０００Ａの厚さに成長させる〔第２図（ｂ）、
第３図（ｂ）〕。あとは、通常の手法により多結晶シリ
コン層１４をゲート電極７を得るようにパタニングし、
サイドウオール８を形成して低濃度および高濃度のイオ
ン注入を順次施せば〔第２図（Ｃ）、第３図（Ｃ）〕、
　厚膜フィールド絶縁膜２上にソース、ドレイン領域を
形成した第１図（ａ）、（ｂ）が示すＭＯＳトランジス
タ構造を得ることができる。

第４図は本発明の他の実施例を示す半導体集積回路装置
の部分断面図で、インバータ構成の相補型ＭＯ３トラン
ジスタを形成した場合を示したものである。この構造は
一つの基板上にＰおよびＮの各ウェル１５，１６を形成
すれば容易に得ることが可能である。

〔発明の効果〕

以上詳細に説明したように本発明によれば、厚膜フィー
ルド絶縁股上にソース、ドレイン領域が形成でき、高濃
度のソース、ドレイン拡散層が半導体基板と直接接する
ことがないため、拡散層接合容量を大幅に低減すること
が可能である。従って、バンチスルー防止対策として、
基板の不純物濃度を高めた場合においても、はとんど拡
散層容量の増大を招くことがないので、高速動作可能な
半導体集積回路装置の製造が可能となる。またフィール
ド絶縁膜上のソース、ドレイン領域を配線（上部にチタ
ンシリサイド層またはタングステン層を施す）として使
用でき、さらに、Ｐ＋拡散層とＮ＋拡散層との短絡がな
されるため、ＣＭＯＳインバーターを形成するような場
合、Ｐ−ＭＯＳのソースとＮ−ＭＯＳのドレインとの拡
散層同志の接続が可能〔第４図参照〕となるので、半導
体素子及び配線の各面積を著しく縮小することができる
。またさらに、ソース、ドレインを形成するために行ラ
イオン注入の回数は、従来の構造では、ＣＭＯＳトラン
ジスタの場合、低濃度ソース、ドレイン形成のために２
回（ＩＸ１０１３−　　ｌＸ１０１’ｃｍ−２程度）の
イオン注入と、高濃度ソース、ドレイン形成のために２
回（ＩＸ　１０１５−　　ｌＸ１０１６ｃｍ−２程度）
のイオン注入が必要であるのに対し、本発明の構造では
、低濃度ソース、ドレイン形成のための２回のイオン注
入のみで済ませることができるので、イオン注入装置の
ウェハ処理能力を著しく向上させるという効果がある。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は本発明の一実施例を示すＭ
ＯＳトランジスタのチャネル領域に沿った断面図および
その直角方向の断面図、第２図（ａ）〜（Ｃ）および第
３図（ａ）〜（Ｃ）はそれぞれ上記実施例の製造方法の
一手法を示す工程順序図、第４図は本発明の他の実施例
を示す半導体集積回路装置の部分断面図である。 ｌ・・・Ｐ型シリコン基板、 ２・・・厚膜フィールド絶縁膜、 ３．３′・・・高濃度ソース領域、 ４．４′・・・高濃度ドレイン領域、 ５．５′・・・チャネル領域、 ６・・・ゲート絶縁膜、 ７・・・多結晶シリコンゲート電極、 ８・・・サイド番ウオール、 ９・・・チタン・シリサイド層、 １０・・・層間絶縁膜、　　１１・・・電極配線、１２
・・・Ｐ型車結晶シロ３フ １３、１４・・・多結晶シリコン層、 １５・・・Ｐウェル、　　　１６・・・Ｎウェル。

Claims (1)

【特許請求の範囲】
1. 一導電型半導体基板と、前記一導電型半導体基板上に互
   いに離間して形成される厚膜フィールド絶縁膜と、前記
   厚膜フィールド絶縁膜を含む基板全面に成長される基板
   と同一導電型のエピタキシャル層と、前記エピタキシャ
   ル層の厚膜フィールド絶縁膜上領域内および該厚膜フィ
   ールド絶縁膜で取囲まれる基板上領域内にソース、ドレ
   イン拡散領域およびチャネル領域をそれぞれ形成するＭ
   ＯＳトランジスタとを含むことを特徴とする半導体集積
   回路装置。