JPH11145388A - 半導体装置とその抵抗配置方法 - Google Patents
半導体装置とその抵抗配置方法Info
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- JPH11145388A JPH11145388A JP30878697A JP30878697A JPH11145388A JP H11145388 A JPH11145388 A JP H11145388A JP 30878697 A JP30878697 A JP 30878697A JP 30878697 A JP30878697 A JP 30878697A JP H11145388 A JPH11145388 A JP H11145388A
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- resistor
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Abstract
(57)【要約】
【課題】 同一工程同一サイズにて形成された複数の単
位抵抗を接続して所定の抵抗値を得る際に、抵抗の寄生
容量による影響を軽減し、高域での周波数特性を改善す
ることのできる抵抗配置方法を実現する。 【解決手段】 同一工程同一サイズにて形成された複数
の単位抵抗を接続して所定の抵抗値を得る半導体装置に
おいて、前記単位抵抗間に配置された前記単位抵抗と同
一工程同一サイズにて形成されたダミー抵抗と、前記ダ
ミー抵抗の電位を均一とする第１の電圧印加手段と、前
記単位抵抗およびダミー抵抗を取り囲むように搭載する
基板と、前記基板の電位を均一とする第２の電圧印加手
段とを有する。
位抵抗を接続して所定の抵抗値を得る際に、抵抗の寄生
容量による影響を軽減し、高域での周波数特性を改善す
ることのできる抵抗配置方法を実現する。 【解決手段】 同一工程同一サイズにて形成された複数
の単位抵抗を接続して所定の抵抗値を得る半導体装置に
おいて、前記単位抵抗間に配置された前記単位抵抗と同
一工程同一サイズにて形成されたダミー抵抗と、前記ダ
ミー抵抗の電位を均一とする第１の電圧印加手段と、前
記単位抵抗およびダミー抵抗を取り囲むように搭載する
基板と、前記基板の電位を均一とする第２の電圧印加手
段とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は複数の単位抵抗を接
続して所定の抵抗値を得る半導体装置の抵抗素子配置方
法および該方法による半導体装置に関する。
続して所定の抵抗値を得る半導体装置の抵抗素子配置方
法および該方法による半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路の特徴として、近接する
素子の形状を揃えることにより、同等の特性の素子が作
製可能であることが挙げられる。この特徴を利用し、均
等な特性の抵抗を作製する従来例として図６に示す方法
がある。
素子の形状を揃えることにより、同等の特性の素子が作
製可能であることが挙げられる。この特徴を利用し、均
等な特性の抵抗を作製する従来例として図６に示す方法
がある。
【０００３】図６に示す従来例において、同一工程で作
製された同一サイズの単位抵抗Ｒ１，Ｒ２を平行に並べ
て配置し、各単位抵抗Ｒ１，Ｒ２の一端部に設けられた
コンタクト６０３，６０４を接続することにより、各単
位抵抗Ｒ１，Ｒ２の反コンタクト６０３，６０４側の端
部Ａ点とＢ点との間の抵抗値を各単位抵抗Ｒ１，Ｒ２の
合成抵抗値としている。
製された同一サイズの単位抵抗Ｒ１，Ｒ２を平行に並べ
て配置し、各単位抵抗Ｒ１，Ｒ２の一端部に設けられた
コンタクト６０３，６０４を接続することにより、各単
位抵抗Ｒ１，Ｒ２の反コンタクト６０３，６０４側の端
部Ａ点とＢ点との間の抵抗値を各単位抵抗Ｒ１，Ｒ２の
合成抵抗値としている。
【０００４】上記のように配置される抵抗Ｒ１とＲ２は
同等な精度であるが、このような配置とすると、Ａ点と
Ｂ点の間の抵抗Ｒ１とＲ２には寄生容量Ｃｄ１とＣｄ２
ができるため、回路によっては高域での周波数特性を劣
化させる。この隣り合う抵抗Ｒ１，Ｒ２間の寄生容量Ｃ
ｄ１と抵抗−基板間の寄生容量Ｃｄ２は図７に示すよう
に表すことができる。
同等な精度であるが、このような配置とすると、Ａ点と
Ｂ点の間の抵抗Ｒ１とＲ２には寄生容量Ｃｄ１とＣｄ２
ができるため、回路によっては高域での周波数特性を劣
化させる。この隣り合う抵抗Ｒ１，Ｒ２間の寄生容量Ｃ
ｄ１と抵抗−基板間の寄生容量Ｃｄ２は図７に示すよう
に表すことができる。
【０００５】寄生容量Ｃｄ１は平行平板で考えることが
でき、抵抗の断面積をＳ１、抵抗間の距離をｄ１、各抵
抗間の物質の誘電率をεとすれば、Ｃｄ１＝ε×（Ｓ１
／ｄ１）で表せる。また、寄生容量Ｃｄ２は抵抗の底面
積をＳ２、ｘを抵抗の基板に対する単位画積当たりの容
量値とすると、Ｃｄ２＝Ｓ２×ｘで表せる。
でき、抵抗の断面積をＳ１、抵抗間の距離をｄ１、各抵
抗間の物質の誘電率をεとすれば、Ｃｄ１＝ε×（Ｓ１
／ｄ１）で表せる。また、寄生容量Ｃｄ２は抵抗の底面
積をＳ２、ｘを抵抗の基板に対する単位画積当たりの容
量値とすると、Ｃｄ２＝Ｓ２×ｘで表せる。
【０００６】図８はオペアンプ８０１を用いた２次のロ
ーパスフィルタを上記の抵抗により構成し、図７に示し
た寄生容量を付加して表わした等価回路である。ここ
で、ＣｄはＲ１、Ｒ２の寄生容量Ｃｄ１、Ｃｄ２の合成
容量である。
ーパスフィルタを上記の抵抗により構成し、図７に示し
た寄生容量を付加して表わした等価回路である。ここ
で、ＣｄはＲ１、Ｒ２の寄生容量Ｃｄ１、Ｃｄ２の合成
容量である。
【０００７】アクティブフィルタ回路の伝達関数は
【０００８】
【数１】 で表されるが、寄生容量Ｃｄが付加されることにより、
伝達関数は下記のようになる。
伝達関数は下記のようになる。
【０００９】
【数２】 （２）式の伝達関数からも明らかなように、周波数が高
くなると（Ｓ→∞）、Ｖout／Ｖin＝Ｃｄ／Ｃ２とな
り、有限値をとってしまうため、高域での周波数特性が
劣化する。
くなると（Ｓ→∞）、Ｖout／Ｖin＝Ｃｄ／Ｃ２とな
り、有限値をとってしまうため、高域での周波数特性が
劣化する。
【００１０】図９は図８に示したローパスフィルタの周
波数特性のシミュレーション結果を示す図であり、
（ａ）は、図８の等価回路でＣｄ１＝０．１ｐＦ、Ｃｄ
２＝０．１ｐＦとした場合（Ｃｄ＝０．１５ｐＦ）を示
している。この結果からも明らかなように、わずかな寄
生容量がＡ点とＢ点の間にできると高域での利得が劣化
することが分かる。
波数特性のシミュレーション結果を示す図であり、
（ａ）は、図８の等価回路でＣｄ１＝０．１ｐＦ、Ｃｄ
２＝０．１ｐＦとした場合（Ｃｄ＝０．１５ｐＦ）を示
している。この結果からも明らかなように、わずかな寄
生容量がＡ点とＢ点の間にできると高域での利得が劣化
することが分かる。
【００１１】上記の、複数の抵抗を用いてローパスフィ
ルタを構成する際に、高域での周波数特性が劣化するこ
とは、上述した２次のフィルタ以外の３次のローパスフ
ィルタおよび１次のローパスフィルタのいずれにおいて
も発生する。
ルタを構成する際に、高域での周波数特性が劣化するこ
とは、上述した２次のフィルタ以外の３次のローパスフ
ィルタおよび１次のローパスフィルタのいずれにおいて
も発生する。
【００１２】図１０（ａ）は１次のローパスフィルタの
理想的な回路図、図１０（ｂ）は１次のローパスフィル
タを上記の抵抗により構成し、図７に示した寄生容量を
付加して表わした等価回路である。
理想的な回路図、図１０（ｂ）は１次のローパスフィル
タを上記の抵抗により構成し、図７に示した寄生容量を
付加して表わした等価回路である。
【００１３】ここで、ＶinとＶout間の寄生容量Ｃｄを
考えた伝達関数は以下に示すものとなる。
考えた伝達関数は以下に示すものとなる。
【００１４】Ｖout／Ｖin＝（ＳＣｄ＋Ｒ０）／（Ｓ２
ＣｄＣ０Ｒ０ＳＣｄ＋Ｒ０） 周波数が高くなると（Ｓ→∞）、Ｖout／Ｖin＝Ｃｄ／
（Ｃ０＋Ｃｄ）となり、有限値をとってしまうため、高
域での周波数特性が劣化する。
ＣｄＣ０Ｒ０ＳＣｄ＋Ｒ０） 周波数が高くなると（Ｓ→∞）、Ｖout／Ｖin＝Ｃｄ／
（Ｃ０＋Ｃｄ）となり、有限値をとってしまうため、高
域での周波数特性が劣化する。
【００１５】図１１は図１０に示したローパスフィルタ
の周波数特性のシミュレーション結果を示す図であり、
（ａ）は、図１０（ａ）に示した理想的な回路図、
（ｂ）は図１０（ｂ）に示した回路図におけるにおける
８の等価回路でＣｄ＝１ｐＦ、Ｃ０＝０．１μＦ、Ｒ１
とＲ２の合成抵抗をＲ０を１００Ｋとした場合を示して
いる。この結果からも明らかなように、わずかな寄生容
量ができると高域での利得が劣化することが分かる。
の周波数特性のシミュレーション結果を示す図であり、
（ａ）は、図１０（ａ）に示した理想的な回路図、
（ｂ）は図１０（ｂ）に示した回路図におけるにおける
８の等価回路でＣｄ＝１ｐＦ、Ｃ０＝０．１μＦ、Ｒ１
とＲ２の合成抵抗をＲ０を１００Ｋとした場合を示して
いる。この結果からも明らかなように、わずかな寄生容
量ができると高域での利得が劣化することが分かる。
【００１６】
【発明が解決しようとする課題】上述した従来の抵抗配
置では、抵抗に寄生する容量によってカップリングが生
じ、高域での周波数特性が劣化してしまうため、これを
用いた回路は抑圧量が不足し、高域で動作不良が発生す
るという問題点がある。
置では、抵抗に寄生する容量によってカップリングが生
じ、高域での周波数特性が劣化してしまうため、これを
用いた回路は抑圧量が不足し、高域で動作不良が発生す
るという問題点がある。
【００１７】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、同一工程同一
サイズにて形成された複数の単位抵抗を接続して所定の
抵抗値を得る際に、抵抗の寄生容量による影響を軽減
し、高域での周波数特性を改善することのできる抵抗配
置方法を実現することを目的とする。
る問題点に鑑みてなされたものであって、同一工程同一
サイズにて形成された複数の単位抵抗を接続して所定の
抵抗値を得る際に、抵抗の寄生容量による影響を軽減
し、高域での周波数特性を改善することのできる抵抗配
置方法を実現することを目的とする。
【００１８】
【課題を解決するための手段】本発明による半導体装置
は、同一工程同一サイズにて形成された複数の単位抵抗
を接続して所定の抵抗値を得る半導体装置において、前
記単位抵抗間に配置された前記単位抵抗と同一工程同一
サイズにて形成されたダミー抵抗と、前記ダミー抵抗の
電位を均一とする第１の電圧印加手段と、前記単位抵抗
およびダミー抵抗を取り囲むように搭載する基板と、前
記基板の電位を均一とする第２の電圧印加手段とを有す
ることを特徴とする。
は、同一工程同一サイズにて形成された複数の単位抵抗
を接続して所定の抵抗値を得る半導体装置において、前
記単位抵抗間に配置された前記単位抵抗と同一工程同一
サイズにて形成されたダミー抵抗と、前記ダミー抵抗の
電位を均一とする第１の電圧印加手段と、前記単位抵抗
およびダミー抵抗を取り囲むように搭載する基板と、前
記基板の電位を均一とする第２の電圧印加手段とを有す
ることを特徴とする。
【００１９】本発明による半導体装置の抵抗配置方法
は、同一工程同一サイズにて形成された複数の単位抵抗
を接続して所定の抵抗値を得る半導体装置の抵抗配置方
法において、前記単位抵抗間に前記単位抵抗と同一工程
同一サイズにて形成されたダミー抵抗を配し、前記ダミ
ー抵抗の電位を均一とし、前記単位抵抗およびダミー抵
抗を取り囲む周囲の電位を均一とすることを特徴とす
る。
は、同一工程同一サイズにて形成された複数の単位抵抗
を接続して所定の抵抗値を得る半導体装置の抵抗配置方
法において、前記単位抵抗間に前記単位抵抗と同一工程
同一サイズにて形成されたダミー抵抗を配し、前記ダミ
ー抵抗の電位を均一とし、前記単位抵抗およびダミー抵
抗を取り囲む周囲の電位を均一とすることを特徴とす
る。
【００２０】「作用」上記のように構成される本発明に
おいては、単位抵抗の間に設けられて同電位に保たれる
ダミー抵抗により、各単位抵抗ごとにシールドされるこ
ととなり、各単位抵抗にカップリングが生じることがな
くなるので、高周波特性が劣化することがない。
おいては、単位抵抗の間に設けられて同電位に保たれる
ダミー抵抗により、各単位抵抗ごとにシールドされるこ
ととなり、各単位抵抗にカップリングが生じることがな
くなるので、高周波特性が劣化することがない。
【００２１】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００２２】図１は本発明による一実施例の構成を示す
図である。
図である。
【００２３】本実施例は、同一工程にて作製された同一
サイズの２つの単位抵抗Ｒ１，Ｒ２は、各抵抗Ｒ１，Ｒ
２と同一工程にて作製された同一サイズのダミー抵抗１
０１〜１０３で挟み込まれるように抵抗Ｒ１，Ｒ２とダ
ミー抵抗１０１〜１０３が交互に配置されている。ダミ
ー抵抗１０１〜１０３は、配線１０６で結ばれて均一な
所定の電位Ｖｂ１に置かれ、単位抵抗Ｒ１，Ｒ２および
ダミー抵抗１０１〜１０３が載置される基板１０４は電
位が均一な所定の電位Ｖｂ２に置かれている。単位抵抗
Ｒ１，Ｒ２の一端同士は配線１０５により接続されてお
り、これにより単位抵抗Ｒ１，Ｒ２の他端Ａ点，Ｂ点間
の抵抗値は単位抵抗Ｒ１，Ｒ２の合成値とされている。
サイズの２つの単位抵抗Ｒ１，Ｒ２は、各抵抗Ｒ１，Ｒ
２と同一工程にて作製された同一サイズのダミー抵抗１
０１〜１０３で挟み込まれるように抵抗Ｒ１，Ｒ２とダ
ミー抵抗１０１〜１０３が交互に配置されている。ダミ
ー抵抗１０１〜１０３は、配線１０６で結ばれて均一な
所定の電位Ｖｂ１に置かれ、単位抵抗Ｒ１，Ｒ２および
ダミー抵抗１０１〜１０３が載置される基板１０４は電
位が均一な所定の電位Ｖｂ２に置かれている。単位抵抗
Ｒ１，Ｒ２の一端同士は配線１０５により接続されてお
り、これにより単位抵抗Ｒ１，Ｒ２の他端Ａ点，Ｂ点間
の抵抗値は単位抵抗Ｒ１，Ｒ２の合成値とされている。
【００２４】なお、本実施例ではダミー抵抗１０１〜１
０３を均一な電位で、低インピーダンスとするためにコ
ンタクト（不図示）を多数配置し、さらにアルミニウム
の配線１０６でそれぞれのコンタクトを接続している。
０３を均一な電位で、低インピーダンスとするためにコ
ンタクト（不図示）を多数配置し、さらにアルミニウム
の配線１０６でそれぞれのコンタクトを接続している。
【００２５】図２は本実施例の断面構造を示す図であ
る。上記のような配置を行うことで抵抗Ｒ１−Ｒ２間は
ダミー抵抗１０２とダミー抵抗１０２上の配線１０６で
シールドされ、さらに均一な電源Ｖｂ１に接続された領
域でシールドされることとなるため、寄生容量Ｃｄ１は
抵抗Ｒ１−ダミー抵抗１０２（電源Ｖｂ１）間と抵抗Ｒ
２−ダミー抵抗１０２（電源Ｖｂ１）間にでき、寄生容
量Ｃｄ２は各抵抗Ｒ１，Ｒ２の周囲を囲んでいる領域
（電源Ｖｂ２）との間にでき、抵抗Ｒ１−Ｒ２間のカッ
プリングをなくすことが可能である。
る。上記のような配置を行うことで抵抗Ｒ１−Ｒ２間は
ダミー抵抗１０２とダミー抵抗１０２上の配線１０６で
シールドされ、さらに均一な電源Ｖｂ１に接続された領
域でシールドされることとなるため、寄生容量Ｃｄ１は
抵抗Ｒ１−ダミー抵抗１０２（電源Ｖｂ１）間と抵抗Ｒ
２−ダミー抵抗１０２（電源Ｖｂ１）間にでき、寄生容
量Ｃｄ２は各抵抗Ｒ１，Ｒ２の周囲を囲んでいる領域
（電源Ｖｂ２）との間にでき、抵抗Ｒ１−Ｒ２間のカッ
プリングをなくすことが可能である。
【００２６】また、この配置をローパスフィルタ回路に
用いると、図３の等価回路に示すものとなる。寄生容量
Ｃｄ１、Ｃｄ２は入力Ｖin及びＯＰ−ＡＭＰの仮想接地
にできる。入力Ｖin及びオペアンプ３０１の仮想接地点
の容量は伝達関数には関係しないため、伝達関数は
（１）式で与えられ、高域での周波数特性の劣化は生じ
なくなる。
用いると、図３の等価回路に示すものとなる。寄生容量
Ｃｄ１、Ｃｄ２は入力Ｖin及びＯＰ−ＡＭＰの仮想接地
にできる。入力Ｖin及びオペアンプ３０１の仮想接地点
の容量は伝達関数には関係しないため、伝達関数は
（１）式で与えられ、高域での周波数特性の劣化は生じ
なくなる。
【００２７】ここで、この等価回路でＣｄ１＝０．１ｐ
Ｆ、Ｃｄ２＝０．１ｐＦとした場合のシミュレーション
結果を図９中の（ｂ）に示す。この結果からも明らかな
ように、理想状態と同等であり、対電源間（Ｖｂ１，Ｖ
ｂ２）に寄生容量Ｃｄ１、Ｃｄ２が付加された場合での
高域の特性劣化は生じない。
Ｆ、Ｃｄ２＝０．１ｐＦとした場合のシミュレーション
結果を図９中の（ｂ）に示す。この結果からも明らかな
ように、理想状態と同等であり、対電源間（Ｖｂ１，Ｖ
ｂ２）に寄生容量Ｃｄ１、Ｃｄ２が付加された場合での
高域の特性劣化は生じない。
【００２８】また、抵抗Ｒ１，Ｒ２および各ダミー抵抗
１０１〜１０３は図４（ｂ）に示すように複数の抵抗素
子からなり、各ダミー抵抗１０１〜１０３の抵抗素子間
の寄生抵抗Ｒｄ１と基板−Ｖｂ２間の寄生抵抗Ｒｄ２が
無視できない場合（例えば、Ｒｄ１＝Ｒｄ２＝５００
Ω）、これらを考慮したとき、断面図は図４（ａ）に示
すものとなりその等価回路は図５で表される。このとき
のシミュレーション結果は第図９中の（ｃ）に示すもの
となり、従来例よりも高域の周波数特性は改善されてお
り、従来よりも周波数１０ＭＨｚで１０ｄＢ、周波数１
００ＭＨｚで約３０ｄＢの効果がある。
１０１〜１０３は図４（ｂ）に示すように複数の抵抗素
子からなり、各ダミー抵抗１０１〜１０３の抵抗素子間
の寄生抵抗Ｒｄ１と基板−Ｖｂ２間の寄生抵抗Ｒｄ２が
無視できない場合（例えば、Ｒｄ１＝Ｒｄ２＝５００
Ω）、これらを考慮したとき、断面図は図４（ａ）に示
すものとなりその等価回路は図５で表される。このとき
のシミュレーション結果は第図９中の（ｃ）に示すもの
となり、従来例よりも高域の周波数特性は改善されてお
り、従来よりも周波数１０ＭＨｚで１０ｄＢ、周波数１
００ＭＨｚで約３０ｄＢの効果がある。
【００２９】また、図１に示した本発明の配置方法を１
次のローパスフィルタに適用したところ、図１１（ａ）
に示される理想に近い特性を得ることができた。
次のローパスフィルタに適用したところ、図１１（ａ）
に示される理想に近い特性を得ることができた。
【００３０】
【発明の効果】以上説明したように、本発明の抵抗配置
は、同一工程同一サイズにて形成された複数の単位抵抗
を接続して所定の抵抗値を得る際に、抵抗の寄生容量に
よるカップリングを低減し、高域での周波数特性を改善
することができるという効果がある。
は、同一工程同一サイズにて形成された複数の単位抵抗
を接続して所定の抵抗値を得る際に、抵抗の寄生容量に
よるカップリングを低減し、高域での周波数特性を改善
することができるという効果がある。
【図１】本発明による一実施例の構成を示す図である。
【図２】図１に示した実施例の断面構成を示す図であ
る。
る。
【図３】本発明の実施例をローパスフィルタに適用した
ときの等価回路図である。
ときの等価回路図である。
【図４】（ａ）はダミー抵抗の抵抗素子間の寄生抵抗Ｒ
ｄ１と基板−Ｖｂ２間の寄生抵抗Ｒｄ２が無視できない
場合（例えば、Ｒｄ１＝Ｒｄ２＝５００Ω）、これらを
考慮したときの断面図、（ｂ）はダミー抵抗の抵抗素子
間の寄生抵抗Ｒｄ１を示す図である。
ｄ１と基板−Ｖｂ２間の寄生抵抗Ｒｄ２が無視できない
場合（例えば、Ｒｄ１＝Ｒｄ２＝５００Ω）、これらを
考慮したときの断面図、（ｂ）はダミー抵抗の抵抗素子
間の寄生抵抗Ｒｄ１を示す図である。
【図５】図４に示した回路の等価回路図である。
【図６】従来例の構成を示す図である。
【図７】従来例の断面図である。
【図８】従来例を２次のローパスフィルタに適用した場
合の等価回路図である。
合の等価回路図である。
【図９】２次のローパスフィルタの特性をシミュレーシ
ョンした結果を示す図である。
ョンした結果を示す図である。
【図１０】（ａ）は１次のローパスフィルタの理想的な
回路図、（ｂ）は１次のローパスフィルタを図７に示し
た寄生容量を付加して表わした等価回路図である。
回路図、（ｂ）は１次のローパスフィルタを図７に示し
た寄生容量を付加して表わした等価回路図である。
【図１１】１次のローパスフィルタの特性をシミュレー
ションした結果を示す図である。
ションした結果を示す図である。
Ｒ１，Ｒ２ 抵抗 １０１〜１０３ ダミー抵抗 １０４ 基板 １０５，１０６ 配線 ３０１ オペアンプ
Claims (6)
- 【請求項１】 同一工程同一サイズにて形成された複数
の単位抵抗を接続して所定の抵抗値を得る半導体装置に
おいて、 前記単位抵抗間に配置された前記単位抵抗と同一工程同
一サイズにて形成されたダミー抵抗と、 前記ダミー抵抗の電位を均一とする第１の電圧印加手段
と、 前記単位抵抗およびダミー抵抗を取り囲むように搭載す
る基板と、 前記基板の電位を均一とする第２の電圧印加手段とを有
することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置を用いて構成
されたことを特徴とする１次のローパスフィルタ。 - 【請求項３】 請求項１記載の半導体装置を用いて構成
されたことを特徴とする２次のローパスフィルタ。 - 【請求項４】 同一工程同一サイズにて形成された複数
の単位抵抗を接続して所定の抵抗値を得る半導体装置の
抵抗配置方法において、 前記単位抵抗間に前記単位抵抗と同一工程同一サイズに
て形成されたダミー抵抗を配し、 前記ダミー抵抗の電位を均一とし、 前記単位抵抗およびダミー抵抗を取り囲む周囲の電位を
均一とすることを特徴とする半導体装置の抵抗配置方
法。 - 【請求項５】 請求項４記載の半導体装置の抵抗配置方
法により形成された１次のローパスフィルタ - 【請求項６】 請求項４記載の半導体装置の抵抗配置方
法により形成された２次のローパスフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30878697A JP3147155B2 (ja) | 1997-11-11 | 1997-11-11 | 半導体装置とその抵抗配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30878697A JP3147155B2 (ja) | 1997-11-11 | 1997-11-11 | 半導体装置とその抵抗配置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145388A true JPH11145388A (ja) | 1999-05-28 |
| JP3147155B2 JP3147155B2 (ja) | 2001-03-19 |
Family
ID=17985297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30878697A Expired - Fee Related JP3147155B2 (ja) | 1997-11-11 | 1997-11-11 | 半導体装置とその抵抗配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147155B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109233A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体装置 |
| WO2016056212A1 (ja) * | 2014-10-07 | 2016-04-14 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP2016076692A (ja) * | 2014-10-07 | 2016-05-12 | 株式会社デンソー | 半導体装置およびその製造方法 |
-
1997
- 1997-11-11 JP JP30878697A patent/JP3147155B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109233A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体装置 |
| WO2016056212A1 (ja) * | 2014-10-07 | 2016-04-14 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP2016076692A (ja) * | 2014-10-07 | 2016-05-12 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US10854543B2 (en) | 2014-10-07 | 2020-12-01 | Denso Corporation | Semiconductor device and manufacturing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3147155B2 (ja) | 2001-03-19 |
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