JP2017123481A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、半導体基板(10)に形成された複数のウェル領域(11A,11B)と、半導体基板(10)上に形成された第1の絶縁膜(20)と、第1の絶縁膜(20)上に形成された第1の抵抗層(32A)と、前記第1の抵抗層(32A)と離間して前記第1の絶縁膜(20)上に形成された第2の抵抗層(32B)と、第1の抵抗層(32A)と第2の抵抗層(32B)の間の半導体基板(10)の上方に形成された導電層(33B)と、いずれかのウェル領域に形成され、第1の抵抗層(32A)と電気的に接続された第1のウェルコンタクト(12A)と、第1のウェルコンタクト(12A)と離間して、いずれかのウェル領域に形成され、第2の抵抗層(32B)と電気的に接続された第2のウェルコンタクト(12B)とを有する。
【選択図】図6
Description
Claims (6)
- 半導体基板に形成された複数のウェル領域と、
前記半導体基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第1の抵抗層と、
前記第1の抵抗層と離間して前記第1の絶縁膜上に形成された第2の抵抗層と、
前記第1の抵抗層と前記第2の抵抗層の間の前記半導体基板の上方に形成された導電層と、
前記複数のウェル領域のいずれかに形成され、前記第1の抵抗層と電気的に接続された第1のウェルコンタクトと、
前記第1のウェルコンタクトと離間して前記複数のウェル領域のいずれかに形成され、前記第2の抵抗層と電気的に接続された第2のウェルコンタクトと、
を有することを特徴とする半導体装置。 - 前記複数のウェル領域は、前記半導体基板内に形成された第1導電型の不純物拡散領域であり、
前記導電層は、前記複数のウェル領域間の前記半導体基板内の半導体領域に前記第1導電型の反転層を形成させない電位に固定されている
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1の絶縁膜と前記導電層との間に介在する層間絶縁膜をさらに備えることを特徴とする請求項1または2に記載の半導体装置。
- 前記複数のウェル領域間の前記半導体基板の主面に平行な横方向における間隔は、前記第1の抵抗層と前記第2の抵抗層との間の前記横方向における間隔よりも短いことを特徴とする請求項1から3のいずれか1項に記載の半導体装置。
- 前記第1の絶縁膜上に形成された第3の抵抗層と、
前記第1のウェルコンタクト及び前記第2のウェルコンタクトと離間して前記複数のウェル領域のいずれかに形成され、前記第3の抵抗層と電気的に接続された第3のウェルコンタクトと、
前記第1の抵抗層と前記第3の抵抗層とを電気的に接続する第1の上層配線層と
をさらに備えたことを特徴とする請求項1から4のいずれか1項に記載の半導体装置。 - 前記第1の絶縁膜上に形成された第4の抵抗層と、
前記第1のウェルコンタクト、前記第2のウェルコンタクト、及び前記第3のウェルコンタクトと離間して前記複数のウェル領域のいずれかに形成され、前記第4の抵抗層と電気的に接続された第4のウェルコンタクトと、
前記第2の抵抗層と前記第4の抵抗層とを電気的に接続する第2の上層配線層と
をさらに備えたことを特徴とする請求項5に記載の半導体装置。
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Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63253649A (ja) * | 1987-04-10 | 1988-10-20 | Nec Corp | 半導体装置 |
JPH02118937U (ja) * | 1989-03-09 | 1990-09-25 | ||
JPH07111311A (ja) * | 1993-10-13 | 1995-04-25 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
JPH09116094A (ja) * | 1995-09-20 | 1997-05-02 | Pmc Sierra Inc | 多結晶シリコンで限定された拡散抵抗体 |
JPH09321229A (ja) * | 1995-08-24 | 1997-12-12 | Seiko Instr Inc | 半導体装置およびその製造方法 |
JP2000150778A (ja) * | 1998-11-06 | 2000-05-30 | Nec Ic Microcomput Syst Ltd | ポリシリコン抵抗素子 |
JP2000269425A (ja) * | 1999-03-17 | 2000-09-29 | Matsushita Electronics Industry Corp | 半導体装置 |
JP2003234405A (ja) * | 2002-02-06 | 2003-08-22 | Seiko Instruments Inc | 高比精度抵抗レイアウトパターン |
JP2010109233A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体装置 |
-
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63253649A (ja) * | 1987-04-10 | 1988-10-20 | Nec Corp | 半導体装置 |
JPH02118937U (ja) * | 1989-03-09 | 1990-09-25 | ||
JPH07111311A (ja) * | 1993-10-13 | 1995-04-25 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
JPH09321229A (ja) * | 1995-08-24 | 1997-12-12 | Seiko Instr Inc | 半導体装置およびその製造方法 |
JPH09116094A (ja) * | 1995-09-20 | 1997-05-02 | Pmc Sierra Inc | 多結晶シリコンで限定された拡散抵抗体 |
JP2000150778A (ja) * | 1998-11-06 | 2000-05-30 | Nec Ic Microcomput Syst Ltd | ポリシリコン抵抗素子 |
JP2000269425A (ja) * | 1999-03-17 | 2000-09-29 | Matsushita Electronics Industry Corp | 半導体装置 |
JP2003234405A (ja) * | 2002-02-06 | 2003-08-22 | Seiko Instruments Inc | 高比精度抵抗レイアウトパターン |
JP2010109233A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体装置 |
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