JP2000150778A - ポリシリコン抵抗素子 - Google Patents
ポリシリコン抵抗素子Info
- Publication number
- JP2000150778A JP2000150778A JP10315735A JP31573598A JP2000150778A JP 2000150778 A JP2000150778 A JP 2000150778A JP 10315735 A JP10315735 A JP 10315735A JP 31573598 A JP31573598 A JP 31573598A JP 2000150778 A JP2000150778 A JP 2000150778A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- resistance
- bias
- resistor
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ポリシリコン抵抗素子の電流−電圧特性の直線
性を高電流領域まで伸ばすために、従来、ポリシリコン
抵抗の上の一部を制御電極で覆う構成が採られていた
が、この構成では、少なくともポリシリコン抵抗の上に
は制御電極用のスペースが必要となり、長さの短いポリ
シリコン抵抗には適用が難しいという問題を有してい
た。 【解決手段】ポリシリコン抵抗体３〜５の横方向に絶縁
膜を介して抵抗バイアス用ポリシリコン層６を設けるの
で、ポリシリコン抵抗体の抵抗値をポリシリコン抵抗体
の長さに関係なく高い方向に設定できる。更に、ポリシ
リコン抵抗体とバイアス手段の横方向の間隔を変化させ
ることにより、ポリシリコン抵抗体を種々の高い抵抗値
に設定できるという効果も得られる。
性を高電流領域まで伸ばすために、従来、ポリシリコン
抵抗の上の一部を制御電極で覆う構成が採られていた
が、この構成では、少なくともポリシリコン抵抗の上に
は制御電極用のスペースが必要となり、長さの短いポリ
シリコン抵抗には適用が難しいという問題を有してい
た。 【解決手段】ポリシリコン抵抗体３〜５の横方向に絶縁
膜を介して抵抗バイアス用ポリシリコン層６を設けるの
で、ポリシリコン抵抗体の抵抗値をポリシリコン抵抗体
の長さに関係なく高い方向に設定できる。更に、ポリシ
リコン抵抗体とバイアス手段の横方向の間隔を変化させ
ることにより、ポリシリコン抵抗体を種々の高い抵抗値
に設定できるという効果も得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、ポリシリコン抵抗
素子、特に、外部からのバイアス条件によって抵抗値を
変えることのできるポリシリコン抵抗素子に関するもの
である。
素子、特に、外部からのバイアス条件によって抵抗値を
変えることのできるポリシリコン抵抗素子に関するもの
である。
【０００２】
【従来の技術】ポリシリコン抵抗は、拡散抵抗と比較し
て、半導体素子が造り込まれる半導体基板からの絶縁性
が高いので、従来から頻繁に用いられているが、反面、
抵抗値の精度に劣るという欠点がある。この欠点を補う
ために、様々な工夫がなされてきている。その一つとし
て、特開昭６３− ２１１６６６公報に、抵抗の電流−
電圧特性の直線性を高電流領域にまで伸ばすことのでき
るポリシリコン抵抗素子が開示されている。図５、６は
同公報による発明の内容を示す図で、図５（ａ）はポリ
シリコン抵抗の平面図、同図（ｂ）はそのＡ−Ａ線に沿
った断面図、図６はポリシリコン抵抗の電流−電圧特性
を示すグラフである。この公報においては、ポリシリコ
ン抵抗体８３上に絶縁膜８２を介して抵抗値制御電極８
６を設け、この電極に所定の電圧を印加してポリシリコ
ン抵抗体８３の表面から内部に向けて、図５（ｂ）に示
すように、電荷誘起層（空乏層）９２を発生させ、電流
通路断面積を小さくしている。このようにすることによ
り、図６に示すように、従来のポリシリコン抵抗素子の
電流−電圧特性１０１の低電流領域における直線領域１
０２を高電流領域まで伸ばし、電流−電圧特性１０３に
変える共に、抵抗値の絶対値を全体として大きくなる方
向に変えている。
て、半導体素子が造り込まれる半導体基板からの絶縁性
が高いので、従来から頻繁に用いられているが、反面、
抵抗値の精度に劣るという欠点がある。この欠点を補う
ために、様々な工夫がなされてきている。その一つとし
て、特開昭６３− ２１１６６６公報に、抵抗の電流−
電圧特性の直線性を高電流領域にまで伸ばすことのでき
るポリシリコン抵抗素子が開示されている。図５、６は
同公報による発明の内容を示す図で、図５（ａ）はポリ
シリコン抵抗の平面図、同図（ｂ）はそのＡ−Ａ線に沿
った断面図、図６はポリシリコン抵抗の電流−電圧特性
を示すグラフである。この公報においては、ポリシリコ
ン抵抗体８３上に絶縁膜８２を介して抵抗値制御電極８
６を設け、この電極に所定の電圧を印加してポリシリコ
ン抵抗体８３の表面から内部に向けて、図５（ｂ）に示
すように、電荷誘起層（空乏層）９２を発生させ、電流
通路断面積を小さくしている。このようにすることによ
り、図６に示すように、従来のポリシリコン抵抗素子の
電流−電圧特性１０１の低電流領域における直線領域１
０２を高電流領域まで伸ばし、電流−電圧特性１０３に
変える共に、抵抗値の絶対値を全体として大きくなる方
向に変えている。
【０００３】
【発明が解決しようとする課題】しかしながら、この構
造では、ポリシリコン抵抗の上の一部を覆う制御電極を
必要とし、少なくともポリシリコン抵抗の上には制御電
極用のスペースが必要となり、長さの短いポリシリコン
抵抗には適用が難しいという問題を有している。
造では、ポリシリコン抵抗の上の一部を覆う制御電極を
必要とし、少なくともポリシリコン抵抗の上には制御電
極用のスペースが必要となり、長さの短いポリシリコン
抵抗には適用が難しいという問題を有している。
【０００４】本発明の主な目的は、長さの短いポリシリ
コン抵抗に対しても抵抗値の電流−電圧特性の直線性を
高電流領域まで伸ばすと共に抵抗値の絶対値を大きくな
る方向に変えることのできるポリシリコン抵抗素子を提
供することにある。
コン抵抗に対しても抵抗値の電流−電圧特性の直線性を
高電流領域まで伸ばすと共に抵抗値の絶対値を大きくな
る方向に変えることのできるポリシリコン抵抗素子を提
供することにある。
【０００５】
【課題を解決するための手段】本発明によるポリシリコ
ン抵抗素子は、一導電型半導体基板と、前記一導電型半
導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜
上に設けられたポリシリコン抵抗体と、前記ポリシリコ
ン抵抗体と同時に形成され、前記ポリシリコン抵抗体に
近接して配置された抵抗バイアス用ポリシリコン層と、
前記ポリシリコン抵抗体及び前記抵抗バイアス用ポリシ
リコン層を含む前記第１絶縁膜を覆う第２絶縁膜と、前
記ポリシリコン抵抗体及び前記抵抗バイアス用ポリシリ
コン層の上の前記第２絶縁膜の所定部分に開口されたそ
れぞれ抵抗コンタクト及び抵抗バイアス用コンタクト
と、前記抵抗コンタクト及び抵抗バイアス用コンタクト
に接続されたそれぞれ抵抗配線及びバイアス用配線とか
ら成ることを特徴としており、上記構成の一つの具体的
な形態として、前記抵抗バイアス用ポリシリコン層が、
前記ポリシリコン抵抗体に対して所定の間隔を保ちつつ
少なくともその長さ方向の両側を囲む様に形成されるこ
とを特徴とし、又、前述までの構成において、前記ポリ
シリコン抵抗体が複数ある場合、前記所定の間隔がそれ
ぞれのポリシリコン抵抗体に対してそれぞれ異なる値を
とりうることを特徴とし、更に、前述までの構成におい
て、前記ポリシリコン抵抗体に含まれる不純物がＰ型又
はＮ型の場合、前記バイアス用配線は前記抵抗配線より
もそれぞれ高い一定の電圧又は低い一定の電圧が印加さ
れることを特徴としている。
ン抵抗素子は、一導電型半導体基板と、前記一導電型半
導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜
上に設けられたポリシリコン抵抗体と、前記ポリシリコ
ン抵抗体と同時に形成され、前記ポリシリコン抵抗体に
近接して配置された抵抗バイアス用ポリシリコン層と、
前記ポリシリコン抵抗体及び前記抵抗バイアス用ポリシ
リコン層を含む前記第１絶縁膜を覆う第２絶縁膜と、前
記ポリシリコン抵抗体及び前記抵抗バイアス用ポリシリ
コン層の上の前記第２絶縁膜の所定部分に開口されたそ
れぞれ抵抗コンタクト及び抵抗バイアス用コンタクト
と、前記抵抗コンタクト及び抵抗バイアス用コンタクト
に接続されたそれぞれ抵抗配線及びバイアス用配線とか
ら成ることを特徴としており、上記構成の一つの具体的
な形態として、前記抵抗バイアス用ポリシリコン層が、
前記ポリシリコン抵抗体に対して所定の間隔を保ちつつ
少なくともその長さ方向の両側を囲む様に形成されるこ
とを特徴とし、又、前述までの構成において、前記ポリ
シリコン抵抗体が複数ある場合、前記所定の間隔がそれ
ぞれのポリシリコン抵抗体に対してそれぞれ異なる値を
とりうることを特徴とし、更に、前述までの構成におい
て、前記ポリシリコン抵抗体に含まれる不純物がＰ型又
はＮ型の場合、前記バイアス用配線は前記抵抗配線より
もそれぞれ高い一定の電圧又は低い一定の電圧が印加さ
れることを特徴としている。
【０００６】次に、本発明の上述までの構成と異なる別
のポリシリコン抵抗素子は、一導電型半導体基板と、前
記一導電型半導体基板表面に設けられた抵抗バイアス用
拡散層と、前記抵抗バイアス用拡散層を含む前記一導電
型半導体基板上に設けられた第１絶縁膜と、前記抵抗バ
イアス用拡散層上に位置し、かつ、その領域に包含され
る形で前記第１絶縁膜上に設けられたポリシリコン抵抗
体と、前記ポリシリコン抵抗体を含む前記第１絶縁膜を
覆う第２絶縁膜と、前記抵抗バイアス用拡散層上の前記
第１絶縁膜及び前記第２絶縁膜を開口して設けた抵抗バ
イアス用コンタクトと、前記ポリシリコン抵抗体の上の
前記第２絶縁膜の所定部分に開口された抵抗コンタクト
と、前記抵抗バイアス用コンタクト及び前記抵抗コンタ
クトに接続されたそれぞれ抵抗配線及びバイアス用配線
とから成ることを特徴としており、上記構成の一つの具
体的な形態として、前記抵抗バイアス用拡散層が、反対
導電型の拡散層であることを特徴とし、又、前述までの
構成において、前記ポリシリコン抵抗体に含まれる不純
物がＰ型又はＮ型の場合、前記バイアス用配線は前記抵
抗配線よりもそれぞれ高い一定の電圧又は低い一定の電
圧が印加されることを特徴とし、更に、前述までの構成
において、前記ポリシリコン抵抗体が複数ある場合、前
記抵抗バイアス用拡散層がそれぞれのポリシリコン抵抗
体を包含する形でその下方にそれぞれ互いに独立して設
けられ、かつ、それぞれ異なる一定の電圧であることを
特徴としている。
のポリシリコン抵抗素子は、一導電型半導体基板と、前
記一導電型半導体基板表面に設けられた抵抗バイアス用
拡散層と、前記抵抗バイアス用拡散層を含む前記一導電
型半導体基板上に設けられた第１絶縁膜と、前記抵抗バ
イアス用拡散層上に位置し、かつ、その領域に包含され
る形で前記第１絶縁膜上に設けられたポリシリコン抵抗
体と、前記ポリシリコン抵抗体を含む前記第１絶縁膜を
覆う第２絶縁膜と、前記抵抗バイアス用拡散層上の前記
第１絶縁膜及び前記第２絶縁膜を開口して設けた抵抗バ
イアス用コンタクトと、前記ポリシリコン抵抗体の上の
前記第２絶縁膜の所定部分に開口された抵抗コンタクト
と、前記抵抗バイアス用コンタクト及び前記抵抗コンタ
クトに接続されたそれぞれ抵抗配線及びバイアス用配線
とから成ることを特徴としており、上記構成の一つの具
体的な形態として、前記抵抗バイアス用拡散層が、反対
導電型の拡散層であることを特徴とし、又、前述までの
構成において、前記ポリシリコン抵抗体に含まれる不純
物がＰ型又はＮ型の場合、前記バイアス用配線は前記抵
抗配線よりもそれぞれ高い一定の電圧又は低い一定の電
圧が印加されることを特徴とし、更に、前述までの構成
において、前記ポリシリコン抵抗体が複数ある場合、前
記抵抗バイアス用拡散層がそれぞれのポリシリコン抵抗
体を包含する形でその下方にそれぞれ互いに独立して設
けられ、かつ、それぞれ異なる一定の電圧であることを
特徴としている。
【０００７】
【発明の実施の形態】本発明の第１の実施形態を図１を
参照しながら説明する。図１（ａ）はポリシリコン抵抗
素子の平面図、同図（ｂ）は、図１（ａ）の切断線Ｘ−
Ｘに沿った断面図である。
参照しながら説明する。図１（ａ）はポリシリコン抵抗
素子の平面図、同図（ｂ）は、図１（ａ）の切断線Ｘ−
Ｘに沿った断面図である。
【０００８】Ｐ型半導体基板１表面に成長させた下敷酸
化膜２上に、抵抗コンタクト７の間に図５の従来例の様
な制御電極が設けられない程度に長さの短いポリシリコ
ン抵抗体を形成するが、この実施形態では、３個の同じ
形状の第１ポリシリコン抵抗体３、第２ポリシリコン抵
抗体４、第３ポリシリコン抵抗体５を形成したものを示
す。これらのポリシリコン抵抗体の、少なくとも長さ方
向を等間隔で囲む抵抗バイアス用ポリシリコン層６が、
ポリシリコン抵抗体の形成と同時に形成される。ポリシ
リコン抵抗体及び抵抗バイアス用ポリシリコン層６の上
には保護絶縁膜１１が形成され、ポリシリコン抵抗体上
の保護絶縁膜１１には抵抗コンタクト７が、抵抗バイア
ス用ポリシリコン層６上の保護絶縁膜１１には抵抗バイ
アス用コンタクト８が、それぞれ開口される。更に、抵
抗コンタクト７は抵抗配線９により、抵抗バイアス用ポ
リシリコン層６は抵抗バイアス用配線１０により、他の
半導体素子又は外部端子（図示せず）に接続される。
化膜２上に、抵抗コンタクト７の間に図５の従来例の様
な制御電極が設けられない程度に長さの短いポリシリコ
ン抵抗体を形成するが、この実施形態では、３個の同じ
形状の第１ポリシリコン抵抗体３、第２ポリシリコン抵
抗体４、第３ポリシリコン抵抗体５を形成したものを示
す。これらのポリシリコン抵抗体の、少なくとも長さ方
向を等間隔で囲む抵抗バイアス用ポリシリコン層６が、
ポリシリコン抵抗体の形成と同時に形成される。ポリシ
リコン抵抗体及び抵抗バイアス用ポリシリコン層６の上
には保護絶縁膜１１が形成され、ポリシリコン抵抗体上
の保護絶縁膜１１には抵抗コンタクト７が、抵抗バイア
ス用ポリシリコン層６上の保護絶縁膜１１には抵抗バイ
アス用コンタクト８が、それぞれ開口される。更に、抵
抗コンタクト７は抵抗配線９により、抵抗バイアス用ポ
リシリコン層６は抵抗バイアス用配線１０により、他の
半導体素子又は外部端子（図示せず）に接続される。
【０００９】このような構成のポリシリコン抵抗体は、
ポリシリコンにボロン等の不純物がドープされている場
合には、抵抗バイアス用配線１０にはポリシリコン抵抗
体に印加される電位よりも高い一定の電位を与え、図１
（ｂ）に示すように、ポリシリコン抵抗体に横方向から
空乏層１２を誘起させ、抵抗値を高い方に調整する。ポ
リシリコンにリン等の不純物がドープされている場合に
は、逆の電位関係に設定すればよい。
ポリシリコンにボロン等の不純物がドープされている場
合には、抵抗バイアス用配線１０にはポリシリコン抵抗
体に印加される電位よりも高い一定の電位を与え、図１
（ｂ）に示すように、ポリシリコン抵抗体に横方向から
空乏層１２を誘起させ、抵抗値を高い方に調整する。ポ
リシリコンにリン等の不純物がドープされている場合に
は、逆の電位関係に設定すればよい。
【００１０】このように、本実施形態によればポリシリ
コン抵抗体の長さに関係なく、特にポリシリコン抵抗体
の長さが短い場合においても抵抗値制御手段を形成でき
るという効果が得られる。
コン抵抗体の長さに関係なく、特にポリシリコン抵抗体
の長さが短い場合においても抵抗値制御手段を形成でき
るという効果が得られる。
【００１１】次に、本発明の第２の実施形態を図２を参
照しながら説明する。図２（ａ）はポリシリコン抵抗素
子の平面図、同図（ｂ）は、図２（ａ）の切断線Ｙ−Ｙ
に沿った断面図である。
照しながら説明する。図２（ａ）はポリシリコン抵抗素
子の平面図、同図（ｂ）は、図２（ａ）の切断線Ｙ−Ｙ
に沿った断面図である。
【００１２】ポリシリコン抵抗体よりも下の構成は第１
の実施形態と同じである。下敷酸化膜２上に、第１の実
施形態と同じ３個の同じ形状の第４ポリシリコン抵抗体
１３、第５ポリシリコン抵抗体１４、第６ポリシリコン
抵抗体１５を形成したものを示す。これらのポリシリコ
ン抵抗体の、少なくとも長さ方向を、それぞれの抵抗体
に対しては一定の間隔であって、３個のポリシリコン抵
抗体を比べると異なるようにして、抵抗バイアス用ポリ
シリコン層１６が囲んでいる。間隔は、第４ポリシリコ
ン抵抗体１３、第５ポリシリコン抵抗体１４、第６ポリ
シリコン抵抗体１５の順に広くなるようにしている。
の実施形態と同じである。下敷酸化膜２上に、第１の実
施形態と同じ３個の同じ形状の第４ポリシリコン抵抗体
１３、第５ポリシリコン抵抗体１４、第６ポリシリコン
抵抗体１５を形成したものを示す。これらのポリシリコ
ン抵抗体の、少なくとも長さ方向を、それぞれの抵抗体
に対しては一定の間隔であって、３個のポリシリコン抵
抗体を比べると異なるようにして、抵抗バイアス用ポリ
シリコン層１６が囲んでいる。間隔は、第４ポリシリコ
ン抵抗体１３、第５ポリシリコン抵抗体１４、第６ポリ
シリコン抵抗体１５の順に広くなるようにしている。
【００１３】このような構成のポリシリコン抵抗体は、
ポリシリコンにボロン等の不純物がドープされている場
合には、抵抗バイアス用配線２０にはポリシリコン抵抗
体に印加される抵抗配線１９の電位よりも高い一定の電
位を与え、図２（ｂ）に示すように、第４ポリシリコン
抵抗体１３、第５ポリシリコン抵抗体１４、第６ポリシ
リコン抵抗体１５のそれぞれに対して横方向から空乏層
２３、２４、２５を誘起させ、抵抗値を高い方に調整す
る。抵抗値としては、第４ポリシリコン抵抗体１３、第
５ポリシリコン抵抗体１４、第６ポリシリコン抵抗体１
５の順に高くなる。
ポリシリコンにボロン等の不純物がドープされている場
合には、抵抗バイアス用配線２０にはポリシリコン抵抗
体に印加される抵抗配線１９の電位よりも高い一定の電
位を与え、図２（ｂ）に示すように、第４ポリシリコン
抵抗体１３、第５ポリシリコン抵抗体１４、第６ポリシ
リコン抵抗体１５のそれぞれに対して横方向から空乏層
２３、２４、２５を誘起させ、抵抗値を高い方に調整す
る。抵抗値としては、第４ポリシリコン抵抗体１３、第
５ポリシリコン抵抗体１４、第６ポリシリコン抵抗体１
５の順に高くなる。
【００１４】このように、第２の実施形態では、ポリシ
リコン抵抗体の長さに関係なく抵抗値制御手段を形成で
きるという効果に加えて、ポリシリコン抵抗体と抵抗バ
イアス用ポリシリコン層との間隔を変えることにより、
種々の抵抗値を示すポリシリコン抵抗体が得られる、と
いう効果も得られる。
リコン抵抗体の長さに関係なく抵抗値制御手段を形成で
きるという効果に加えて、ポリシリコン抵抗体と抵抗バ
イアス用ポリシリコン層との間隔を変えることにより、
種々の抵抗値を示すポリシリコン抵抗体が得られる、と
いう効果も得られる。
【００１５】次に、本発明の第３の実施形態を図３を参
照しながら説明する。図３（ａ）はポリシリコン抵抗素
子の平面図、同図（ｂ）は、図３（ａ）の切断線Ｚ−Ｚ
に沿った断面図である。この実施形態では、ポリシリコ
ン抵抗体のバイアス手段として、拡散層を用いている。
照しながら説明する。図３（ａ）はポリシリコン抵抗素
子の平面図、同図（ｂ）は、図３（ａ）の切断線Ｚ−Ｚ
に沿った断面図である。この実施形態では、ポリシリコ
ン抵抗体のバイアス手段として、拡散層を用いている。
【００１６】Ｐ型半導体基板１中に抵抗バイアス用Ｎ＋
拡散層３６を選択的に形成する。このＰ型半導体基板１
に成長させた下敷酸化膜２上に、第１の実施形態と同じ
形状のポリシリコン抵抗体を、抵抗バイアス用Ｎ＋拡散
層３６上方においてその領域に包含される形に形成す
る。この様にして、３個の同じ形状の第７ポリシリコン
抵抗体３３、第８ポリシリコン抵抗体３４、第９ポリシ
リコン抵抗体３５が得られる。
拡散層３６を選択的に形成する。このＰ型半導体基板１
に成長させた下敷酸化膜２上に、第１の実施形態と同じ
形状のポリシリコン抵抗体を、抵抗バイアス用Ｎ＋拡散
層３６上方においてその領域に包含される形に形成す
る。この様にして、３個の同じ形状の第７ポリシリコン
抵抗体３３、第８ポリシリコン抵抗体３４、第９ポリシ
リコン抵抗体３５が得られる。
【００１７】このような構成のポリシリコン抵抗体は、
ポリシリコンにボロン等の不純物がドープされている場
合には、抵抗バイアス用配線４０にはポリシリコン抵抗
体に印加される電位よりも高い一定の電位を与え、図３
（ｂ）に示すように、ポリシリコン抵抗体に下方向から
空乏層３２を誘起させ、抵抗値を高い方に調整する。
ポリシリコンにボロン等の不純物がドープされている場
合には、抵抗バイアス用配線４０にはポリシリコン抵抗
体に印加される電位よりも高い一定の電位を与え、図３
（ｂ）に示すように、ポリシリコン抵抗体に下方向から
空乏層３２を誘起させ、抵抗値を高い方に調整する。
【００１８】この実施形態においては、第１の実施形態
の抵抗バイアス用ポリシリコン層を必要としないので、
第１の実施形態で得られる効果に加え、ポリシリコン抵
抗体を得るための占有面積を小さくできる、という効果
も得られる。
の抵抗バイアス用ポリシリコン層を必要としないので、
第１の実施形態で得られる効果に加え、ポリシリコン抵
抗体を得るための占有面積を小さくできる、という効果
も得られる。
【００１９】次に、本発明の第４の実施形態を図４を参
照しながら説明する。図４（ａ）はポリシリコン抵抗素
子の平面図、同図（ｂ）は、図４（ａ）の切断線Ｗ−Ｗ
に沿った断面図である。この実施形態では、第３の実施
形態と同じく、ポリシリコン抵抗体のバイアス手段とし
て、拡散層を用いている。
照しながら説明する。図４（ａ）はポリシリコン抵抗素
子の平面図、同図（ｂ）は、図４（ａ）の切断線Ｗ−Ｗ
に沿った断面図である。この実施形態では、第３の実施
形態と同じく、ポリシリコン抵抗体のバイアス手段とし
て、拡散層を用いている。
【００２０】Ｐ型半導体基板１中に抵抗バイアス用Ｎ＋
拡散層６６、６７、６８を選択的に形成する。このＰ型
半導体基板１に成長させた下敷酸化膜２上に、第１の実
施形態と同じ形状の３個のポリシリコン抵抗体を、それ
ぞれ抵抗バイアス用Ｎ＋拡散層６６、６７、６８上方に
おいてその領域に包含される形に形成する。この様にし
て、３個の同じ形状の第１０ポリシリコン抵抗体５３、
第１１ポリシリコン抵抗体５４、第１２ポリシリコン抵
抗体５５が得られる。第１０ポリシリコン抵抗体５３、
第１１ポリシリコン抵抗体５４、第１２ポリシリコン抵
抗体５５上は保護絶縁膜１１が覆っており、それぞれの
ポリシリコン抵抗体上に抵抗コンタクト５７が開口され
ると共に抵抗バイアス用Ｎ＋拡散層６６、６７、６８上
にもそれぞれ抵抗バイアス用コンタクト５８が開口され
ている。これらのコンタクトと抵抗配線５９、抵抗バイ
アス用配線６１を通して、ポリシリコン抵抗体及び抵抗
バイアス用Ｎ＋拡散層は他の半導体素子又は外部端子に
接続される。
拡散層６６、６７、６８を選択的に形成する。このＰ型
半導体基板１に成長させた下敷酸化膜２上に、第１の実
施形態と同じ形状の３個のポリシリコン抵抗体を、それ
ぞれ抵抗バイアス用Ｎ＋拡散層６６、６７、６８上方に
おいてその領域に包含される形に形成する。この様にし
て、３個の同じ形状の第１０ポリシリコン抵抗体５３、
第１１ポリシリコン抵抗体５４、第１２ポリシリコン抵
抗体５５が得られる。第１０ポリシリコン抵抗体５３、
第１１ポリシリコン抵抗体５４、第１２ポリシリコン抵
抗体５５上は保護絶縁膜１１が覆っており、それぞれの
ポリシリコン抵抗体上に抵抗コンタクト５７が開口され
ると共に抵抗バイアス用Ｎ＋拡散層６６、６７、６８上
にもそれぞれ抵抗バイアス用コンタクト５８が開口され
ている。これらのコンタクトと抵抗配線５９、抵抗バイ
アス用配線６１を通して、ポリシリコン抵抗体及び抵抗
バイアス用Ｎ＋拡散層は他の半導体素子又は外部端子に
接続される。
【００２１】このような構成のポリシリコン抵抗体は、
ポリシリコンにボロン等の不純物がドープされている場
合には、抵抗バイアス用配線６０、抵抗バイアス用配線
６１、抵抗バイアス用配線６２にはポリシリコン抵抗体
に印加される抵抗配線５９の電位よりも高い一定の電位
を与え、抵抗バイアス用配線６０、抵抗バイアス用配線
６１、抵抗バイアス用配線６２の順に高く設定してお
く。このようにしておけば、図４（ｂ）に示すように、
第１０ポリシリコン抵抗体５３、第１１ポリシリコン抵
抗体５４、第１２ポリシリコン抵抗体５５のそれぞれに
対して下方向から空乏層７２、７３、７４が誘起され、
抵抗値が高い値に設定される。抵抗値としては、第１０
ポリシリコン抵抗体５３、第１１ポリシリコン抵抗体５
４、第１２ポリシリコン抵抗体５５の順に高くなる。
ポリシリコンにボロン等の不純物がドープされている場
合には、抵抗バイアス用配線６０、抵抗バイアス用配線
６１、抵抗バイアス用配線６２にはポリシリコン抵抗体
に印加される抵抗配線５９の電位よりも高い一定の電位
を与え、抵抗バイアス用配線６０、抵抗バイアス用配線
６１、抵抗バイアス用配線６２の順に高く設定してお
く。このようにしておけば、図４（ｂ）に示すように、
第１０ポリシリコン抵抗体５３、第１１ポリシリコン抵
抗体５４、第１２ポリシリコン抵抗体５５のそれぞれに
対して下方向から空乏層７２、７３、７４が誘起され、
抵抗値が高い値に設定される。抵抗値としては、第１０
ポリシリコン抵抗体５３、第１１ポリシリコン抵抗体５
４、第１２ポリシリコン抵抗体５５の順に高くなる。
【００２２】このように、第４の実施形態では、第３の
実施形態で得られる効果に加え、抵抗バイアス用Ｎ＋拡
散層に種々の一定電圧を印加することにより、種々の抵
抗値を示すポリシリコン抵抗体が得られる、という効果
も得られる。
実施形態で得られる効果に加え、抵抗バイアス用Ｎ＋拡
散層に種々の一定電圧を印加することにより、種々の抵
抗値を示すポリシリコン抵抗体が得られる、という効果
も得られる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
ポリシリコン抵抗体の横方向或いは下方に絶縁膜を介し
てポリシリコン抵抗体のバイアス手段を設けるので、ポ
リシリコン抵抗体の抵抗値をポリシリコン抵抗体の長さ
に関係なく高く設定できる。更に、ポリシリコン抵抗体
とバイアス手段の横方向の間隔を変化させたり、ポリシ
リコン抵抗体と下方に位置するバイアス手段の電位を種
々の値に設定することにより、ポリシリコン抵抗体を種
々の高い抵抗値に設定できるという効果も得られる。
ポリシリコン抵抗体の横方向或いは下方に絶縁膜を介し
てポリシリコン抵抗体のバイアス手段を設けるので、ポ
リシリコン抵抗体の抵抗値をポリシリコン抵抗体の長さ
に関係なく高く設定できる。更に、ポリシリコン抵抗体
とバイアス手段の横方向の間隔を変化させたり、ポリシ
リコン抵抗体と下方に位置するバイアス手段の電位を種
々の値に設定することにより、ポリシリコン抵抗体を種
々の高い抵抗値に設定できるという効果も得られる。
【図１】本発明の第１の実施形態により得られるポリシ
リコン抵抗素子の平面図及び断面図である。
リコン抵抗素子の平面図及び断面図である。
【図２】本発明の第２の実施形態により得られるポリシ
リコン抵抗素子の平面図及び断面図である。
リコン抵抗素子の平面図及び断面図である。
【図３】本発明の第３の実施形態により得られるポリシ
リコン抵抗素子の平面図及び断面図である。
リコン抵抗素子の平面図及び断面図である。
【図４】本発明の第４の実施形態により得られるポリシ
リコン抵抗素子の平面図及び断面図である。
リコン抵抗素子の平面図及び断面図である。
【図５】従来のポリシリコン抵抗素子の平面図及び断面
図である。
図である。
【図６】図５の従来のポリシリコン抵抗素子が示す電流
−電圧特性を示すグラフである。
−電圧特性を示すグラフである。
１ Ｐ型半導体基板 ２ 下敷酸化膜 ３ 第１ポリシリコン抵抗体 ４ 第２ポリシリコン抵抗体 ５ 第３ポリシリコン抵抗体 ６、１６ 抵抗バイアス用ポリシリコン層 ７、１７、３７、５７、８７ 抵抗コンタクト ８、１８、３８、５８ 抵抗バイアス用コンタクト ９、１９、３９、５９、８９ 抵抗配線 １０、２０、４０、６０、６１、６２ 抵抗バイアス用
配線 １１ 保護絶縁膜 １２、２２、２３、２４、３２、７２、７３、７４ 空
乏層 １３ 第４ポリシリコン抵抗体 １４ 第５ポリシリコン抵抗体 １５ 第６ポリシリコン抵抗体 ３３ 第７ポリシリコン抵抗体 ３４ 第８ポリシリコン抵抗体 ３５ 第９ポリシリコン抵抗体 ３６、６６、６７、６８ 抵抗バイアス用Ｎ＋拡散層 ５３ 第１０ポリシリコン抵抗体 ５４ 第１１ポリシリコン抵抗体 ５５ 第１２ポリシリコン抵抗体 ８１ 絶縁基板 ８２ 絶縁膜 ８３ ポリシリコン抵抗体 ８６ 抵抗値制御電極 ９２ 電荷誘起層 １０１、１０３ 電流−電圧特性 １０２ 直線領域
配線 １１ 保護絶縁膜 １２、２２、２３、２４、３２、７２、７３、７４ 空
乏層 １３ 第４ポリシリコン抵抗体 １４ 第５ポリシリコン抵抗体 １５ 第６ポリシリコン抵抗体 ３３ 第７ポリシリコン抵抗体 ３４ 第８ポリシリコン抵抗体 ３５ 第９ポリシリコン抵抗体 ３６、６６、６７、６８ 抵抗バイアス用Ｎ＋拡散層 ５３ 第１０ポリシリコン抵抗体 ５４ 第１１ポリシリコン抵抗体 ５５ 第１２ポリシリコン抵抗体 ８１ 絶縁基板 ８２ 絶縁膜 ８３ ポリシリコン抵抗体 ８６ 抵抗値制御電極 ９２ 電荷誘起層 １０１、１０３ 電流−電圧特性 １０２ 直線領域
Claims (8)
- 【請求項１】 一導電型半導体基板と、前記一導電型半
導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜
上に設けられたポリシリコン抵抗体と、前記ポリシリコ
ン抵抗体と同時に形成され、前記ポリシリコン抵抗体に
近接して配置された抵抗バイアス用ポリシリコン層と、
前記ポリシリコン抵抗体及び前記抵抗バイアス用ポリシ
リコン層を含む前記第１絶縁膜を覆う第２絶縁膜と、前
記ポリシリコン抵抗体及び前記抵抗バイアス用ポリシリ
コン層の上の前記第２絶縁膜の所定部分に開口されたそ
れぞれ抵抗コンタクト及び抵抗バイアス用コンタクト
と、前記抵抗コンタクト及び抵抗バイアス用コンタクト
に接続されたそれぞれ抵抗配線及びバイアス用配線とか
ら成ることを特徴とするポリシリコン抵抗素子。 - 【請求項２】 前記抵抗バイアス用ポリシリコン層が、
前記ポリシリコン抵抗体に対して所定の間隔を保ちつつ
少なくともその長さ方向の両側を囲む様に形成されてい
る請求項１記載のポリシリコン抵抗素子。 - 【請求項３】 前記ポリシリコン抵抗体が複数ある場
合、前記所定の間隔がそれぞれのポリシリコン抵抗体に
対してそれぞれ異なる値をとりうる請求項１乃至２記載
のポリシリコン抵抗素子。 - 【請求項４】 前記ポリシリコン抵抗体に含まれる不純
物がＰ型又はＮ型の場合、前記バイアス用配線は前記抵
抗配線よりもそれぞれ高い一定の電圧又は低い一定の電
圧が印加される請求項１乃至３記載のポリシリコン抵抗
素子。 - 【請求項５】 一導電型半導体基板と、前記一導電型半
導体基板表面に設けられた抵抗バイアス用拡散層と、前
記抵抗バイアス用拡散層を含む前記一導電型半導体基板
上に設けられた第１絶縁膜と、前記抵抗バイアス用拡散
層上に位置し、かつ、その領域に包含される形で前記第
１絶縁膜上に設けられたポリシリコン抵抗体と、前記ポ
リシリコン抵抗体を含む前記第１絶縁膜を覆う第２絶縁
膜と、前記抵抗バイアス用拡散層上の前記第１絶縁膜及
び前記第２絶縁膜を開口して設けた抵抗バイアス用コン
タクトと、前記ポリシリコン抵抗体の上の前記第２絶縁
膜の所定部分に開口された抵抗コンタクトと、前記抵抗
バイアス用コンタクト及び前記抵抗コンタクトに接続さ
れたそれぞれ抵抗配線及びバイアス用配線とから成るこ
とを特徴とするポリシリコン抵抗素子。 - 【請求項６】 前記抵抗バイアス用拡散層が、反対導電
型の拡散層である請求項５記載のポリシリコン抵抗素
子。 - 【請求項７】 前記ポリシリコン抵抗体に含まれる不純
物がＰ型又はＮ型の場合、前記バイアス用配線は前記抵
抗配線よりもそれぞれ高い一定の電圧又は低い一定の電
圧が印加される請求項５乃至６記載のポリシリコン抵抗
素子。 - 【請求項８】 前記ポリシリコン抵抗体が複数ある場
合、前記抵抗バイアス用拡散層がそれぞれのポリシリコ
ン抵抗体を包含する形でその下方にそれぞれ互いに独立
して設けられ、かつ、それぞれ異なる一定の電圧である
請求項５乃至７記載のポリシリコン抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31573598A JP3150109B2 (ja) | 1998-11-06 | 1998-11-06 | ポリシリコン抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31573598A JP3150109B2 (ja) | 1998-11-06 | 1998-11-06 | ポリシリコン抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150778A true JP2000150778A (ja) | 2000-05-30 |
| JP3150109B2 JP3150109B2 (ja) | 2001-03-26 |
Family
ID=18068916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31573598A Expired - Fee Related JP3150109B2 (ja) | 1998-11-06 | 1998-11-06 | ポリシリコン抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3150109B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7616089B2 (en) * | 2007-09-28 | 2009-11-10 | Cirrus Logic, Inc. | Compensation of field effect on polycrystalline resistors |
| JP2013062523A (ja) * | 2012-11-13 | 2013-04-04 | Mitsubishi Electric Corp | 半導体装置 |
| US9484444B2 (en) | 2007-05-25 | 2016-11-01 | Mitsubishi Electric Corporation | Semiconductor device with a resistance element in a trench |
| JP2017123481A (ja) * | 2017-03-09 | 2017-07-13 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| WO2018121673A1 (zh) * | 2016-12-30 | 2018-07-05 | 无锡华润上华科技有限公司 | 半导体器件 |
| CN109244060A (zh) * | 2017-07-11 | 2019-01-18 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
-
1998
- 1998-11-06 JP JP31573598A patent/JP3150109B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9484444B2 (en) | 2007-05-25 | 2016-11-01 | Mitsubishi Electric Corporation | Semiconductor device with a resistance element in a trench |
| US7616089B2 (en) * | 2007-09-28 | 2009-11-10 | Cirrus Logic, Inc. | Compensation of field effect on polycrystalline resistors |
| JP2013062523A (ja) * | 2012-11-13 | 2013-04-04 | Mitsubishi Electric Corp | 半導体装置 |
| WO2018121673A1 (zh) * | 2016-12-30 | 2018-07-05 | 无锡华润上华科技有限公司 | 半导体器件 |
| JP2017123481A (ja) * | 2017-03-09 | 2017-07-13 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| CN109244060A (zh) * | 2017-07-11 | 2019-01-18 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3150109B2 (ja) | 2001-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3084686B2 (ja) | 傾斜ドーピング制御を施した高電圧集積回路内の金属クロスオーバー | |
| US11973112B2 (en) | Tiled lateral BJT | |
| US4618875A (en) | Darlington transistor circuit | |
| US4100565A (en) | Monolithic resistor for compensating beta of a lateral transistor | |
| US4261004A (en) | Semiconductor device | |
| JPH1117179A (ja) | 半導体装置 | |
| JP2713205B2 (ja) | 半導体装置 | |
| JP3150109B2 (ja) | ポリシリコン抵抗素子 | |
| US8729668B2 (en) | Adjustable resistor | |
| US6661095B2 (en) | Semiconductor device | |
| JPH06104438A (ja) | 薄膜トランジスタ | |
| US4449141A (en) | Variable capacitor | |
| EP0343879B1 (en) | Bipolar transistor and method of making the same | |
| US7531877B2 (en) | Semiconductor device | |
| US6441446B1 (en) | Device with integrated bipolar and MOSFET transistors in an emitter switching configuration | |
| JPH0396267A (ja) | 半導体集積回路装置 | |
| US5270566A (en) | Insulated gate semiconductor device | |
| JPH0235767A (ja) | 半導体装置 | |
| US6362067B1 (en) | Accurate self-aligned resistor structure and method of making the same | |
| JP3497017B2 (ja) | 半導体装置および半導体装置の保護方法 | |
| JPS60244058A (ja) | 半導体集積回路装置 | |
| JP4307661B2 (ja) | 可変抵抗素子 | |
| JPS63141362A (ja) | 半導体装置 | |
| JPH04139765A (ja) | 半導体装置 | |
| JPH03236281A (ja) | 電力用半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001226 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |