JPH0865074A - 電流電圧変換回路、電流圧縮伸張回路、自動露出制御システム及びセンサ内蔵自動露出制御システム - Google Patents

電流電圧変換回路、電流圧縮伸張回路、自動露出制御システム及びセンサ内蔵自動露出制御システム

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JPH0865074A
JPH0865074A JP6199605A JP19960594A JPH0865074A JP H0865074 A JPH0865074 A JP H0865074A JP 6199605 A JP6199605 A JP 6199605A JP 19960594 A JP19960594 A JP 19960594A JP H0865074 A JPH0865074 A JP H0865074A
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input terminal
diffusion layer
current
operational amplifier
semiconductor substrate
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JP6199605A
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Inventor
Fumihiro Watanabe
文博 渡辺
Fumihide Murao
文秀 村尾
Hiroshi Murakami
博志 村上
Hideo Hara
英夫 原
Hideho Ito
秀穂 井藤
Tatsuya Houmoto
竜也 法本
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Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage

Abstract

(57)【要約】 【目的】 対数圧縮可能な電流電圧変換回路をＣＭＯＳ
プロセスのみによって形成する。 【構成】 オペアンプ５３の反転入力端にはＰＮＰトラ
ンジスタ１０のエミッタ及び電流入力端子５１が共通し
て接続され、非反転入力端には第１の基準電圧入力端子
が接続される。ＰＮＰトランジスタ１０のコレクタは接
地され、ベースがオペアンプ５３の出力端及び出力端子
５５に挙移して接続される。電流入力端子５１には電流
Ｉが、第１の基準電圧入力端子には基準電圧ＶREF1が、
それぞれ与えられる。ＰＮＰトランジスタ１０はＣＭＯ
Ｓプロセスによって形成される。 【効果】 処理工期が短縮され、安価に電流電圧変換回
路を形成することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳプロセスを
用いた電流電圧変換回路、電流圧縮伸張回路、自動露出
制御システム及びセンサ内蔵自動露出制御システムに関
するものである。
【０００２】
【従来の技術】
（ａ−１）第１の従来技術：図１１は従来の電流電圧変
換回路２０１を示す回路図である。電流電圧変換回路２
０１は、オペアンプ５３と、ダイオード５４とを備えて
いる。オペアンプ５３の反転入力端には電流入力端子５
１が、反転入力端には第１の基準電圧入力端子５２が、
それぞれ接続されている。またオペアンプ５３の出力端
には電圧出力端子５５及びダイオード５４のカソードが
共通して接続されており、ダイオード５４のアノードは
電流入力端子５１に接続されている。
【０００３】第１の基準電圧入力端子５２に基準電圧Ｖ
REF1を印加し、更に電流入力端子５１に電流Ｉを流す。
すると電流Ｉはダイオード５４に流れ込み、ダイオード
５４の両端には電流Ｉを対数圧縮した電圧ＶBEが生じ
る。
【０００４】
【数１】
【０００５】そのため出力端子５５には、数２に示され
るように、基準電圧ＶREF1からダイオード５４の両端に
生じる対数圧縮電圧を引いた電圧ＶOUT が出力される。
【０００６】
【数２】
【０００７】（ａ−２）第２の従来技術：図１２は、従
来の電流圧縮伸張回路２０２を示す回路図である。電流
圧縮伸張回路２０２は図１１に示された電流圧縮回路２
０１にＮＰＮトランジスタ５７を更に設けた構成を有し
ている。即ち、ＮＰＮトランジスタ５７のエミッタがオ
ペアンプ５３の出力端に接続され、ベースが第２の基準
電圧端子５８に接続され、そしてコレクタが出力端子５
６に接続されている。トランジスタ５７のエミッタには
数２で示される電圧が与えられるため、第２の基準電圧
入力端子５８に基準電圧ＶREF2を与えると、数３で与え
られる電流ＩOUT が出力端子５６から得られる。
【０００８】
【数３】
【０００９】（ａ−３）第３の従来技術：図１３は従来
の自動露出制御システム２０３を示す回路図である。自
動露出制御システム２０３は光センサから電流を検出
し、これを電圧に変換して制御を行うものである。
【００１０】自動露出制御システム２０３はオペアンプ
６２，６７，６８及びダイオード６３，６６並びに電流
源６１，６５を備えている。電流源６１は光センサから
の電流と同じ電流を流すものであり、オペアンプ６２の
反転入力端及び非反転入力端の間に設けられている。オ
ペアンプ６２の非反転入力端には電圧源６４によって基
準電圧ＶREF1が与えられている。また、オペアンプ６２
の反転入力端にはダイオード６３のアノードが接続され
ており、ダイオード６３のカソードはオペアンプ６２の
出力端に接続されている。また、オペアンプ６２の出力
端はオペアンプ６７の非反転入力端に接続されている。
【００１１】オペアンプ６７の反転入力端には電流源６
５及びダイオード６６のカソードが接続されており、ダ
イオード６６のアノードはオペアンプ６７の出力端に接
続されている。
【００１２】オペアンプ６７の出力端は更にオペアンプ
６８の非反転入力端に接続され、オペアンプ６８の反転
入力端はその出力端と共に共通して出力端子６９に接続
されている。
【００１３】電流源６１が電流Ｉを流した場合を考える
と、オペアンプ６２の出力端に与えられる電圧は数２で
示される。従って、電流源６５の流す電流をＩ0 とし、
ダイオード６３，６６の逆飽和電流ＩS を等しく設定す
ることにより、オペアンプ６７の出力端には数４で示さ
れる電圧Ｖ67が与えられる。
【００１４】
【数４】
【００１５】オペアンプ６８はオペアンプ６７の出力端
の電圧Ｖ67に対してボルテージフォロワ回路を構成して
おり、電圧Ｖ67を出力端子６９に与える。このため自動
露出制御システム２０３は電流Ｉを検出し、これに基づ
いて基準電圧ＶREF1と電流Ｉ0 とで制御される電圧Ｖ67
を、出力端子６９におけるインピーダンスを低く保ちつ
つ出力する。
【００１６】（ａ−４）第４の従来技術：図１４は従来
のセンサ内蔵自動露出制御システム２０４の構成を示す
回路図である。センサ内蔵自動露出制御システム２０４
は自動露出制御システム２０３の電流源６１を光センサ
７０に置換した構成を有しており、光センサに流れる電
流をＩとすると数４が成立する。
【００１７】
【発明が解決しようとする課題】従来の電流電圧変換回
路、電流圧縮伸張回路、自動露出制御システム及びセン
サ内蔵自動露出制御システムは以上のように構成されて
おり、オペアンプ５３，６２，６７，６８はＣＭＯＳプ
ロセスを用いて形成される。一方、ダイオード５４，６
３，６６はバイポーラトランジスタによって形成されて
いた。電流圧縮伸張回路２０２におけるトランジスタ５
７に関しても同様に、バイポーラプロセスを用いる必要
があった。
【００１８】このため、これらの回路及びシステムを実
現するためにはＣＭＯＳプロセスのみならずバイポーラ
プロセスをも必要としていた。言い換えれば、ＣＭＯＳ
プロセスのみではこれらの回路及びシステムを実現でき
ず更にバイポーラプロセスをも必要とするという問題点
があった。
【００１９】この発明は上記の問題点を解消するために
なされたもので、これらの回路及びシステムをＣＭＯＳ
プロセスのみで構成することを目的とするものである。
【００２０】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、（ａ）入力電流が与えられる電流入力
端子と、（ｂ）基準電圧が与えられる基準電圧入力端子
と、（ｃ）出力端子と、（ｄ）前記電流入力端子に接続
された反転入力端と、前記基準電圧入力端子に接続され
た非反転入力端と、前記出力端子に接続された出力端と
を含み、第１導電型の半導体基板に形成されたオペアン
プと、（ｅ）前記オペアンプの前記反転入力端に接続さ
れたエミッタと、前記オペアンプの前記出力端に接続さ
れたベースと、コレクタとを含むバイポーラトランジス
タとを備える電流電圧変換回路である。そして前記バイ
ポーラトランジスタは（ｅ−１）前記コレクタに相当す
る前記半導体基板と、（ｅ−２）前記半導体基板上に選
択的に形成され、前記ベースに相当する第２導電型の第
１拡散層と、（ｅ−３）前記第１拡散層上に選択的に形
成され、前記エミッタに相当する第１導電型の第２拡散
層とから構成される。
【００２１】この発明のうち請求項２にかかるものは、
（ａ）入力電流が与えられる電流入力端子と、（ｂ）第
１の基準電圧が与えられる第１の基準電圧入力端子と、
（ｃ）出力端子と、（ｄ）前記電流入力端子に接続され
た反転入力端と、非反転入力端と、出力端とを含み、第
１導電型の半導体基板に形成されたオペアンプと、
（ｅ）前記オペアンプの出力端及び非反転入力端にそれ
ぞれ接続されたゲート及びドレインと、前記出力端子に
接続されたソースとを含み、前記オペアンプの出力端が
与える電圧によって前記ドレインとソースとの間に第２
導電型のチャネルが形成されるＭＯＳトランジスタと、
（ｆ）前記オペアンプの前記反転入力端に接続されたエ
ミッタと、前記第１の基準電圧入力端子に接続されたベ
ースと、コレクタとを含む第１のバイポーラトランジス
タと、（ｇ）前記オペアンプの前記非反転入力端に接続
されたエミッタと、前記第１の基準電圧入力端子に接続
されたベースと、コレクタとを含む第２のバイポーラト
ランジスタとを備える電流圧縮伸張回路である。そして
前記第１のバイポーラトランジスタは（ｆ−１）自身の
前記コレクタに相当する前記半導体基板と、（ｆ−２）
前記半導体基板上に選択的に形成され、自身の前記ベー
スに相当する第２導電型の第１拡散層と、（ｆ−３）前
記第１拡散層上に選択的に形成され、自身の前記エミッ
タに相当する第１導電型の第２拡散層とから構成され
る。更に前記第２のバイポーラトランジスタは（ｇ−
１）自身の前記コレクタに相当する前記半導体基板と、
（ｇ−２）前記半導体基板上に選択的に形成され、自身
の前記ベースに相当する第２導電型の第３拡散層と、
（ｇ−３）前記第３拡散層上に選択的に形成され、自身
の前記エミッタに相当する第１導電型の第４拡散層とか
ら構成される。
【００２２】この発明のうち請求項３にかかるものは、
請求項２記載の電流圧縮伸張回路であって、（ｈ）前記
第１のバイポーラトランジスタの前記ベースと前記第１
の基準電圧入力端子との間に介在して設けられる第１の
抵抗と、（ｉ）前記第２のバイポーラトランジスタの前
記ベースと前記第１の基準電圧入力端子との間に介在し
て設けられる第２の抵抗と、（ｊ）前記第２の抵抗と前
記第２のバイポーラトランジスタの前記ベースとの接続
点において設けられる第２の基準電圧入力端子とを更に
備える。そして前記第１の抵抗は（ｈ−１）前記半導体
基板上に選択的に形成される第２導電型の第５拡散層
と、（ｈ−２）前記第５拡散層上に選択的に形成される
第１導電型の第６拡散層とから構成される。更に前記第
２の抵抗は（ｉ−１）前記半導体基板上に選択的に形成
される第２導電型の第７拡散層と、（ｉ−２）前記第５
拡散層上に選択的に形成される第１導電型の第８拡散層
とから構成される。
【００２３】この発明のうち請求項４にかかるものは、
（ａ）入力電流が与えられる電流入力端子と、（ｂ）基
準電圧が与えられる基準電圧入力端子と、（ｃ）前記電
流入力端子に接続された反転入力端と、前記基準電圧入
力端子に接続された非反転入力端と、出力端とを含み、
第１導電型の半導体基板に形成された第１のオペアンプ
と、（ｄ）前記第１のオペアンプの前記出力端及び前記
反転入力端にそれぞれ接続されたベース及びエミッタ
と、コレクタとを含む第１のバイポーラトランジスタ
と、（ｅ）前記第１のオペアンプの前記出力端に接続さ
れた非反転入力端と、共通して接続された反転入力端及
び出力端とを含み、前記半導体基板に形成された第２の
オペアンプと、（ｆ）前記第２のオペアンプの前記出力
端に接続されたベースと、所定の電流が供給されるエミ
ッタと、コレクタを含む第２のバイポーラトランジスタ
とを備える自動露出制御システムである。そして前記第
１のバイポーラトランジスタは（ｄ−１）自身の前記コ
レクタに相当する前記半導体基板と、（ｄ−２）前記半
導体基板上に選択的に形成され、自身の前記ベースに相
当する第２導電型の第１拡散層と、（ｄ−３）前記第１
拡散層上に選択的に形成され、自身の前記エミッタに相
当する第１導電型の第２拡散層とから構成される。更に
前記第２のバイポーラトランジスタは（ｆ−１）自身の
前記コレクタに相当する前記半導体基板と、（ｆ−２）
前記半導体基板上に選択的に形成され、自身の前記ベー
スに相当する第２導電型の第３拡散層と、（ｆ−３）前
記第３拡散層上に選択的に形成され、自身の前記エミッ
タに相当する第１導電型の第４拡散層とから構成され
る。
【００２４】この発明のうち請求項５にかかるものは、
（ａ）入力電流が与えられる電流入力端子と、（ｂ）基
準電圧が与えられる基準電圧入力端子と、（ｃ）前記基
準電圧入力端子と前記電流入力端子との間に設けられた
光センサと、（ｄ）前記電流入力端子に接続された反転
入力端と、前記基準電圧入力端子に接続された非反転入
力端と、出力端とを含み、第１導電型の半導体基板に形
成された第１のオペアンプと、（ｅ）前記第１のオペア
ンプの前記出力端及び前記反転入力端にそれぞれ接続さ
れたベース及びエミッタと、コレクタとを含む第１のバ
イポーラトランジスタと、（ｆ）前記第１のオペアンプ
の前記出力端に接続された非反転入力端と、共通して接
続された反転入力端及び出力端とを含み、前記半導体基
板に形成された第２のオペアンプと、（ｇ）前記第２の
オペアンプの前記出力端に接続されたベースと、所定の
電流が供給されるエミッタと、コレクタを含む第２のバ
イポーラトランジスタとを備える光センサ内蔵自動露出
制御システムである。そして前記光センサは（ｃ−１）
前記半導体基板上に選択的に形成される第２導電型の第
１拡散層と、（ｃ−２）前記第１拡散層上に選択的に形
成される第１導電型の第２拡散層とを有する。更に前記
第１のバイポーラトランジスタは（ｅ−１）自身の前記
コレクタに相当する前記半導体基板と、（ｅ−２）前記
半導体基板上に選択的に形成され、自身の前記ベースに
相当する第２導電型の第３拡散層と、（ｅ−３）前記第
３拡散層上に選択的に形成され、自身の前記エミッタに
相当する第１導電型の第４拡散層とから構成される。更
に前記第２のバイポーラトランジスタは（ｇ−１）自身
の前記コレクタに相当する前記半導体基板と、（ｇ−
２）前記半導体基板上に選択的に形成され、自身の前記
ベースに相当する第２導電型の第５拡散層と、（ｇ−
３）前記第５拡散層上に選択的に形成され、自身の前記
エミッタに相当する第１導電型の第６拡散層とから構成
される。
【００２５】
【作用】この発明のうち請求項１にかかるものにおいて
は、バイポーラトランジスタをＣＭＯＳプロセスのみで
形成することができる。
【００２６】この発明のうち請求項２にかかるものにお
いては、第１のバイポーラトランジスタ及び第２のバイ
ポーラトランジスタをＣＭＯＳプロセスのみで形成する
ことができる。
【００２７】この発明のうち請求項３にかかるものにお
いては、第１の抵抗及び第２の抵抗をＣＭＯＳプロセス
のみで形成することができ、第１の基準電圧及び第２の
基準電圧を制御することにより、出力される電流の値を
制御することができる。
【００２８】この発明のうち請求項４にかかるものにお
いては、第１のバイポーラトランジスタ及び第２のバイ
ポーラトランジスタをＣＭＯＳプロセスのみで形成する
ことができる。そして第２のバイポーラトランジスタの
エミッタに与えられる電流を制御することによって、当
該エミッタの電位を制御することができる。
【００２９】この発明のうち請求項５にかかるものにお
いては、光センサ及び第１のバイポーラトランジスタ及
び第２のバイポーラトランジスタをＣＭＯＳプロセスの
みで形成することができる。
【００３０】
【実施例】
（ｂ−１）第１実施例：図１はこの発明の第１実施例に
かかる電流電圧変換回路１０１の構成を示す回路図であ
る。従来の電流電圧変換回路２０１と同様にオペアンプ
５３の反転入力端は電流入力端子５１に接続され、非反
転入力端は第１の基準電圧入力端子５２に接続され、そ
の出力端は出力端子５５に接続されている。しかしオペ
アンプ５３の反転入力端とその出力端とはダイオードを
介して出力されているのではなく、ＰＮＰトランジスタ
１０を介して接続されている。
【００３１】ＰＮＰトランジスタ１０のエミッタはオペ
アンプ５３の反転入力端に接続され、そのベースが出力
端子５５及びオペアンプ５３の出力端に共通して接続さ
れ、コレクタは接地されている。かかるＰＮＰトランジ
スタ１０はＣＭＯＳプロセスによって作成することがで
きる。
【００３２】図２はＰＮＰトランジスタ１０の構造を示
す断面図である。Ｐ型シリコン基板１にＮウェル５が形
成され、更にＮウェル５にはＮ拡散層３とＰ拡散層４が
形成されている。Ｎ拡散層３の不純物濃度はＮウェル５
のそれよりも大きい。一方、Ｎウェル５が形成されてい
ないＰ型シリコン基板１の上方にはＰ拡散層２が形成さ
れている。
【００３３】従って、ＰＮＰトランジスタ１０はＰ型シ
リコン基板１をコレクタに、Ｎウェル５をベースに、Ｐ
拡散層４をエミッタとして有している。そしてベース電
極としてＮ拡散層３が、エミッタ電極としてＰ拡散層４
が、それぞれ機能することになる。
【００３４】ここでＰ型シリコン基板１を接地すること
によりＰＮＰトランジスタ１０のコレクタは接地された
ことになる。このような縦型のＰＮＰトランジスタ１０
は、バイポーラプロセスを用いることなくＣＭＯＳプロ
セスのみによって形成することができる。
【００３５】図３は電流電圧変換回路１０１の構成を、
オペアンプ５３の内部構成をも詳しく描いた回路図であ
る。ＰＮＰトランジスタ１０のベースがオペアンプ５３
の出力端に、エミッタが電流入力端子５１に、それぞれ
接続され、そのコレクタが接地される。この様に接続す
ることにより、オペアンプ５３の最終段に設けられたト
ランジスタ９９には電流入力端子５１に与えられる電流
がそのまま流れるのではなく、ＰＮＰトランジスタ１０
の電流増幅率で除した値を有する電流が流れる。従っ
て、トランジスタ９９に流れる電流を、従来の電流電圧
変換回路２０１の場合よりも軽減することができる。つ
まりオペアンプの最終段のトランジスタ９９のサイズを
大きくする必要がない。
【００３６】しかもＰＮＰトランジスタ１０のエミッタ
に流れる電流とそのエミッタ・ベース間電圧ＶBEとの間
には数１の関係が保たれる様に、ＰＮＰトランジスタ１
０を設計する事ができるため、従来の電流電圧変換回路
２０１と同じ特性を得ることができる。
【００３７】従って第１実施例によれば対数圧縮を行う
電流電圧変換回路をＣＭＯＳプロセスのみによって実現
することができ、特性を劣化させることなくバイポーラ
プロセスを必要せず、プロセスの工期を短縮することが
でき、集積回路を安価に構成することができるという効
果がある。
【００３８】（ｂ−２）第２実施例：図４はこの発明の
第２実施例にかかる電流圧縮伸張回路１０２の構成を示
す回路図である。オペアンプ１３の反転入力端には電流
入力端子１４が接続されており、その非反転入力端には
ＮチャネルＭＯＳトランジスタ１７のドレインが接続さ
れている。そしてオペアンプ１３の出力端はＮチャネル
ＭＯＳトランジスタ１７のゲートに接続されている。Ｎ
チャネルＭＯＳトランジスタ１７のソースは出力端子１
６に接続されている。
【００３９】第１の基準電圧入力端子１５はＰＮＰトラ
ンジスタ１１，１２のベースに共通して接続されてい
る。ＰＮＰトランジスタ１１，１２のコレクタはいずれ
も接地されている。ＰＮＰトランジスタ１１のエミッタ
はオペアンプ１３の反転入力端と共に電流入力端子１４
に接続されている。またＰＮＰトランジスタ１２のエミ
ッタはオペアンプ１３の非反転入力端と共にＮチャネル
ＭＯＳトランジスタ１７のドレインに接続されている。
【００４０】電流入力端子１４に電流Ｉを流すと、オペ
アンプ１３の反転入力端のインピーダンスが非常に大き
いためＰＮＰトランジスタ１１のエミッタに電流Ｉが流
れる。このとき基準電圧端子１５に基準電圧ＶREF1を印
加するとオペアンプ１３の反転入力端の電位はＶREF1＋
ＶBEとなる。従ってトランジスタ１２のエミッタの電位
もＶBE＋ＶREF1となる。トランジスタ１１，１２の特性
のうち、エミッタに流れる電流と、ベース・エミッタ間
電圧の関係を互いに等しく設定しておくことにより、ト
ランジスタ１２のエミッタにも電流Ｉが流れることにな
り、出力端子１６から電流Ｉが得られることになる。
【００４１】図５はこの発明の電流圧縮伸張回路１０２
の構成を、オペアンプ１３の内部構成をも詳しく描いた
回路図である。この様なトランジスタ１１，１２はいず
れも図２に示された構成によって得ることができる。
【００４２】図６は電流圧縮伸張回路１０３の構成を示
す回路図である。電流圧縮伸張回路１０３は、電流圧縮
伸張回路１０２のトランジスタ１１，１２のベースの間
に抵抗１８ａ，１８ｂを接続した構成を有しており、抵
抗１８ａと抵抗１８ｂの接続点に第１の基準電圧入力端
子１５ａを設け、トランジスタ１２のベースと抵抗１８
ｂとの接続点に第２の基準電圧入力端子１５ｂを設けた
構成を有している。
【００４３】第１の基準電圧入力端子１５ａ及び第２の
基準電圧入力端子１５ｂにそれぞれ電圧ＶREF2，ＶREF1
を与え、これらの電圧を制御することによって、出力端
子１６から得られる電流の大きさを調整することができ
る。
【００４４】図７は抵抗１８ａ，１８ｂをＣＭＯＳプロ
セスで構成した場合の断面図である。Ｐ型シリコン基板
１上にＮウェル６が形成され、Ｎウェル６内にはＰウェ
ル７が形成されている。Ｐウェル７には電極９７，９８
が設けられており、Ｐウェル７が抵抗体として機能す
る。
【００４５】以上のように第２実施例によれば、ＣＭＯ
Ｓプロセスのみによって電流圧縮伸張回路を構成するこ
とができるため、第１実施例と同様にバイポーラプロセ
スを不要とし、プロセスの工期を短縮することができ、
安価に半導体集積回路を構成することができるという効
果がある。
【００４６】（ｂ−３）第３実施例：図８はこの発明の
第３実施例にかかる自動露出制御システム１０４の構成
を示す回路図である。従来の自動露出制御システム２０
３と同様に、電流源６１はオペアンプ６２の反転入力端
及び非反転入力端の間に設けられており、オペアンプ６
２の非反転入力端には電圧源６４によって基準電圧Ｖ
REF1が与えられている。
【００４７】しかし、オペアンプ６２の反転入力端及び
出力端にはそれぞれＰＮＰトランジスタ２１のエミッタ
及びベースが接続されている。そしてＰＮＰトランジス
タ２１のコレクタは接地されている。従ってオペアンプ
６２の出力端における電圧Ｖ62は数２で示される。
【００４８】オペアンプ６２の出力端はオペアンプ６７
の非反転入力端に接続され、オペアンプ６７の反転入力
端は、自身の出力端と共にＰＮＰトランジスタ２２のベ
ースに接続されている。ＰＮＰトランジスタ２２のコレ
クタは接地され、エミッタは電流源２３と共にオペアン
プ６８の非反転入力端に接続されている。
【００４９】オペアンプ６８の非反転入力端における入
力インピーダンスは非常に高いので、電流源２３の与え
る電流は殆ど全てＰＮＰトランジスタ２２のエミッタに
流れる。よって、電流源２３の流す電流の値をＩ0 と
し、ＰＮＰトランジスタ２１，２２の特性のうち、エミ
ッタに流れる電流と、ベース・エミッタ間電圧の関係を
互いに等しく設定しておくことにより、オペアンプ６８
の反転入力端には数４と同様に、数５で示される電圧Ｖ
68が生じることになる。
【００５０】
【数５】
【００５１】トランジスタ２１，２２はいずれも図２に
示された構成によって得ることができるため、第３実施
例においてもＣＭＯＳプロセスのみによって自動露出制
御システムを構成することができるため、第１実施例と
同様にバイポーラプロセスを不要とし、プロセスの工期
を短縮することができ、安価に半導体集積回路を構成す
ることができるという効果がある。
【００５２】（ｂ−４）第４実施例：図９はこの発明の
第４実施例にかかるセンサ内蔵自動露出制御システム１
０５の構成を示す回路図である。センサ内蔵自動露出制
御システム１０５は図８に示された自動露出制御システ
ム１０４の電流源６１を光センサ７１に置換した構成を
有している。かかる光センサ７１もＣＭＯＳプロセスの
みによって形成することができる。
【００５３】図１０はＣＭＯＳプロセスによって形成さ
れた光センサ７１の構造を示す断面図である。Ｐ型シリ
コン基板１にＮウェル７２が形成され、更にＮウェル７
２内にはＰ拡散層７３が形成されている。Ｎウェル７２
とＰ拡散層７３との接合面において光が電流に変換され
る。この電流の値をＩとすれば、数５が成立するので、
第４実施例においてもＣＭＯＳプロセスのみによってセ
ンザ内蔵自動露出制御システムを構成することができ、
第１実施例と同様にバイポーラプロセスを不要とし、プ
ロセスの工期を短縮することができ、安価に半導体集積
回路を構成することができるという効果がある。
【００５４】
【発明の効果】以上に説明したように、この発明によれ
ば、バイポーラプロセスを用いること無く、ＣＭＯＳプ
ロセスのみで各回路、システムを構成することができる
ので、プロセスの工期を短縮することができ、安価に半
導体集積回路を構成することができるという効果があ
る。
【００５５】特に請求項１、請求項４及び請求項５にか
かる発明においては、バイポーラトランジスタ、第１バ
イポーラトランジスタ及び第２バイポーラトランジスタ
のコレクタとして半導体基板が機能するので、当該トラ
ンジスタのベースに接続されるオペアンプの最終段のト
ランジスタに流れる電流を小さくすることができ、オペ
アンプの最終段のトランジスタのサイズを大きくする必
要がない。
【図面の簡単な説明】
【図１】 この発明の第１実施例にかかる電流電圧変換
回路１０１の構成を示す回路図である。
【図２】 ＰＮＰトランジスタ１０の構造を示す断面図
である。
【図３】 電流電圧変換回路１０１の構成を示す回路図
である。
【図４】 この発明の第２実施例にかかる電流圧縮伸張
回路１０２の構成を示す回路図である。
【図５】 電流圧縮伸張回路１０２の構成を示す回路図
である。
【図６】 この発明の第２実施例にかかる電流圧縮伸張
回路１０３の構成を示す回路図である。
【図７】 抵抗１８ａ，１８ｂの構造を示す断面図であ
る。
【図８】 この発明の第３実施例にかかる自動露出制御
システム１０４の構成を示す回路図である。
【図９】 この発明の第４実施例にかかるセンサ内蔵自
動露出制御システム１０５の構成を示す回路図である。
【図１０】 光センサ７１の構造を示す断面図である。
【図１１】 従来の電流電圧変換回路２０１を示す回路
図である。
【図１２】 従来の電流圧縮伸張回路２０２を示す回路
図である。
【図１３】 従来の自動露出制御システム２０３を示す
回路図である。
【図１４】 従来のセンサ内蔵自動露出制御システム２
０４の構成を示す回路図である。
【符号の説明】
１３，５３，６２，６７，６８ オペアンプ、１０〜１
２，２１，２２ ＰＮＰトランジスタ、５１，１４ 電
流入力端子、５５ 電圧出力端子、１６ 出力端子、５
２，１５ 基準電圧入力端子、１５ａ 第１の基準電圧
入力端子、１５ｂ 第２の基準電圧入力端子、７１ 光
センサ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村尾 文秀 神奈川県相模原市宮下一丁目１番57号 三 菱電機株式会社相模事業所内 (72)発明者 村上 博志 兵庫県伊丹市東野四丁目61番５号 三菱電 機エンジニアリング株式会社エル・エス・ アイ設計センター内 (72)発明者 原 英夫 兵庫県伊丹市東野四丁目61番５号 三菱電 機エンジニアリング株式会社エル・エス・ アイ設計センター内 (72)発明者 井藤 秀穂 兵庫県伊丹市東野四丁目61番５号 三菱電 機エンジニアリング株式会社エル・エス・ アイ設計センター内 (72)発明者 法本 竜也 兵庫県伊丹市東野四丁目61番５号 三菱電 機エンジニアリング株式会社エル・エス・ アイ設計センター内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）入力電流が与えられる電流入力端
    子と、 （ｂ）基準電圧が与えられる基準電圧入力端子と、 （ｃ）出力端子と、 （ｄ）前記電流入力端子に接続された反転入力端と、前
    記基準電圧入力端子に接続された非反転入力端と、前記
    出力端子に接続された出力端とを含み、第１導電型の半
    導体基板に形成されたオペアンプと、 （ｅ）前記オペアンプの前記反転入力端に接続されたエ
    ミッタと、前記オペアンプの前記出力端に接続されたベ
    ースと、コレクタとを含むバイポーラトランジスタとを
    備え、 前記バイポーラトランジスタは （ｅ−１）前記コレクタに相当する前記半導体基板と、 （ｅ−２）前記半導体基板上に選択的に形成され、前記
    ベースに相当する第２導電型の第１拡散層と、 （ｅ−３）前記第１拡散層上に選択的に形成され、前記
    エミッタに相当する第１導電型の第２拡散層とから構成
    される電流電圧変換回路。
  2. 【請求項２】 （ａ）入力電流が与えられる電流入力端
    子と、 （ｂ）第１の基準電圧が与えられる第１の基準電圧入力
    端子と、 （ｃ）出力端子と、 （ｄ）前記電流入力端子に接続された反転入力端と、非
    反転入力端と、出力端とを含み、第１導電型の半導体基
    板に形成されたオペアンプと、 （ｅ）前記オペアンプの出力端及び非反転入力端にそれ
    ぞれ接続されたゲート及びドレインと、前記出力端子に
    接続されたソースとを含み、前記オペアンプの出力端が
    与える電圧によって前記ドレインとソースとの間に第２
    導電型のチャネルが形成されるＭＯＳトランジスタと、 （ｆ）前記オペアンプの前記反転入力端に接続されたエ
    ミッタと、前記第１の基準電圧入力端子に接続されたベ
    ースと、コレクタとを含む第１のバイポーラトランジス
    タと、 （ｇ）前記オペアンプの前記非反転入力端に接続された
    エミッタと、前記第１の基準電圧入力端子に接続された
    ベースと、コレクタとを含む第２のバイポーラトランジ
    スタとを備え、 前記第１のバイポーラトランジスタは （ｆ−１）自身の前記コレクタに相当する前記半導体基
    板と、 （ｆ−２）前記半導体基板上に選択的に形成され、自身
    の前記ベースに相当する第２導電型の第１拡散層と、 （ｆ−３）前記第１拡散層上に選択的に形成され、自身
    の前記エミッタに相当する第１導電型の第２拡散層とか
    ら構成され、 前記第２のバイポーラトランジスタは （ｇ−１）自身の前記コレクタに相当する前記半導体基
    板と、 （ｇ−２）前記半導体基板上に選択的に形成され、自身
    の前記ベースに相当する第２導電型の第３拡散層と、 （ｇ−３）前記第３拡散層上に選択的に形成され、自身
    の前記エミッタに相当する第１導電型の第４拡散層とか
    ら構成される、電流圧縮伸張回路。
  3. 【請求項３】 （ｈ）前記第１のバイポーラトランジス
    タの前記ベースと前記第１の基準電圧入力端子との間に
    介在して設けられる第１の抵抗と、 （ｉ）前記第２のバイポーラトランジスタの前記ベース
    と前記第１の基準電圧入力端子との間に介在して設けら
    れる第２の抵抗と、 （ｊ）前記第２の抵抗と前記第２のバイポーラトランジ
    スタの前記ベースとの接続点において設けられる第２の
    基準電圧入力端子とを更に備え、 前記第１の抵抗は （ｈ−１）前記半導体基板上に選択的に形成される第２
    導電型の第５拡散層と、 （ｈ−２）前記第５拡散層上に選択的に形成される第１
    導電型の第６拡散層とから構成され、 前記第２の抵抗は （ｉ−１）前記半導体基板上に選択的に形成される第２
    導電型の第７拡散層と、 （ｉ−２）前記第５拡散層上に選択的に形成される第１
    導電型の第８拡散層とから構成される、請求項２記載の
    電流圧縮伸張回路。
  4. 【請求項４】 （ａ）入力電流が与えられる電流入力端
    子と、 （ｂ）基準電圧が与えられる基準電圧入力端子と、 （ｃ）前記電流入力端子に接続された反転入力端と、前
    記基準電圧入力端子に接続された非反転入力端と、出力
    端とを含み、第１導電型の半導体基板に形成された第１
    のオペアンプと、 （ｄ）前記第１のオペアンプの前記出力端及び前記反転
    入力端にそれぞれ接続されたベース及びエミッタと、コ
    レクタとを含む第１のバイポーラトランジスタと、 （ｅ）前記第１のオペアンプの前記出力端に接続された
    非反転入力端と、共通して接続された反転入力端及び出
    力端とを含み、前記半導体基板に形成された第２のオペ
    アンプと、 （ｆ）前記第２のオペアンプの前記出力端に接続された
    ベースと、所定の電流が供給されるエミッタと、コレク
    タを含む第２のバイポーラトランジスタとを備え、 前記第１のバイポーラトランジスタは （ｄ−１）自身の前記コレクタに相当する前記半導体基
    板と、 （ｄ−２）前記半導体基板上に選択的に形成され、自身
    の前記ベースに相当する第２導電型の第１拡散層と、 （ｄ−３）前記第１拡散層上に選択的に形成され、自身
    の前記エミッタに相当する第１導電型の第２拡散層とか
    ら構成され、 前記第２のバイポーラトランジスタは （ｆ−１）自身の前記コレクタに相当する前記半導体基
    板と、 （ｆ−２）前記半導体基板上に選択的に形成され、自身
    の前記ベースに相当する第２導電型の第３拡散層と、 （ｆ−３）前記第３拡散層上に選択的に形成され、自身
    の前記エミッタに相当する第１導電型の第４拡散層とか
    ら構成される、自動露出制御システム。
  5. 【請求項５】 （ａ）入力電流が与えられる電流入力端
    子と、 （ｂ）基準電圧が与えられる基準電圧入力端子と、 （ｃ）前記基準電圧入力端子と前記電流入力端子との間
    に設けられた光センサと、 （ｄ）前記電流入力端子に接続された反転入力端と、前
    記基準電圧入力端子に接続された非反転入力端と、出力
    端とを含み、第１導電型の半導体基板に形成された第１
    のオペアンプと、 （ｅ）前記第１のオペアンプの前記出力端及び前記反転
    入力端にそれぞれ接続されたベース及びエミッタと、コ
    レクタとを含む第１のバイポーラトランジスタと、 （ｆ）前記第１のオペアンプの前記出力端に接続された
    非反転入力端と、共通して接続された反転入力端及び出
    力端とを含み、前記半導体基板に形成された第２のオペ
    アンプと、 （ｇ）前記第２のオペアンプの前記出力端に接続された
    ベースと、所定の電流が供給されるエミッタと、コレク
    タを含む第２のバイポーラトランジスタとを備え、 前記光センサは、 （ｃ−１）前記半導体基板上に選択的に形成される第２
    導電型の第１拡散層と、 （ｃ−２）前記第１拡散層上に選択的に形成される第１
    導電型の第２拡散層とを有し、 前記第１のバイポーラトランジスタは （ｅ−１）自身の前記コレクタに相当する前記半導体基
    板と、 （ｅ−２）前記半導体基板上に選択的に形成され、自身
    の前記ベースに相当する第２導電型の第３拡散層と、 （ｅ−３）前記第３拡散層上に選択的に形成され、自身
    の前記エミッタに相当する第１導電型の第４拡散層とか
    ら構成され、 前記第２のバイポーラトランジスタは （ｇ−１）自身の前記コレクタに相当する前記半導体基
    板と、 （ｇ−２）前記半導体基板上に選択的に形成され、自身
    の前記ベースに相当する第２導電型の第５拡散層と、 （ｇ−３）前記第５拡散層上に選択的に形成され、自身
    の前記エミッタに相当する第１導電型の第６拡散層とか
    ら構成される、光センサ内蔵自動露出制御システム。
JP6199605A 1994-08-24 1994-08-24 電流電圧変換回路、電流圧縮伸張回路、自動露出制御システム及びセンサ内蔵自動露出制御システム Pending JPH0865074A (ja)

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