CN113381728A

CN113381728A - 一种伪电阻电路及其级联电路

Info

Publication number: CN113381728A
Application number: CN202110728621.1A
Authority: CN
Inventors: 李小勇; 李威
Original assignee: Shanghai Muju Microelectronics Co ltd
Current assignee: Shanghai Muju Microelectronics Co ltd
Priority date: 2021-06-29
Filing date: 2021-06-29
Publication date: 2021-09-10
Anticipated expiration: 2041-06-29
Also published as: CN113381728B

Abstract

一种伪电阻电路及其级联电路，伪电阻电路包括晶体管M1，具有第一极、第二极和控制极；所述晶体管M1的第一极、第二极分别与所述第二端、第一端连接；与所述晶体管M1对应的偏置电压产生电路，其两端分别与所述晶体管M1的第一极、控制极连接，用于使得所述晶体管M1的第一极和控制极之间的偏置电压增大；晶体管M2，具有第一极、第二极和控制极；所述晶体管M2的第一极、第二极分别与所述第一端、第二端连接，所述晶体管M2第一极还与其控制极相连。本发明通过偏置电压产生电路V_GEN来解决当前的伪电阻所存在的一些问题，例如提升等效阻值的线性度等。

Description

一种伪电阻电路及其级联电路

技术领域

本发明涉及集成电路领域，特别涉及一种伪电阻电路及其级联电路。

背景技术

在诸如MOS工艺条件下来制作例如超大阻值(一般为GΩ级别)的电阻时，需要占用极大的面积，因此为了减小实现超大电阻所需芯片面积，本领域技术人员发明人使用诸如MOS晶体管来实现具有超大阻值的伪电阻，从而代替传统电阻。

通过诸如MOS晶体管来实现的伪电阻，仍然存在一些问题。

发明内容

本发明提出了一种一种伪电阻电路及其级联电路，下面具体说明。

根据第一方面，一种实施例中提供一种伪电阻电路，包括：

第一端和第二端；

晶体管M1，具有第一极、第二极和控制极；所述晶体管M1的第一极、第二极分别与所述第二端、第一端连接；

与所述晶体管M1对应的偏置电压产生电路，其两端分别与所述晶体管M1的第一极、控制极连接，用于使得所述晶体管M1的第一极和控制极之间的偏置电压增大；

晶体管M2，具有第一极、第二极和控制极；所述晶体管M2的第一极、第二极分别与所述第一端、第二端连接；

与所述晶体管M2对应的偏置电压产生电路，其两端分别与所述晶体管M2的第一极、控制极连接，用于使得所述晶体管M2的第一极和控制极之间的偏置电压增大。

根据第一方面，一种实施例中提供一种伪电阻电路，包括：

第一端和第二端；

晶体管M2，具有第一极、第二极和控制极；所述晶体管M2的第一极、第二极分别与所述第一端、第二端连接，所述晶体管M2第一极还与其控制极相连。

一实施例中，所述偏置电压产生电路包括：恒流源I，晶体管M和缓冲器Buffer；

所述恒流源I的正极用于连接一电压V_DD，负极与所述晶体管M的第一极连接，所述晶体管M的第一极还与其控制极连接，所述晶体管M的第二极分别与所述缓冲器Buffer的输出端、负极连接；

所述恒流源I的负极、缓冲器Buffer的正极分别作为所述偏置电压产生电路的两端。

一实施例中，所述偏置电压产生电路的晶体管M，与所述偏置产生电路所对应的晶体管，两者类型相同。

一实施例中，所述晶体管M1和晶体管M2都为场效应晶体管；或者，所述晶体管M1和晶体管M2都为双极型晶体管。

一实施例中，所述晶体管M1和晶体管M2都为N型场效应晶体管，或者，所述晶体管M1和晶体管M2都为P型场效应晶体管。

根据第三方面，一种实施例提供一种伪电阻电路的级联电路，包括多个级联的伪电阻电路，所述伪电阻电路为本文中任一实施例所述的伪电阻电路。

根据第四方面，一种实施例提供一种伪电阻电路的级联电路，包括多个伪电阻电路，所述伪电阻电路包括第一端、第二端、晶体管M1和晶体管M2；其中：

每一级伪电阻电路中：晶体管M1的第二极与晶体管M2的第一极连接，并作为该级伪电阻电路的第一端；晶体管M1的第一极与晶体管M2的第二极连接，并作为该级伪电阻电路的第二端；

前后相邻的伪电阻电路中：前一级的伪电阻电路的晶体管M1的控制极与后一级的伪电阻电路的晶体管M2的控制极连接；

至少有一对前后相邻的伪电阻电路共用一个偏置电压产生电路：所述偏置电压产生电路的两端分别与前一级的伪电阻电路的第二端、后一级的伪电阻电路的晶体管M2的控制极连接，以使得前一级的伪电阻电路的晶体管M1的第一极和控制极之间的偏置电压增大，以及使得后一级的伪电阻电路的晶体管M2的第一极和控制极之间的偏置电压增大。

一实施例中，任意一对前后相邻的伪电阻电路都共用有一个偏置电压产生电路。

一实施例中，第一级的伪电阻电路还对应有一个偏置电压产生电路；该偏置电压产生电路两端分别与第一级的伪电阻电路的晶体管M2的第一极和控制极连接，用于使得晶体管M2的第一极和控制极之间的偏置电压增大；

和/或，

最后一级的伪电阻电路还对应有一个偏置电压产生电路；该偏置电压产生电路两端分别与最后一级的伪电阻电路的晶体管M1的第一极和控制极连接，用于使得晶体管M1的第一极和控制极之间的偏置电压增大。

一实施例中，对于前后相邻的伪电阻电路所共用一个偏置电压产生电路，该偏置电压产生电路的晶体管M，前一级的伪电阻电路中的晶体管M1、后一级伪电阻电路中的晶体管M2，这三者类型相同。

一实施例中，对于第一级的伪电阻电路所对应的偏置电压产生电路，该偏置电压产生电路的晶体管M，与第一级的伪电阻电路的晶体管M2，两者类型相同。

一实施例中，对于最后一级的伪电阻电路所对应的偏置电压产生电路，该偏置电压产生电路的晶体管M，与最后一级的伪电阻电路的晶体管M1，两者类型相同。

一实施例中，一级伪电阻电路中的晶体管M1和晶体管M2的类型都相同。

依据上述实施例的伪电阻电路及其级联电路，通过偏置电压产生电路V_GEN来解决当前的伪电阻所存在的一些问题，例如提升等效阻值的线性度等。

附图说明

图1为一种伪电阻的结构示意图；

图2为一种实施例的伪电阻电路的结构示意图；

图3为一种实施例的伪电阻电路的结构示意图；

图4为一种实施例的伪电阻电路的结构示意图；

图5为一种实施例的偏置电压产生电路的结构示意图；

图6为一种实施例的伪电阻电路的级联电路的结构示意图；

图7为一种实施例的伪电阻电路的级联电路的结构示意图；

图8为一种实施例的伪电阻电路的级联电路的结构示意图；

图9为一种实施例的伪电阻电路的级联电路的结构示意图；

图10为一种实施例的伪电阻电路的级联电路的结构示意图；

图11为传统伪电阻电路和本发明一实施例的伪电阻的等效电阻的仿真对比图；

图12为传统伪电阻电路的等效阻值对温度和工艺变化的示意图；

图13为本发明中应用图5所示的偏置电压产生电路V_GEN后的电路的等效阻值则对温度和工艺变化的示意图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。

另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。

本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。

请参照图1，为一种伪电阻的结构示意图，以图中晶体管M1和晶体管M1为MOS管(场效应管)为例，通过将MOS管的栅极和漏极短接形成二极管连接的MOS晶体管，通过这样的连接结构所形成的伪电阻，当A、B两端的压差较小，或当A、B之间的电流很小时，MOS晶体管工作在亚阈值区域，从而具有非常大的等效阻值。

如背景技术中所提及，通过诸如MOS晶体管来实现的伪电阻，仍然存在一些问题。不妨以图1的伪电阻为例，其存在敏感和线性度不佳的问题。具体地，当A、B两端之间存在的漏电流一定时，MOS晶体管栅极和源极的电压差，以及等效阻值都会随着温度和工艺而变化，这在压差和阻值要求敏感的应用中存在一定问题；另外，图1中所示的伪电阻还具有较差的线性度，具体表现为：随着A、B两端之间信号幅度增加，伪电阻等效阻值会变化剧烈。

本发明试图解决上述存在的问题中的至少一个，下面具体说明。

本发明一些实施例中提供了一种伪电阻电路。请参照图2、图3或图4，一些实施例中的伪电阻电路包括第一端A、第二端B、晶体管M1、晶体管M2，以及偏置电压产生电路V_GEN，下面具体说明各部件。

第一端A和第二端B是作为伪电阻电路的两端，换句说话，通过将第一端A和第二端B这两端接入相应的电路，就实现了将伪电阻电路作为一个电阻器件接入了相应的电路，因此第一端A和第二端B是伪电阻电路作为电阻这一器件对外使用的两个接线端或者说端口。

晶体管M1具有第一极、第二极和控制极；同样的，晶体管M2具有第一极、第二极和控制极。

需要说明的是，本申请中的晶体管，如无特殊说明，其可以是任何结构的晶体管，比如双极型晶体管或者场效应晶体管。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极，在实际应用过程中，“发射极”和“集电极”可以依据信号流向而互换；当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极，在实际应用过程中，“源极”和“漏极”可以依据信号流向而互换。

因此，一些实施例中，本发明的晶体管可以是场效应晶体管，第一极可以为场效应晶体管的漏极，第二极可以为场效应晶体管的源极，控制极为场效应晶体管的栅极。

另一些实施例中，本发明的晶体管可以是双极型晶体管，第一极可以为双极型晶体管的集电极，第二极可以为双极型晶体管的发射极，控制极为双极型晶体管的基极。

本发明一些实施例中引入偏置电压产生电路V_GEN来解决诸如图1所示的伪电阻所存在的一些问题。一些实施例中，晶体管M1和晶体管M2中的至少一个晶体管，被配置有偏置电压产生电路V_GEN，例如图2显示的是晶体管M1和晶体管M2都分别配置有偏置电压产生电路V_GEN；图3显示的是晶体管M1配置有偏置电压产生电路V_GEN，而晶体管M2则没有配置偏置电压产生电路V_GEN；图4显示的是晶体管M1没有配置偏置电压产生电路V_GEN，而晶体管M2则配置有偏置电压产生电路V_GEN。为了便于说明，不妨将晶体管M1配置的偏置电压产生电路V_GEN，称之为与晶体管M1对应的偏置电压产生电路V_GEN；类似地，将晶体管M2配置的偏置电压产生电路V_GEN，称之为与晶体管M2对应的偏置电压产生电路V_GEN。

在图2至图3中的伪电阻电路中，晶体管M1的第一极与伪电阻电路的第二端B连接，晶体管M1的第二极与伪电阻电路的第一端A连接；晶体管M2的第一极与伪电阻电路的第一端A连接，晶体管M2的第二极与伪电阻电路的第一端A连接。

与晶体管对应的偏置电压产生电路V_GEN连接在晶体管的第一极和控制极之间，是用于使得晶体管的第一极和控制极之间的偏置电压增大，从而使得当伪电阻电路的第一端A和第二端B之间的电流一定时，晶体管的第一极和第二极之间的电压值变小，以及在晶体管的第一极和第二极之间的电压值一定时，伪电阻电路的阻值变化减少，从而提升伪电阻电路的等效阻值的线性度。

一些实施例中，当晶体管M1配置有偏置电压产生电路V_GEN时，则与晶体管M1对应的偏置电压产生电路V_GEN，其两端分别与晶体管M1的第一极、控制极连接，用于使得晶体管M1的第一极和控制极之间的偏置电压增大。

一些实施例中，当晶体管M2配置有偏置电压产生电路V_GEN时，则与晶体管M2对应的偏置电压产生电路V_GEN，其两端分别与晶体管M1的第一极、控制极连接，用于使得晶体管M1的第一极和控制极之间的偏置电压增大。

对于例如NMOS管来讲，使得其晶体管的第一极和控制极之间的偏置电压增大，则是通过偏置电压产生电路V_GEN来使得晶体管的控制极(例如栅极)电压由第一极(例如漏极)电压升压例如V_GEN后得到。对于例如NPN三极管来讲，使得其晶体管的第一极和控制极之间的偏置电压增大，则是通过偏置电压产生电路V_GEN来使得晶体管的控制极(例如基极)电压由第一极(例如集电极)电压升压例如V_GEN后得到。因此，对于NMOS管或NPN三极管来讲，偏置电压产生电路V_GEN的正端与晶体管的控制极连接，偏置电压产生电路V_GEN的负端与晶体管的第一极连接。

对于例如PMOS管来讲，使得其晶体管的第一极和控制极之间的偏置电压增大，则是通过偏置电压产生电路V_GEN来使得晶体管的控制极(例如栅极)电压由第一极(例如漏极)电压降压例如V_GEN后得到。对于例如PNP三极管来讲，使得其晶体管的第一极和控制极之间的偏置电压增大，则是通过偏置电压产生电路V_GEN来使得晶体管的控制极(例如基极)电压由第一极(例如集电极)电压降压例如V_GEN后得到。因此，对于PMOS管或PNP三极管来讲，偏置电压产生电路V_GEN的负端与晶体管的控制极连接，偏置电压产生电路V_GEN的正端与晶体管的第一极连接。

本发明一些实施例中，晶体管M1和晶体管M2都为场效应晶体管；或者，所述晶体管M1和晶体管M2都为双极型晶体管。进一步地，本发明一些实施例中，晶体管M1和晶体管M2都为N型场效应晶体管，例如晶体管M1和晶体管M2都为带DNW的N型场效应晶体管；或者，晶体管M1和晶体管M2都为P型场效应晶体管。

下面不妨以NMOS管配置有偏置电压产生电路V_GEN为例进行一个电路分析。

NMOS晶体管I-V关系如下所示：

且：

公式中，n表示NMOS管的亚阈值斜率因子，μ表示NMOS管的空穴迁移率；V_th表示NMOS管的阈值电压；C'_ox表示NMOS管的栅氧化层电容；W和L分别表示NMOS管的沟道宽度和沟道长度，或者说W/L表示NMOS管的沟道宽度和沟道长度的比值；V_T表示温度电压；V_GS表示NMOS管的栅极和源极之间的电压；V_DS表示NMOS管的漏极和源极之间的电压，I_DS表示NMOS管的漏极和源极之间的电流。

由于NMOS管的栅极电压由漏极电压升压V_GEN后得到，因此可以得到此时NMOS晶体管I-V关系如下所示：

以图2为例，其伪电阻电路的等效阻值则为：

从伪电阻电路的等效阻值的表达式中可以得到结论：

首先，伪电阻电路的A、B两端之间电流一定时，则本发明的伪电阻电路相比例如图1的伪电阻结构，其晶体管的第一极(例如漏极)和第二极(例如源极)的电压值变小；其次，在晶体管的第一极(例如漏极)和第二极(例如源极)之间电压变化相同的情况下，伪本发明的伪电阻电路相比例如图1的伪电阻结构，其阻值变化减小，从而伪电阻的线性度提升。

另外，由上述伪电阻电路的等效阻值的表达式中可以看到，为了避免工艺和温度等参数变化引起等效阻值和AB点之间压差发生剧烈变化，即为了实现等效阻值和AB点之间压差随工艺和温度变化较小，则需要晶体管的第一极(例如漏极)和控制极(例如栅极)之间的压差V_GEN能够跟随晶体管随温度和工艺等参数变化而变化。针对这个问题，本发明提出偏置电压产生电路V_GEN的一种具体实现结构。

请参照图5，一些实施例中，偏置电压产生电路V_GEN包括恒流源I、晶体管M和缓冲器Buffer。恒流源I的正极用于连接一电压V_DD，负极与晶体管M的第一极连接，晶体管M的第一极还与其控制极连接，晶体管M的第二极分别与缓冲器Buffer的输出端、负极连接；恒流源I的负极、缓冲器Buffer的正极分别作为偏置电压产生电路V_GEN的两端，例如恒流源I的负极、缓冲器Buffer的正极分别作为偏置电压产生电路V_GEN的正端、负端。

一些实施例中，偏置电压产生电路V_GEN的晶体管M，与偏置产生电路V_GEN所对应的晶体管，两者类型相同。例如当晶体管M1配置有偏置电压产生电路V_GEN时，则偏置电压产生电路V_GEN的晶体管M与晶体管M1的类型相同；类似地，当晶体管M2配置有偏置电压产生电路V_GEN时，则偏置电压产生电路V_GEN的晶体管M与晶体管M2的类型相同。这里的类型相同，指的是两者都为NMOS晶体管，或者两者都为PMOS晶体管，或者两者都为PNP三极管，或者两者都为NPN三极管。

不妨以图5的具体电路结构为例，电流I注入MOS晶体管M中，其电流值较小使得晶体管M工作在亚阈值状态；缓冲器Buffer主要是避免电流I注入伪电阻电路中，从而影响伪电阻电路的等效阻值。

以上是伪电阻电路的一些说明。

为了避免大信号摆幅所引起的伪电阻阻值线性度变差，一些实施例中还可能将伪电阻电路作为基本高阻单元进行级联，得到伪电阻电路的级联电路，这样的级联电路，在具有高阻值的同时，还具有较好的线性度。因此，本发明一些实施例中还公开了一种伪电阻电路的级联电路，其包括多个级联的伪电阻电路，至少有一级伪电阻电路为本发明一实施例所述的伪电阻电路；较优地，级联电路中每一级伪电阻电路都为本发明一实施例所述的伪电阻电路。图6至图8是几个例子。图6是由图2所示的伪电阻电路进行级联得到的级联电路，图7是由图3所示的伪电阻电路进行级联得到的级联电路，图8是由图4所示的伪电阻电路进行级联得到的级联电路。请参照图6至图8，随着A、B两端之间信号幅度逐渐增加，可以增加级联电路所级联的伪电阻电路的个数来保护级联电路的整体等效阻值基本不受信号幅度变化的影响。另外，本领域技术人员可以理解地，级联电路中任意一级的伪电阻电路可以选用图2所示的伪电阻电路，也可以选用图3所示的伪电阻电路，还可以选用图4所示的伪电阻电路。并且，本领域技术人员也可在理解地，图6至图7中级联的伪电阻电路的个数只是用于示意，并不是用于限定个数只能是4个。

本发明一些实施例中还对级联电路进行了优化，使得前后级的伪电阻电路能够复用或者说共用同一个偏置电压产生电路V_GEN，下面具体说明。

请参照图9所示的伪电阻电路的级联电路，其包括多个伪电阻电路(或者说多级伪电阻电路)，伪电阻电路包括第一端、第二端、晶体管M1和晶体管M2，一些实施例中，每一级伪电阻电路中的晶体管M1和晶体管M2的类型都相同。

一些实施例的级联电路中，每一级伪电阻电路中：晶体管M1的第二极与晶体管M2的第一极连接，并作为该级伪电阻电路的第一端；晶体管M1的第一极与晶体管M2的第二极连接，并作为该级伪电阻电路的第二端；一些实施例中，每一级伪电阻电路中的晶体管M1和晶体管M2的类型都相同。晶体管类型相同的含义，也请参照上文的描述，在此不再赘述。

一些实施例的级联电路中，前后相邻的伪电阻电路中：前一级的伪电阻电路的晶体管M1的控制极与后一级的伪电阻电路的晶体管M2的控制极连接；这里的前一级和后一级是相对而言，它们是相邻的两级，例如对于第i级和第i+1的伪电阻电路，第i级的伪电阻电路是第i+1的伪电阻电路的前一级，第i+1级的伪电阻电路则是第i的伪电阻电路的后一级；

一些实施例的级联电路中，至少有一对前后相邻的伪电阻电路共用一个偏置电压产生电路：该偏置电压产生电路V_GEN的两端分别与前一级的伪电阻电路的第二端、后一级的伪电阻电路的晶体管M2的控制极连接，以使得前一级的伪电阻电路的晶体管M1的第一极和控制极之间的偏置电压增大，以及使得后一级的伪电阻电路的晶体管M2的第一极和控制极之间的偏置电压增大。一些实施例中，任意一对前后相邻的伪电阻电路都共用有一个偏置电压产生电路。

关于偏置电压产生电路V_GEN的说明，请参照上文的解释，在此不再赘述——例如图10为使用图5的偏置电压产生电路V_GEN的一个例子。同样地，使晶体管的第一极和控制极之间的偏置电压增大的说明，请参照上文的解释，在此不再赘述。一些实施例中，对于前后相邻的伪电阻电路所共用一个偏置电压产生电路V_GEN，该偏置电压产生电路V_GEN的晶体管M，前一级的伪电阻电路中的晶体管M1、后一级伪电阻电路中的晶体管M2，这三者类型相同。晶体管类型相同的含义，也请参照上文的描述，在此不再赘述。

一些实施例中，第一级的伪电阻电路还对应有一个偏置电压产生电路V_GEN；该偏置电压产生电路V_GEN两端分别与第一级的伪电阻电路的晶体管M2的第一极和控制极连接，用于使得晶体管M2的第一极和控制极之间的偏置电压增大。一些实施例中，对于第一级的伪电阻电路所对应的偏置电压产生电路V_GEN，该偏置电压产生电路V_GEN的晶体管M，与第一级的伪电阻电路的晶体管M2，两者类型相同。

一些实施例中，最后一级的伪电阻电路还对应有一个偏置电压产生电路V_GEN；该偏置电压产生电路V_GEN两端分别与最后一级的伪电阻电路的晶体管M1的第一极和控制极连接，用于使得晶体管M1的第一极和控制极之间的偏置电压增大。一些实施例中，对于最后一级的伪电阻电路所对应的偏置电压产生电路V_GEN，该偏置电压产生电路V_GEN的晶体管M，与最后一级的伪电阻电路的晶体管M1，两者类型相同。

图9所示的级联电路，相比图6所示的级联电路，其优点在于需要数量更少的偏置电压产生电路V_GEN，这也就意味着消耗更少的芯片面积以及更少的功耗等，例如级联的个数或者说级联的级数为N时(N为大于或等于的整数)，图6所示的级联电路需要2N个偏置电压产生电路V_GEN，而图9所示的级联电路则只需要N+1个偏置电压产生电路V_GEN。

图11为传统伪电阻电路和本发明一实施例的伪电阻的等效电阻的仿真对比图，可以看到，在A、B两端之间存在一定的漏电流条件下，随着A、B两端之间信号幅度的增加，传统伪电阻电路等效阻值迅速减小，而本发明一实施例的伪电阻的等效阻值则具有更高的线性度，对于级联电路来讲，其线性度范围可可以通过改变所级联的伪电阻电路的个数来进行改变。

如图12所示，传统伪电阻电路的等效阻值对温度和工艺变化相对敏感，而如图13所示，本发明中应用图5所示的偏置电压产生电路V_GEN后的电路的等效阻值则对温度和工艺变化相对不敏感，工艺和温度变化对等效阻值影响相对较小；图中，ss、tt、ff是指MOS管不同工艺角，tt是指正常的MOS管工艺，ss是指偏慢的晶体管工艺，ff是指偏快的晶体管工艺；ss、tt、ff为本领域技术人员的公知常识。

需要说明的是，图11至图13中，Improved PR指本发明的电路，而Traditional PR由指传统伪电阻；Resistance指阻值，Voltage指电压

本文参照了各种示范实施例进行说明。然而，本领域的技术人员将认识到，在不脱离本文范围的情况下，可以对示范性实施例做出改变和修正。例如，各种操作步骤以及用于执行操作步骤的组件，可以根据特定的应用或考虑与系统的操作相关联的任何数量的成本函数以不同的方式实现(例如一个或多个步骤可以被删除、修改或结合到其他步骤中)。

虽然在各种实施例中已经示出了本文的原理，但是许多特别适用于特定环境和操作要求的结构、布置、比例、元件、材料和部件的修改可以在不脱离本披露的原则和范围内使用。以上修改和其他改变或修正将被包含在本文的范围之内。

前述具体说明已参照各种实施例进行了描述。然而，本领域技术人员将认识到，可以在不脱离本披露的范围的情况下进行各种修正和改变。因此，对于本披露的考虑将是说明性的而非限制性的意义上的，并且所有这些修改都将被包含在其范围内。同样，有关于各种实施例的优点、其他优点和问题的解决方案已如上所述。然而，益处、优点、问题的解决方案以及任何能产生这些的要素，或使其变得更明确的解决方案都不应被解释为关键的、必需的或必要的。本文中所用的术语“包括”和其任何其他变体，皆属于非排他性包含，这样包括要素列表的过程、方法、文章或设备不仅包括这些要素，还包括未明确列出的或不属于该过程、方法、系统、文章或设备的其他要素。此外，本文中所使用的术语“耦合”和其任何其他变体都是指物理连接、电连接、磁连接、光连接、通信连接、功能连接和/或任何其他连接。

具有本领域技术的人将认识到，在不脱离本发明的基本原理的情况下，可以对上述实施例的细节进行许多改变。因此，本发明的范围应仅由权利要求确定。

Claims

1.一种伪电阻电路，其特征在于，包括：

第一端和第二端；

2.一种伪电阻电路，其特征在于，包括：

第一端和第二端；

3.如权利要求1或2所述的伪电阻电路，其特征在于，所述偏置电压产生电路包括：恒流源I，晶体管M和缓冲器Buffer；

4.如权利要求3所述的伪电阻电路，其特征在于，所述偏置电压产生电路的晶体管M，与所述偏置产生电路所对应的晶体管，两者类型相同。

5.如权利要求1、2、4所述的伪电阻电路，其特征在于，所述晶体管M1和晶体管M2都为场效应晶体管；或者，所述晶体管M1和晶体管M2都为双极型晶体管。

6.如权利要求5所述的，其特征在于，所述晶体管M1和晶体管M2都为N型场效应晶体管，或者，所述晶体管M1和晶体管M2都为P型场效应晶体管。

7.一种伪电阻电路的级联电路，其特征在于，包括多个级联的伪电阻电路，所述伪电阻电路为如权利要求1至6中任意一项所述的伪电阻电路。

8.一种伪电阻电路的级联电路，其特征在于，包括多个伪电阻电路，所述伪电阻电路包括第一端、第二端、晶体管M1和晶体管M2；其中：

9.如权利要求8所述的级联电路，其特征在于，任意一对前后相邻的伪电阻电路都共用有一个偏置电压产生电路。

10.如权利要求8或9所述的级联电路，其特征在于，第一级的伪电阻电路还对应有一个偏置电压产生电路；该偏置电压产生电路两端分别与第一级的伪电阻电路的晶体管M2的第一极和控制极连接，用于使得晶体管M2的第一极和控制极之间的偏置电压增大；

和/或，

11.如权利要求8至11中任一项所述的级联电路，其特征在于，所述偏置电压产生电路包括：恒流源I，晶体管M和缓冲器Buffer；

12.如权利要求11所述的级联电路，对于前后相邻的伪电阻电路所共用一个偏置电压产生电路，该偏置电压产生电路的晶体管M，前一级的伪电阻电路中的晶体管M1、后一级伪电阻电路中的晶体管M2，这三者类型相同；

和/或，

对于第一级的伪电阻电路所对应的偏置电压产生电路，该偏置电压产生电路的晶体管M，与第一级的伪电阻电路的晶体管M2，两者类型相同；

和/或，

对于最后一级的伪电阻电路所对应的偏置电压产生电路，该偏置电压产生电路的晶体管M，与最后一级的伪电阻电路的晶体管M1，两者类型相同。

13.如权利要求8所述的级联电路，其特征在于，每一级伪电阻电路中的晶体管M1和晶体管M2的类型都相同。