JPH0830344A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
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- JPH0830344A JPH0830344A JP16783794A JP16783794A JPH0830344A JP H0830344 A JPH0830344 A JP H0830344A JP 16783794 A JP16783794 A JP 16783794A JP 16783794 A JP16783794 A JP 16783794A JP H0830344 A JPH0830344 A JP H0830344A
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- voltage
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Abstract
(57)【要約】
【目的】 室温付近で温度変化のない出力電圧として、
１．２Ｖよりも低い電圧を発生させることにより、電源
電圧を１．２Ｖおよび飽和電圧ＶS の和より低くして
も、例えば電源電圧を１．２Ｖ以下にしても動作を可能
とする。 【構成】 ダイオード電圧を抵抗１，２で分圧した負の
温度特性をもつ電圧と、トランジスタ３，７，９，５，
８，１０よりなるカレントミラー回路および抵抗４，６
を利用して作成した正の温度特性をもつ電圧とを足し合
わせ、室温付近で温度変化のない１．２Ｖ以下の定電圧
を発生させる。
１．２Ｖよりも低い電圧を発生させることにより、電源
電圧を１．２Ｖおよび飽和電圧ＶS の和より低くして
も、例えば電源電圧を１．２Ｖ以下にしても動作を可能
とする。 【構成】 ダイオード電圧を抵抗１，２で分圧した負の
温度特性をもつ電圧と、トランジスタ３，７，９，５，
８，１０よりなるカレントミラー回路および抵抗４，６
を利用して作成した正の温度特性をもつ電圧とを足し合
わせ、室温付近で温度変化のない１．２Ｖ以下の定電圧
を発生させる。
Description
【０００１】
【産業上の利用分野】この発明は、室温付近で温度変化
のない定電圧を得るための定電圧発生回路に関するもの
である。
のない定電圧を得るための定電圧発生回路に関するもの
である。
【０００２】
【従来の技術】図５は従来の定電圧発生回路の回路図で
ある。図５において、ＮＰＮトランジスタ４２，４４お
よびＰＮＰトランジスタ４３，４６によりそれぞれカレ
ントミラー回路が構成されている。具体的に説明する
と、ＮＰＮトランジスタ４２のコレクタとＰＮＰトラン
ジスタ４３，４６のベースおよびＰＮＰトランジスタ４
３のコレクタが接続され、ＮＰＮトランジスタ４２，４
４のベースおよびＮＰＮトランジスタ４４のコレクタは
ＰＮＰトランジスタ４６のコレクタと抵抗４５を介して
接続されている。また、ＰＮＰトランジスタ４３，４６
のエミッタは、それぞれ電源電圧端子Ｅに接続され、Ｎ
ＰＮトランジスタ４２のエミッタは、抵抗４１を介して
ＮＰＮトランジスタ４４のエミッタに接続され、ＮＰＮ
トランジスタ４４のエミッタは接地されている。
ある。図５において、ＮＰＮトランジスタ４２，４４お
よびＰＮＰトランジスタ４３，４６によりそれぞれカレ
ントミラー回路が構成されている。具体的に説明する
と、ＮＰＮトランジスタ４２のコレクタとＰＮＰトラン
ジスタ４３，４６のベースおよびＰＮＰトランジスタ４
３のコレクタが接続され、ＮＰＮトランジスタ４２，４
４のベースおよびＮＰＮトランジスタ４４のコレクタは
ＰＮＰトランジスタ４６のコレクタと抵抗４５を介して
接続されている。また、ＰＮＰトランジスタ４３，４６
のエミッタは、それぞれ電源電圧端子Ｅに接続され、Ｎ
ＰＮトランジスタ４２のエミッタは、抵抗４１を介して
ＮＰＮトランジスタ４４のエミッタに接続され、ＮＰＮ
トランジスタ４４のエミッタは接地されている。
【０００３】上記従来例をシリコンを用いたプロセスに
より構成した場合、シリコンの物性により、室温付近で
温度変化がないように回路設計したときには、出力電圧
は通常１．２Ｖ程度となる。
より構成した場合、シリコンの物性により、室温付近で
温度変化がないように回路設計したときには、出力電圧
は通常１．２Ｖ程度となる。
【０００４】
【発明が解決しようとする課題】図５において、出力電
圧Ｖ0 はトランジスタ４４のベース・エミッタ間電圧Ｖ
BE、回路形式で決まる定数Ｋ2 、ボルツマン定数ｋ、素
電荷ｑ、絶対温度Ｔにより（数１）のように表される。
圧Ｖ0 はトランジスタ４４のベース・エミッタ間電圧Ｖ
BE、回路形式で決まる定数Ｋ2 、ボルツマン定数ｋ、素
電荷ｑ、絶対温度Ｔにより（数１）のように表される。
【０００５】
【数１】Ｖ0 ＝ＶBE＋Ｋ2 （ｋＴ／ｑ） 上式において、ＶBEは負の温度特性を有し、Ｋ2 （ｋＴ
／ｑ）は正の温度特性を有しているので、定数Ｋ2 を適
切に設定することにより、ＶBEの温度変化分とＫ2 （ｋ
Ｔ／ｑ）の温度変化分とを打ち消し合わせることが可能
となる。
／ｑ）は正の温度特性を有しているので、定数Ｋ2 を適
切に設定することにより、ＶBEの温度変化分とＫ2 （ｋ
Ｔ／ｑ）の温度変化分とを打ち消し合わせることが可能
となる。
【０００６】ここで、シリコンを用いたプロセスにより
この回路を構成した場合、シリコンの物性により、室温
付近で温度変化がないように定数Ｋ2 を設定すると、出
力電圧Ｖ0 は通常１．２Ｖ程度となる。（例えば、Paul
R. Gray and Robert G. Meyer "Analysis and Design
of Analog Integrated Circuits",John and Wiley &Son
s, Inc.,1977,1984,p.254 等） 上記の回路では、出力電圧Ｖ0 は、電源電圧との間で、
ＰＮＰトランジスタ４６の飽和電圧ＶS 分以上の電位差
を回路動作上必要とする。したがって、電源電圧端子Ｅ
に供給する電源電圧として、電圧１．２Ｖ（＞ＶBE）と
ＰＮＰトランジスタ４６の飽和電圧ＶS の和以上の電圧
が必要であり、電源電圧の低電圧化が十分に図れないと
いう欠点を有していた。
この回路を構成した場合、シリコンの物性により、室温
付近で温度変化がないように定数Ｋ2 を設定すると、出
力電圧Ｖ0 は通常１．２Ｖ程度となる。（例えば、Paul
R. Gray and Robert G. Meyer "Analysis and Design
of Analog Integrated Circuits",John and Wiley &Son
s, Inc.,1977,1984,p.254 等） 上記の回路では、出力電圧Ｖ0 は、電源電圧との間で、
ＰＮＰトランジスタ４６の飽和電圧ＶS 分以上の電位差
を回路動作上必要とする。したがって、電源電圧端子Ｅ
に供給する電源電圧として、電圧１．２Ｖ（＞ＶBE）と
ＰＮＰトランジスタ４６の飽和電圧ＶS の和以上の電圧
が必要であり、電源電圧の低電圧化が十分に図れないと
いう欠点を有していた。
【０００７】この発明の目的は、電源電圧を１．２Ｖ以
下にしても動作が可能な定電圧発生回路を提供すること
である。この発明の他の目的は、少なくともトランジス
タのベース・エミッタ間電圧Ｖ BEおよび飽和電圧ＶS の
和以上の電圧があれば、温度変化しない出力電圧を出力
することが可能な定電圧発生回路を提供することであ
る。
下にしても動作が可能な定電圧発生回路を提供すること
である。この発明の他の目的は、少なくともトランジス
タのベース・エミッタ間電圧Ｖ BEおよび飽和電圧ＶS の
和以上の電圧があれば、温度変化しない出力電圧を出力
することが可能な定電圧発生回路を提供することであ
る。
【０００８】
【課題を解決するための手段】請求項１記載の定電圧発
生回路は、第１，第２および第３のＮＰＮトランジスタ
の各ベースと第２のＮＰＮトランジスタのコレクタと第
２のＰＮＰトランジスタのコレクタを共通接続し、第
１，第２および第３のＰＮＰトランジスタの各ベースと
第３のＰＮＰトランジスタのコレクタと第３のＮＰＮト
ランジスタのコレクタを共通接続し、第１，第２および
第３のＰＮＰトランジスタの各エミッタを電源電圧端子
に接続し、第１のＮＰＮトランジスタのコレクタを第１
の抵抗を介して第１のＰＮＰトランジスタのコレクタに
接続し、第１および第３のＮＰＮトランジスタのエミッ
タを接地するとともに第２のＮＰＮトランジスタのエミ
ッタを第２の抵抗を介して接地し、第１のＮＰＮトラン
ジスタのコレクタをダイオード電圧の分圧電圧の入力端
とし、第１のＰＮＰトランジスタのコレクタを出力端と
している。
生回路は、第１，第２および第３のＮＰＮトランジスタ
の各ベースと第２のＮＰＮトランジスタのコレクタと第
２のＰＮＰトランジスタのコレクタを共通接続し、第
１，第２および第３のＰＮＰトランジスタの各ベースと
第３のＰＮＰトランジスタのコレクタと第３のＮＰＮト
ランジスタのコレクタを共通接続し、第１，第２および
第３のＰＮＰトランジスタの各エミッタを電源電圧端子
に接続し、第１のＮＰＮトランジスタのコレクタを第１
の抵抗を介して第１のＰＮＰトランジスタのコレクタに
接続し、第１および第３のＮＰＮトランジスタのエミッ
タを接地するとともに第２のＮＰＮトランジスタのエミ
ッタを第２の抵抗を介して接地し、第１のＮＰＮトラン
ジスタのコレクタをダイオード電圧の分圧電圧の入力端
とし、第１のＰＮＰトランジスタのコレクタを出力端と
している。
【０００９】請求項２記載の定電圧発生回路は、第１，
第２および第３のＰＮＰトランジスタの各ベースと第２
のＰＮＰトランジスタのコレクタと第２のＮＰＮトラン
ジスタのコレクタを共通接続し、第１，第２および第３
のＮＰＮトランジスタの各ベースと第３のＮＰＮトラン
ジスタのコレクタと第３のＰＮＰトランジスタのコレク
タを共通接続し、第１，第２および第３のＮＰＮトラン
ジスタの各エミッタを接地し、第１のＮＰＮトランジス
タのコレクタを第１の抵抗を介して第１のＰＮＰトラン
ジスタのコレクタに接続し、第１および第３のＰＮＰト
ランジスタのエミッタを電源電圧端子に接続するととも
に第２のＰＮＰトランジスタのエミッタを第２の抵抗を
介して電源電圧端子に接続し、第１のＮＰＮトランジス
タのコレクタをダイオード電圧の分圧電圧の入力端と
し、第１のＰＮＰトランジスタのコレクタを出力端とし
ている。
第２および第３のＰＮＰトランジスタの各ベースと第２
のＰＮＰトランジスタのコレクタと第２のＮＰＮトラン
ジスタのコレクタを共通接続し、第１，第２および第３
のＮＰＮトランジスタの各ベースと第３のＮＰＮトラン
ジスタのコレクタと第３のＰＮＰトランジスタのコレク
タを共通接続し、第１，第２および第３のＮＰＮトラン
ジスタの各エミッタを接地し、第１のＮＰＮトランジス
タのコレクタを第１の抵抗を介して第１のＰＮＰトラン
ジスタのコレクタに接続し、第１および第３のＰＮＰト
ランジスタのエミッタを電源電圧端子に接続するととも
に第２のＰＮＰトランジスタのエミッタを第２の抵抗を
介して電源電圧端子に接続し、第１のＮＰＮトランジス
タのコレクタをダイオード電圧の分圧電圧の入力端と
し、第１のＰＮＰトランジスタのコレクタを出力端とし
ている。
【００１０】請求項３記載の定電圧発生回路は、第１，
第２および第３のＮＰＮトランジスタの各ベースと第３
のＮＰＮトランジスタのコレクタと第３のＰＮＰトラン
ジスタのコレクタを共通接続し、第１，第２および第３
のＰＮＰトランジスタの各ベースと第２のＰＮＰトラン
ジスタのコレクタと第２のＮＰＮトランジスタのコレク
タを共通接続し、第１，第２および第３のＰＮＰトラン
ジスタの各エミッタを電源電圧端子に接続し、第１のＮ
ＰＮトランジスタのコレクタを第１の抵抗を介して第１
のＰＮＰトランジスタのコレクタに接続し、第１および
第３のＮＰＮトランジスタのエミッタを接地するととも
に第２のＮＰＮトランジスタのエミッタを第２の抵抗を
介して接地し、第１のＮＰＮトランジスタのコレクタを
ダイオード電圧の分圧電圧の入力端とし、第１のＰＮＰ
トランジスタのコレクタを出力端としている。
第２および第３のＮＰＮトランジスタの各ベースと第３
のＮＰＮトランジスタのコレクタと第３のＰＮＰトラン
ジスタのコレクタを共通接続し、第１，第２および第３
のＰＮＰトランジスタの各ベースと第２のＰＮＰトラン
ジスタのコレクタと第２のＮＰＮトランジスタのコレク
タを共通接続し、第１，第２および第３のＰＮＰトラン
ジスタの各エミッタを電源電圧端子に接続し、第１のＮ
ＰＮトランジスタのコレクタを第１の抵抗を介して第１
のＰＮＰトランジスタのコレクタに接続し、第１および
第３のＮＰＮトランジスタのエミッタを接地するととも
に第２のＮＰＮトランジスタのエミッタを第２の抵抗を
介して接地し、第１のＮＰＮトランジスタのコレクタを
ダイオード電圧の分圧電圧の入力端とし、第１のＰＮＰ
トランジスタのコレクタを出力端としている。
【００１１】請求項４記載の定電圧発生回路は、第１，
第２および第３のＰＮＰトランジスタの各ベースと第３
のＰＮＰトランジスタのコレクタと第３のＮＰＮトラン
ジスタのコレクタを共通接続し、第１，第２および第３
のＮＰＮトランジスタの各ベースと第２のＮＰＮトラン
ジスタのコレクタと第２のＰＮＰトランジスタのコレク
タを共通接続し、第１，第２および第３のＮＰＮトラン
ジスタの各エミッタを接地し、第１のＮＰＮトランジス
タのコレクタを第１の抵抗を介して第１のＰＮＰトラン
ジスタのコレクタに接続し、第１および第３のＰＮＰト
ランジスタのエミッタを電源電圧端子に接続するととも
に第２のＰＮＰトランジスタのエミッタを第２の抵抗を
介して電源電圧端子に接続し、第１のＮＰＮトランジス
タのコレクタをダイオード電圧の分圧電圧の入力端と
し、第１のＰＮＰトランジスタのコレクタを出力端とし
ている。
第２および第３のＰＮＰトランジスタの各ベースと第３
のＰＮＰトランジスタのコレクタと第３のＮＰＮトラン
ジスタのコレクタを共通接続し、第１，第２および第３
のＮＰＮトランジスタの各ベースと第２のＮＰＮトラン
ジスタのコレクタと第２のＰＮＰトランジスタのコレク
タを共通接続し、第１，第２および第３のＮＰＮトラン
ジスタの各エミッタを接地し、第１のＮＰＮトランジス
タのコレクタを第１の抵抗を介して第１のＰＮＰトラン
ジスタのコレクタに接続し、第１および第３のＰＮＰト
ランジスタのエミッタを電源電圧端子に接続するととも
に第２のＰＮＰトランジスタのエミッタを第２の抵抗を
介して電源電圧端子に接続し、第１のＮＰＮトランジス
タのコレクタをダイオード電圧の分圧電圧の入力端と
し、第１のＰＮＰトランジスタのコレクタを出力端とし
ている。
【００１２】請求項５記載の定電圧発生回路は、請求項
１、請求項２、請求項３または請求項４記載の定電圧発
生回路において、出力電圧がトランジスタのベース・エ
ミッタ間電圧ＶBEより低くなるようにダイオード電圧の
分圧電圧を設定している。
１、請求項２、請求項３または請求項４記載の定電圧発
生回路において、出力電圧がトランジスタのベース・エ
ミッタ間電圧ＶBEより低くなるようにダイオード電圧の
分圧電圧を設定している。
【００１３】
【作用】この発明の構成によれば、カレントミラー回路
の出力用トランジスタが飽和状態にならないように動作
させなければ、安定な回路動作が望めず、電源電圧とし
て、トランジスタの飽和電圧Ｖｓとベース・エミッタ間
電圧ＶBEとの和の電圧を最低限必要とする。
の出力用トランジスタが飽和状態にならないように動作
させなければ、安定な回路動作が望めず、電源電圧とし
て、トランジスタの飽和電圧Ｖｓとベース・エミッタ間
電圧ＶBEとの和の電圧を最低限必要とする。
【００１４】その条件を満足する電源電圧で動作させれ
ば、電源端子側のカレントミラー回路と接地側のカレン
トミラー回路が同一の電流値で動作し、ダイオード電圧
発生源の出力電圧を分圧する手段にカレントミラー回路
の出力電流が流れ込む心配がない。そして、出力電圧Ｖ
0 は、ダイオード電圧発生源の出力電圧を分圧した電圧
に第１の抵抗の電圧降下を加算した電圧となる。したが
って、ダイオード電圧の分圧出力は負の温度係数をもっ
ているが、正の温度係数をもつ第１の抵抗の端子間電圧
でその負の温度変化量を相殺して、出力電圧の温度変化
量を零にする。
ば、電源端子側のカレントミラー回路と接地側のカレン
トミラー回路が同一の電流値で動作し、ダイオード電圧
発生源の出力電圧を分圧する手段にカレントミラー回路
の出力電流が流れ込む心配がない。そして、出力電圧Ｖ
0 は、ダイオード電圧発生源の出力電圧を分圧した電圧
に第１の抵抗の電圧降下を加算した電圧となる。したが
って、ダイオード電圧の分圧出力は負の温度係数をもっ
ているが、正の温度係数をもつ第１の抵抗の端子間電圧
でその負の温度変化量を相殺して、出力電圧の温度変化
量を零にする。
【００１５】なお、第１の抵抗の端子間電圧の温度変化
量は、端子間電圧の絶対値に比例するため、ダイオード
電圧の分圧比を小さくしたとき、それに合わせて第１の
抵抗の抵抗値を小さくすれば、温度に対して安定な低電
圧出力が任意に得られる。したがって、電源電圧が１．
２Ｖを下回るような低い電源電圧でも動作させることが
可能となり、従来、（１．２＋Ｖｓ≒１．５Ｖ）の電源
電圧が必要であった図５の従来例に比べて、大幅に低い
電源電圧で動作させることが可能となる。
量は、端子間電圧の絶対値に比例するため、ダイオード
電圧の分圧比を小さくしたとき、それに合わせて第１の
抵抗の抵抗値を小さくすれば、温度に対して安定な低電
圧出力が任意に得られる。したがって、電源電圧が１．
２Ｖを下回るような低い電源電圧でも動作させることが
可能となり、従来、（１．２＋Ｖｓ≒１．５Ｖ）の電源
電圧が必要であった図５の従来例に比べて、大幅に低い
電源電圧で動作させることが可能となる。
【００１６】
【実施例】図１は、この発明の第１の実施例である半導
体集積回路からなる定電圧発生回路の回路図である。図
１において、第１，第２および第３のＮＰＮトランジス
タ３，７，９および第１，第２および第３のＰＮＰトラ
ンジスタ５，８，１０によりそれぞれカレントミラー回
路が構成されている。具体的に説明すると、第１，第２
および第３のＮＰＮトランジスタ３，７，９のベース
と、第２のＮＰＮトランジスタ７のコレクタと、第２の
ＰＮＰトランジスタ８のコレクタとを接続し、第１，第
２および第３のＰＮＰトランジスタ５，８，１０のベー
スと、第３のＰＮＰトランジスタ１０のコレクタと、第
３のＮＰＮトランジスタ９のコレクタとを接続してい
る。
体集積回路からなる定電圧発生回路の回路図である。図
１において、第１，第２および第３のＮＰＮトランジス
タ３，７，９および第１，第２および第３のＰＮＰトラ
ンジスタ５，８，１０によりそれぞれカレントミラー回
路が構成されている。具体的に説明すると、第１，第２
および第３のＮＰＮトランジスタ３，７，９のベース
と、第２のＮＰＮトランジスタ７のコレクタと、第２の
ＰＮＰトランジスタ８のコレクタとを接続し、第１，第
２および第３のＰＮＰトランジスタ５，８，１０のベー
スと、第３のＰＮＰトランジスタ１０のコレクタと、第
３のＮＰＮトランジスタ９のコレクタとを接続してい
る。
【００１７】そして、エミッタサイズがＮ倍の第２のＮ
ＰＮトランジスタ７のエミッタを抵抗６を介して接地
し、第１および第３のＮＰＮトランジスタ３，９のエミ
ッタを直接接地し、第１，第２および第３のＰＮＰトラ
ンジスタ５，８，１０のエミッタを電源電圧端子Ｅに接
続している。また、第１のＮＰＮトランジスタ３のコレ
クタを第１のＰＮＰトランジスタ５のコレクタと抵抗４
を介して接続し、抵抗１の一方の端子を接地し、他方の
端子は抵抗２を介してダイオード電圧発生源ＥDに接続
している。さらに、第１のＮＰＮトランジスタ３のコレ
クタを、抵抗１，２の接続点に接続している。第１のＮ
ＰＮトランジスタ３のコレクタがダイオード電圧の分圧
電圧の入力端ＩＮとなり、第１のＰＮＰトランジスタ５
のコレクタを出力端ＯＵＴとしている。
ＰＮトランジスタ７のエミッタを抵抗６を介して接地
し、第１および第３のＮＰＮトランジスタ３，９のエミ
ッタを直接接地し、第１，第２および第３のＰＮＰトラ
ンジスタ５，８，１０のエミッタを電源電圧端子Ｅに接
続している。また、第１のＮＰＮトランジスタ３のコレ
クタを第１のＰＮＰトランジスタ５のコレクタと抵抗４
を介して接続し、抵抗１の一方の端子を接地し、他方の
端子は抵抗２を介してダイオード電圧発生源ＥDに接続
している。さらに、第１のＮＰＮトランジスタ３のコレ
クタを、抵抗１，２の接続点に接続している。第１のＮ
ＰＮトランジスタ３のコレクタがダイオード電圧の分圧
電圧の入力端ＩＮとなり、第１のＰＮＰトランジスタ５
のコレクタを出力端ＯＵＴとしている。
【００１８】このように構成された定電圧発生回路につ
いて、以下にその動作を説明する。なお、以下の計算で
は、トランジスタの電流増幅率を無限大、すなわち、ト
ランジスタのベース電流は無視できるものとする。ま
ず、ＮＰＮトランジスタ３のコレクタ電圧ＶE3は、ダイ
オード電圧発生源Ｅ D の電圧すなわちトランジスタのベ
ース・エミッタ間電圧ＶBEを抵抗値がそれぞれＲ1 ，Ｒ
2 である抵抗１，２により分圧されているので、（数
２）のように表される。
いて、以下にその動作を説明する。なお、以下の計算で
は、トランジスタの電流増幅率を無限大、すなわち、ト
ランジスタのベース電流は無視できるものとする。ま
ず、ＮＰＮトランジスタ３のコレクタ電圧ＶE3は、ダイ
オード電圧発生源Ｅ D の電圧すなわちトランジスタのベ
ース・エミッタ間電圧ＶBEを抵抗値がそれぞれＲ1 ，Ｒ
2 である抵抗１，２により分圧されているので、（数
２）のように表される。
【００１９】
【数２】ＶE3＝［Ｒ1 ／（Ｒ1 ＋Ｒ2 ）］ＶBE また、ＮＰＮトランジスタ３，７，９およびＰＮＰトラ
ンジスタ５，８，１０によりそれぞれカレントミラー回
路を構成しており、各トランジスタのコレクタ電流は同
じになる。したがって、ＮＰＮトランジスタ３のコレク
タ電流Ｉ3 は（数３）のように表され、抵抗４の両端の
電位差Ｖ4 は（数４）のようになる。
ンジスタ５，８，１０によりそれぞれカレントミラー回
路を構成しており、各トランジスタのコレクタ電流は同
じになる。したがって、ＮＰＮトランジスタ３のコレク
タ電流Ｉ3 は（数３）のように表され、抵抗４の両端の
電位差Ｖ4 は（数４）のようになる。
【００２０】
【数３】Ｉ3 ＝（ｋＴ／ｑ）ｌｎＮ／Ｒ6
【００２１】
【数４】Ｖ4 ＝（Ｒ4 ／Ｒ6 ）ｌｎＮ（ｋＴ／ｑ） ここで、Ｒ4 ，Ｒ6 はそれぞれ抵抗４，６の抵抗値、Ｎ
はＮＰＮトランジスタ７のエミッタサイズ、ｋ、ｑ、Ｔ
はそれぞれボルツマン定数、素電荷、絶対温度である。
はＮＰＮトランジスタ７のエミッタサイズ、ｋ、ｑ、Ｔ
はそれぞれボルツマン定数、素電荷、絶対温度である。
【００２２】したがって、出力電圧Ｖ0 は（数５）と表
される。
される。
【００２３】
【数５】 Ｖ0 ＝［Ｒ1 ／（Ｒ1 ＋Ｒ2 ）］ＶBE＋（Ｒ4 ／Ｒ6 ）ｌｎＮ（ｋＴ／ｑ） ＝α・［ＶBE＋Ｋ1 （ｋＴ／ｑ）］
【００２４】
【数６】α＝Ｒ1 ／（Ｒ1 ＋Ｒ2 ）
【００２５】
【数７】 Ｋ1 ＝［（Ｒ1 ＋Ｒ2 ）／Ｒ1 ］（Ｒ4 ／Ｒ6 ）ｌｎＮ ただし、（数５）のα，Ｋ1 をそれぞれ、（数６）、
（数７）とする。ここで、（数５）の右辺のＶBEの項は
負の温度特性を持ち、ｋＴ／ｑの項は正の温度特性を持
つため、回路形式で決まる定数Ｋ1 を適切な値に設定す
ることにより、Ｖ BE＋Ｋ1 （ｋＴ／ｑ）で得られる電圧
が温度変化を持たないようにすることができ、したがっ
て出力電圧Ｖ0 も温度変化を持たないようにすることが
できる。
（数７）とする。ここで、（数５）の右辺のＶBEの項は
負の温度特性を持ち、ｋＴ／ｑの項は正の温度特性を持
つため、回路形式で決まる定数Ｋ1 を適切な値に設定す
ることにより、Ｖ BE＋Ｋ1 （ｋＴ／ｑ）で得られる電圧
が温度変化を持たないようにすることができ、したがっ
て出力電圧Ｖ0 も温度変化を持たないようにすることが
できる。
【００２６】シリコンを用いたプロセスにより上記構成
を実現した場合、室温付近で温度変化がないように設定
したときに、ＶBE＋Ｋ1 （ｋＴ／ｑ）で得られる電圧
は、シリコンの物性により、従来例と同様に通常１．２
Ｖ程度となり、出力電圧Ｖ0 は上記の１．２Ｖに定数α
（＜１）を乗じたものとなるから、出力電圧Ｖ0 は１．
２Ｖよりも小さくできる。
を実現した場合、室温付近で温度変化がないように設定
したときに、ＶBE＋Ｋ1 （ｋＴ／ｑ）で得られる電圧
は、シリコンの物性により、従来例と同様に通常１．２
Ｖ程度となり、出力電圧Ｖ0 は上記の１．２Ｖに定数α
（＜１）を乗じたものとなるから、出力電圧Ｖ0 は１．
２Ｖよりも小さくできる。
【００２７】一方、この定電圧発生回路は、出力電圧Ｖ
0 と電源電圧との間、ならびにＮＰＮトランジスタ３の
コレクタ電圧と接地電位との間でトランジスタの飽和電
圧Ｖ S 分以上の電位差を回路動作上必要とするが、前記
条件の範囲内で、回路形式で決まる定数αを設定するこ
とにより、室温付近で温度変化のない任意の出力電圧Ｖ
0 を得ることができる。この出力電圧Ｖ0 は１．２Ｖ以
下の電圧であり、特にトランジスタのベース・エミッタ
間電圧ＶBE以下の電圧とすることが可能である。
0 と電源電圧との間、ならびにＮＰＮトランジスタ３の
コレクタ電圧と接地電位との間でトランジスタの飽和電
圧Ｖ S 分以上の電位差を回路動作上必要とするが、前記
条件の範囲内で、回路形式で決まる定数αを設定するこ
とにより、室温付近で温度変化のない任意の出力電圧Ｖ
0 を得ることができる。この出力電圧Ｖ0 は１．２Ｖ以
下の電圧であり、特にトランジスタのベース・エミッタ
間電圧ＶBE以下の電圧とすることが可能である。
【００２８】以上により、上記の条件の下で任意の出力
電圧Ｖ0 を設定することができるため、１．２Ｖ以下に
設定すれば、電源電圧を１．２Ｖとトランジスタのベー
ス・エミッタ間電圧ＶBEの和の電圧より低くしても、定
電圧発生回路が動作可能となる。特に、出力電圧Ｖ0 を
トランジスタのベース・エミッタ間電圧ＶBE以下に設定
すれば、電源電圧が少なくともトランジスタのベース・
エミッタ間電圧ＶBEと飽和電圧ＶS の和以上あれば、動
作可能となる。
電圧Ｖ0 を設定することができるため、１．２Ｖ以下に
設定すれば、電源電圧を１．２Ｖとトランジスタのベー
ス・エミッタ間電圧ＶBEの和の電圧より低くしても、定
電圧発生回路が動作可能となる。特に、出力電圧Ｖ0 を
トランジスタのベース・エミッタ間電圧ＶBE以下に設定
すれば、電源電圧が少なくともトランジスタのベース・
エミッタ間電圧ＶBEと飽和電圧ＶS の和以上あれば、動
作可能となる。
【００２９】図２は、この発明の第２の実施例である半
導体集積回路からなる定電圧発生回路の回路図である。
図２において、第１，第２および第３のＰＮＰトランジ
スタ２５，２８，３０の各ベースと第２のＰＮＰトラン
ジスタ２８のコレクタと第２のＮＰＮトランジスタ２７
のコレクタを共通接続し、第１，第２および第３のＮＰ
Ｎトランジスタ２３，２７，２９の各ベースと第３のＮ
ＰＮトランジスタ２９のコレクタと第３のＰＮＰトラン
ジスタ３０のコレクタを共通接続し、第１，第２および
第３のＮＰＮトランジスタ２３，２７，２９の各エミッ
タを接地し、第１のＮＰＮトランジスタ２３のコレクタ
を第１の抵抗２４を介して第１のＰＮＰトランジスタ２
５のコレクタに接続し、第１および第３のＰＮＰトラン
ジスタ２５，３０のエミッタを電源電圧端子Ｅに接続す
るとともに第２のＰＮＰトランジスタ２８のエミッタを
第２の抵抗２６を介して電源電圧端子Ｅに接続し、第１
のＮＰＮトランジスタ２３のコレクタをダイオード電圧
の分圧電圧の入力端ＩＮとし、第１のＰＮＰトランジス
タ２５のコレクタを出力端ＯＵＴとしている。
導体集積回路からなる定電圧発生回路の回路図である。
図２において、第１，第２および第３のＰＮＰトランジ
スタ２５，２８，３０の各ベースと第２のＰＮＰトラン
ジスタ２８のコレクタと第２のＮＰＮトランジスタ２７
のコレクタを共通接続し、第１，第２および第３のＮＰ
Ｎトランジスタ２３，２７，２９の各ベースと第３のＮ
ＰＮトランジスタ２９のコレクタと第３のＰＮＰトラン
ジスタ３０のコレクタを共通接続し、第１，第２および
第３のＮＰＮトランジスタ２３，２７，２９の各エミッ
タを接地し、第１のＮＰＮトランジスタ２３のコレクタ
を第１の抵抗２４を介して第１のＰＮＰトランジスタ２
５のコレクタに接続し、第１および第３のＰＮＰトラン
ジスタ２５，３０のエミッタを電源電圧端子Ｅに接続す
るとともに第２のＰＮＰトランジスタ２８のエミッタを
第２の抵抗２６を介して電源電圧端子Ｅに接続し、第１
のＮＰＮトランジスタ２３のコレクタをダイオード電圧
の分圧電圧の入力端ＩＮとし、第１のＰＮＰトランジス
タ２５のコレクタを出力端ＯＵＴとしている。
【００３０】なお、この第２の実施例は、図１の第１の
実施例の電源電圧端子Ｅと接地を反転して、ＮＰＮトラ
ンジスタ３，７，９のかわりにＰＮＰトランジスタを、
ＰＮＰトランジスタ５，８，１０のかわりにＮＰＮトラ
ンジスタを使用し、抵抗４の低電圧側に抵抗１，２の接
続点を接続し、抵抗４の高電圧側を出力端子としたもの
で、第１の実施例と同様な効果が得られる。
実施例の電源電圧端子Ｅと接地を反転して、ＮＰＮトラ
ンジスタ３，７，９のかわりにＰＮＰトランジスタを、
ＰＮＰトランジスタ５，８，１０のかわりにＮＰＮトラ
ンジスタを使用し、抵抗４の低電圧側に抵抗１，２の接
続点を接続し、抵抗４の高電圧側を出力端子としたもの
で、第１の実施例と同様な効果が得られる。
【００３１】図３は、この発明の第３の実施例である半
導体集積回路からなる定電圧発生回路の回路図である。
図３において、第１，第２および第３のＮＰＮトランジ
スタ１３，１７，１９の各ベースと第３のＮＰＮトラン
ジスタ１９のコレクタと第３のＰＮＰトランジスタ２０
のコレクタを共通接続し、第１，第２および第３のＰＮ
Ｐトランジスタ１５，１８，２０の各ベースと第２のＰ
ＮＰトランジスタ１８のコレクタと第２のＮＰＮトラン
ジスタ１７のコレクタを共通接続し、第１，第２および
第３のＰＮＰトランジスタ１５，１８，２０の各エミッ
タを電源電圧端子Ｅに接続し、第１のＮＰＮトランジス
タ１３のコレクタを第１の抵抗１４を介して第１のＰＮ
Ｐトランジスタ１５のコレクタに接続し、第１および第
３のＮＰＮトランジスタ１３，１９のエミッタを接地す
るとともに第２のＮＰＮトランジスタ１７のエミッタを
第２の抵抗１６を介して接地し、第１のＮＰＮトランジ
スタ１３のコレクタをダイオード電圧の分圧電圧の入力
端ＩＮとし、第１のＰＮＰトランジスタ１５のコレクタ
を出力端ＯＵＴとしている。
導体集積回路からなる定電圧発生回路の回路図である。
図３において、第１，第２および第３のＮＰＮトランジ
スタ１３，１７，１９の各ベースと第３のＮＰＮトラン
ジスタ１９のコレクタと第３のＰＮＰトランジスタ２０
のコレクタを共通接続し、第１，第２および第３のＰＮ
Ｐトランジスタ１５，１８，２０の各ベースと第２のＰ
ＮＰトランジスタ１８のコレクタと第２のＮＰＮトラン
ジスタ１７のコレクタを共通接続し、第１，第２および
第３のＰＮＰトランジスタ１５，１８，２０の各エミッ
タを電源電圧端子Ｅに接続し、第１のＮＰＮトランジス
タ１３のコレクタを第１の抵抗１４を介して第１のＰＮ
Ｐトランジスタ１５のコレクタに接続し、第１および第
３のＮＰＮトランジスタ１３，１９のエミッタを接地す
るとともに第２のＮＰＮトランジスタ１７のエミッタを
第２の抵抗１６を介して接地し、第１のＮＰＮトランジ
スタ１３のコレクタをダイオード電圧の分圧電圧の入力
端ＩＮとし、第１のＰＮＰトランジスタ１５のコレクタ
を出力端ＯＵＴとしている。
【００３２】なお、この第３の実施例は、図１の第１の
実施例のＮＰＮトランジスタ３，７，９のベースをＮＰ
Ｎトランジスタ９のコレクタと接続し、ＰＮＰトランジ
スタ５，８，１０のベースをＰＮＰトランジスタ８のコ
レクタと接続したもので、第１の実施例と同様な効果が
得られる。図４は、この発明の第４の実施例である半導
体集積回路からなる定電圧発生回路の回路図である。
実施例のＮＰＮトランジスタ３，７，９のベースをＮＰ
Ｎトランジスタ９のコレクタと接続し、ＰＮＰトランジ
スタ５，８，１０のベースをＰＮＰトランジスタ８のコ
レクタと接続したもので、第１の実施例と同様な効果が
得られる。図４は、この発明の第４の実施例である半導
体集積回路からなる定電圧発生回路の回路図である。
【００３３】図４において、第１，第２および第３のＰ
ＮＰトランジスタ３５，３８，４０の各ベースと第３の
ＰＮＰトランジスタ４０のコレクタと第３のＮＰＮトラ
ンジスタ３９のコレクタを共通接続し、第１，第２およ
び第３のＮＰＮトランジスタ３３，３７，３９の各ベー
スと第２のＮＰＮトランジスタ３７のコレクタと第２の
ＰＮＰトランジスタ３８のコレクタを共通接続し、第
１，第２および第３のＮＰＮトランジスタ３３，３７，
３９の各エミッタを接地し、第１のＮＰＮトランジスタ
３３のコレクタを第１の抵抗３４を介して第１のＰＮＰ
トランジスタ３５のコレクタに接続し、第１および第３
のＰＮＰトランジスタ３５，４０のエミッタを電源電圧
端子Ｅに接続するとともに第２のＰＮＰトランジスタ３
８のエミッタを第２の抵抗３６を介して電源電圧端子Ｅ
に接続し、第１のＮＰＮトランジスタ３３のコレクタを
ダイオード電圧の分圧電圧の入力端ＩＮとし、第１のＰ
ＮＰトランジスタ３５のコレクタを出力端ＯＵＴとして
いる。
ＮＰトランジスタ３５，３８，４０の各ベースと第３の
ＰＮＰトランジスタ４０のコレクタと第３のＮＰＮトラ
ンジスタ３９のコレクタを共通接続し、第１，第２およ
び第３のＮＰＮトランジスタ３３，３７，３９の各ベー
スと第２のＮＰＮトランジスタ３７のコレクタと第２の
ＰＮＰトランジスタ３８のコレクタを共通接続し、第
１，第２および第３のＮＰＮトランジスタ３３，３７，
３９の各エミッタを接地し、第１のＮＰＮトランジスタ
３３のコレクタを第１の抵抗３４を介して第１のＰＮＰ
トランジスタ３５のコレクタに接続し、第１および第３
のＰＮＰトランジスタ３５，４０のエミッタを電源電圧
端子Ｅに接続するとともに第２のＰＮＰトランジスタ３
８のエミッタを第２の抵抗３６を介して電源電圧端子Ｅ
に接続し、第１のＮＰＮトランジスタ３３のコレクタを
ダイオード電圧の分圧電圧の入力端ＩＮとし、第１のＰ
ＮＰトランジスタ３５のコレクタを出力端ＯＵＴとして
いる。
【００３４】なお、この第４の実施例は、図３の第３の
実施例の電源電圧端子Ｅと接地を反転して、ＮＰＮトラ
ンジスタ１３，１７，１９のかわりにＰＮＰトランジス
タを、ＰＮＰトランジスタ１５，１８，２０のかわりに
ＮＰＮトランジスタを使用し、抵抗１４の低電圧側に抵
抗１１，１２の接続点を接続し、抵抗１４の高電圧側を
出力端子としたもので、第３の実施例と同様な効果が得
られる。
実施例の電源電圧端子Ｅと接地を反転して、ＮＰＮトラ
ンジスタ１３，１７，１９のかわりにＰＮＰトランジス
タを、ＰＮＰトランジスタ１５，１８，２０のかわりに
ＮＰＮトランジスタを使用し、抵抗１４の低電圧側に抵
抗１１，１２の接続点を接続し、抵抗１４の高電圧側を
出力端子としたもので、第３の実施例と同様な効果が得
られる。
【００３５】
【発明の効果】この発明の定電圧発生回路によれば、ダ
イオード電圧の分圧電圧の大きさを変えることにより、
室温付近で温度変化のない出力電圧を所定の条件の範囲
内で１．２Ｖより低い電圧に任意に設定でき、したがっ
て、電源電圧を１．２Ｖとトランジスタの飽和電圧ＶS
との和より低くしても動作可能とでき、例えば、電源電
圧を１．２Ｖ以下としても動作可能とできる。
イオード電圧の分圧電圧の大きさを変えることにより、
室温付近で温度変化のない出力電圧を所定の条件の範囲
内で１．２Ｖより低い電圧に任意に設定でき、したがっ
て、電源電圧を１．２Ｖとトランジスタの飽和電圧ＶS
との和より低くしても動作可能とでき、例えば、電源電
圧を１．２Ｖ以下としても動作可能とできる。
【００３６】特に、ダイオード電圧の分圧電圧を低く設
定することにより、出力電圧をトランジスタのベース・
エミッタ間電圧ＶBE以下に設定すると、電源電圧として
はトランジスタのベース・エミッタ間電圧ＶBEと飽和電
圧ＶS との和以上の電圧があれば動作可能となり、従来
例の１．２Ｖと飽和電圧ＶS との和の電圧に比べて電源
電圧を十分に低くすることができる。
定することにより、出力電圧をトランジスタのベース・
エミッタ間電圧ＶBE以下に設定すると、電源電圧として
はトランジスタのベース・エミッタ間電圧ＶBEと飽和電
圧ＶS との和以上の電圧があれば動作可能となり、従来
例の１．２Ｖと飽和電圧ＶS との和の電圧に比べて電源
電圧を十分に低くすることができる。
【図１】この発明の定電圧発生回路の第１の実施例（請
求項１に対応する）の回路図である。
求項１に対応する）の回路図である。
【図２】この発明の定電圧発生回路の第２の実施例（請
求項２に対応する）の回路図である。
求項２に対応する）の回路図である。
【図３】この発明の定電圧発生回路の第３の実施例（請
求項３に対応する）の回路図である。
求項３に対応する）の回路図である。
【図４】この発明の定電圧発生回路の第４の実施例（請
求項４に対応する）の回路図である。
求項４に対応する）の回路図である。
【図５】従来の定電圧発生回路の回路図である。
１，２ 抵抗 ４ 第１の抵抗 ６ 第２の抵抗 １１，１２ 抵抗 １４ 第１の抵抗 １６ 第２の抵抗 ２１，２２ 抵抗 ２４ 第１の抵抗 ２６ 第２の抵抗 ３１，３２ 抵抗 ３４ 第１の抵抗 ３６ 第２の抵抗 ４１，４５ 抵抗 ３ 第１のＮＰＮトランジスタ ７ 第２のＮＰＮトランジスタ ９ 第３のＮＰＮトランジスタ １３ 第１のＮＰＮトランジスタ １７ 第２のＮＰＮトランジスタ １９ 第３のＮＰＮトランジスタ ２３ 第１のＮＰＮトランジスタ ２７ 第２のＮＰＮトランジスタ ２９ 第３のＮＰＮトランジスタ ３３ 第１のＮＰＮトランジスタ ３７ 第２のＮＰＮトランジスタ ３９ 第３のＮＰＮトランジスタ ４２，４４ ＮＰＮトランジスタ ５ 第１のＰＮＰトランジスタ ８ 第２のＰＮＰトランジスタ １０ 第３のＰＮＰトランジスタ １５ 第１のＰＮＰトランジスタ １８ 第２のＰＮＰトランジスタ ２０ 第３のＰＮＰトランジスタ ２５ 第１のＰＮＰトランジスタ ２８ 第２のＰＮＰトランジスタ ３０ 第３のＰＮＰトランジスタ ３５ 第１のＰＮＰトランジスタ ３８ 第２のＰＮＰトランジスタ ４０ 第３のＰＮＰトランジスタ ４３，４６ ＰＮＰトランジスタ
Claims (5)
- 【請求項１】 第１，第２および第３のＮＰＮトランジ
スタと、第１，第２および第３のＰＮＰトランジスタ
と、第１および第２の抵抗とを備え、 前記第１，第２および第３のＮＰＮトランジスタの各ベ
ースと前記第２のＮＰＮトランジスタのコレクタと前記
第２のＰＮＰトランジスタのコレクタを共通接続し、 前記第１，第２および第３のＰＮＰトランジスタの各ベ
ースと前記第３のＰＮＰトランジスタのコレクタと前記
第３のＮＰＮトランジスタのコレクタを共通接続し、 前記第１，第２および第３のＰＮＰトランジスタの各エ
ミッタを電源電圧端子に接続し、 前記第１のＮＰＮトランジスタのコレクタを前記第１の
抵抗を介して前記第１のＰＮＰトランジスタのコレクタ
に接続し、 前記第１および第３のＮＰＮトランジスタのエミッタを
接地するとともに前記第２のＮＰＮトランジスタのエミ
ッタを前記第２の抵抗を介して接地し、 前記第１のＮＰＮトランジスタのコレクタをダイオード
電圧の分圧電圧の入力端とし、前記第１のＰＮＰトラン
ジスタのコレクタを出力端とした定電圧発生回路。 - 【請求項２】 第１，第２および第３のＮＰＮトランジ
スタと、第１，第２および第３のＰＮＰトランジスタ
と、第１および第２の抵抗とを備え、 前記第１，第２および第３のＰＮＰトランジスタの各ベ
ースと前記第２のＰＮＰトランジスタのコレクタと前記
第２のＮＰＮトランジスタのコレクタを共通接続し、 前記第１，第２および第３のＮＰＮトランジスタの各ベ
ースと前記第３のＮＰＮトランジスタのコレクタと前記
第３のＰＮＰトランジスタのコレクタを共通接続し、 前記第１，第２および第３のＮＰＮトランジスタの各エ
ミッタを接地し、 前記第１のＮＰＮトランジスタのコレクタを前記第１の
抵抗を介して前記第１のＰＮＰトランジスタのコレクタ
に接続し、 前記第１および第３のＰＮＰトランジスタのエミッタを
電源電圧端子に接続するとともに前記第２のＰＮＰトラ
ンジスタのエミッタを前記第２の抵抗を介して電源電圧
端子に接続し、 前記第１のＮＰＮトランジスタのコレクタをダイオード
電圧の分圧電圧の入力端とし、前記第１のＰＮＰトラン
ジスタのコレクタを出力端とした定電圧発生回路。 - 【請求項３】 第１，第２および第３のＮＰＮトランジ
スタと、第１，第２および第３のＰＮＰトランジスタ
と、第１および第２の抵抗とを備え、 前記第１，第２および第３のＮＰＮトランジスタの各ベ
ースと前記第３のＮＰＮトランジスタのコレクタと前記
第３のＰＮＰトランジスタのコレクタを共通接続し、 前記第１，第２および第３のＰＮＰトランジスタの各ベ
ースと前記第２のＰＮＰトランジスタのコレクタと前記
第２のＮＰＮトランジスタのコレクタを共通接続し、 前記第１，第２および第３のＰＮＰトランジスタの各エ
ミッタを電源電圧端子に接続し、 前記第１のＮＰＮトランジスタのコレクタを前記第１の
抵抗を介して前記第１のＰＮＰトランジスタのコレクタ
に接続し、 前記第１および第３のＮＰＮトランジスタのエミッタを
接地するとともに前記第２のＮＰＮトランジスタのエミ
ッタを前記第２の抵抗を介して接地し、 前記第１のＮＰＮトランジスタのコレクタをダイオード
電圧の分圧電圧の入力端とし、前記第１のＰＮＰトラン
ジスタのコレクタを出力端とした定電圧発生回路。 - 【請求項４】 第１，第２および第３のＮＰＮトランジ
スタと、第１，第２および第３のＰＮＰトランジスタ
と、第１および第２の抵抗とを備え、 前記第１，第２および第３のＰＮＰトランジスタの各ベ
ースと前記第３のＰＮＰトランジスタのコレクタと前記
第３のＮＰＮトランジスタのコレクタを共通接続し、 前記第１，第２および第３のＮＰＮトランジスタの各ベ
ースと前記第２のＮＰＮトランジスタのコレクタと前記
第２のＰＮＰトランジスタのコレクタを共通接続し、 前記第１，第２および第３のＮＰＮトランジスタの各エ
ミッタを接地し、 前記第１のＮＰＮトランジスタのコレクタを前記第１の
抵抗を介して前記第１のＰＮＰトランジスタのコレクタ
に接続し、 前記第１および第３のＰＮＰトランジスタのエミッタを
電源電圧端子に接続するとともに前記第２のＰＮＰトラ
ンジスタのエミッタを前記第２の抵抗を介して電源電圧
端子に接続し、 前記第１のＮＰＮトランジスタのコレクタをダイオード
電圧の分圧電圧の入力端とし、前記第１のＰＮＰトラン
ジスタのコレクタを出力端とした定電圧発生回路。 - 【請求項５】 出力電圧がトランジスタのベース・エミ
ッタ間電圧より低くなるようにダイオード電圧の分圧電
圧を設定した請求項１、請求項２、請求項３または請求
項４記載の定電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16783794A JPH0830344A (ja) | 1994-07-20 | 1994-07-20 | 定電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16783794A JPH0830344A (ja) | 1994-07-20 | 1994-07-20 | 定電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0830344A true JPH0830344A (ja) | 1996-02-02 |
Family
ID=15857006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16783794A Pending JPH0830344A (ja) | 1994-07-20 | 1994-07-20 | 定電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830344A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005044051A (ja) * | 2003-07-25 | 2005-02-17 | Ricoh Co Ltd | 基準電圧発生回路 |
| JP2005242450A (ja) * | 2004-02-24 | 2005-09-08 | Yasuhiro Sugimoto | 定電圧および定電流発生回路 |
-
1994
- 1994-07-20 JP JP16783794A patent/JPH0830344A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005044051A (ja) * | 2003-07-25 | 2005-02-17 | Ricoh Co Ltd | 基準電圧発生回路 |
| JP2005242450A (ja) * | 2004-02-24 | 2005-09-08 | Yasuhiro Sugimoto | 定電圧および定電流発生回路 |
| JP4517062B2 (ja) * | 2004-02-24 | 2010-08-04 | 泰博 杉本 | 定電圧発生回路 |
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