JP3116544B2 - 遅延回路 - Google Patents
遅延回路Info
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- JP3116544B2 JP3116544B2 JP04111077A JP11107792A JP3116544B2 JP 3116544 B2 JP3116544 B2 JP 3116544B2 JP 04111077 A JP04111077 A JP 04111077A JP 11107792 A JP11107792 A JP 11107792A JP 3116544 B2 JP3116544 B2 JP 3116544B2
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- capacitor
- transistor
- delay circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
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- Networks Using Active Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ化が容易な半導
体素子を用いて構成した遅延回路に関するものである。
体素子を用いて構成した遅延回路に関するものである。
【０００２】
【従来の技術】図３は従来の遅延回路であり、ベースが
入力端子４に、エミッタが第６の抵抗Ｒ６を介して接地
と第７の抵抗Ｒ７の一端に、コレクタが第５の抵抗Ｒ５
を介して電源端６と第５の容量Ｃ５の一端に接続された
一導電型のエミッタホロワ用の第３のトランジスタＱ３
とを備え、前記第７の抵抗Ｒ７の一端と前記第５の容量
Ｃ５の一端が出力端子５に接続された構成からなる。
入力端子４に、エミッタが第６の抵抗Ｒ６を介して接地
と第７の抵抗Ｒ７の一端に、コレクタが第５の抵抗Ｒ５
を介して電源端６と第５の容量Ｃ５の一端に接続された
一導電型のエミッタホロワ用の第３のトランジスタＱ３
とを備え、前記第７の抵抗Ｒ７の一端と前記第５の容量
Ｃ５の一端が出力端子５に接続された構成からなる。
【０００３】以上のように構成された遅延回路につい
て、以下にその動作を説明する。まず、電源端子６にＤ
Ｃ電圧Ｖｃｃが加えられており、入力端子４には、トラ
ンジスタＱ３が動作可能なＤＣバイアス電圧Ｖ1が加え
られているとする。次に、トランジスタＱ３の浮遊容量
と抵抗Ｒ５とＲ６とＲ７の浮遊容量は、十分に小さいと
すると、入力端子４から出力端子５までの伝達関数Ｈ
（ω）は式（１）で示される。 Ｈ（ω）＝｛１−ｊωＣ（Ｒ＋ｒｅ）｝／｛１＋ｊωＣ（Ｒ＋ｒｅ）｝ ・・・（１） （但し、ｊ；虚数、ω；角周波数、Ｃ；コンデンサＣ５
の容量値、Ｒ；抵抗Ｒ７の抵抗値、ｒｅ；トランジスタ
Ｑ３のエミッタ抵抗値である。）ここで、トランジスタ
Ｑ３に流れているエミッタ電流をＩｅとすると、Ｉｅは
式（２）で示される。 Ｉｅ＝（Ｖ１−Ｖｂｅ）／Ｒ６ ・・・（２） （但し、Ｖ１；入力端子４に加えられているＤＣ電圧、
Ｖｂｅ；トランジスタＱ３のベース・エミッタ間の電
圧、Ｒ６；抵抗Ｒ６の抵抗値である。）また、ｒｅとＩ
ｅには式（３）の関係が成り立つ。 ｒｅ＝ｋＴ／ｑＩｅ ・・・（３） （但し、ｋ；ボルツマン定数、Ｔ；絶対温度、ｑ；電子
の電荷、Ｉｅ；トランジスタＱ３に流れているエミッタ
電流値である。）式（１）より遅延時間Ｔｄを求めると
式（４）になる。 Ｔｄ＝２Ｃ（Ｒ＋ｒｅ）／［１＋｛ωＣ（Ｒ＋ｒｅ）｝2］ ・・・（４） また、低域での遅延時間Ｔｄ0は式（５）で示される。 Ｔｄ0＝２Ｃ（Ｒ＋ｒｅ） ・・・（５）
て、以下にその動作を説明する。まず、電源端子６にＤ
Ｃ電圧Ｖｃｃが加えられており、入力端子４には、トラ
ンジスタＱ３が動作可能なＤＣバイアス電圧Ｖ1が加え
られているとする。次に、トランジスタＱ３の浮遊容量
と抵抗Ｒ５とＲ６とＲ７の浮遊容量は、十分に小さいと
すると、入力端子４から出力端子５までの伝達関数Ｈ
（ω）は式（１）で示される。 Ｈ（ω）＝｛１−ｊωＣ（Ｒ＋ｒｅ）｝／｛１＋ｊωＣ（Ｒ＋ｒｅ）｝ ・・・（１） （但し、ｊ；虚数、ω；角周波数、Ｃ；コンデンサＣ５
の容量値、Ｒ；抵抗Ｒ７の抵抗値、ｒｅ；トランジスタ
Ｑ３のエミッタ抵抗値である。）ここで、トランジスタ
Ｑ３に流れているエミッタ電流をＩｅとすると、Ｉｅは
式（２）で示される。 Ｉｅ＝（Ｖ１−Ｖｂｅ）／Ｒ６ ・・・（２） （但し、Ｖ１；入力端子４に加えられているＤＣ電圧、
Ｖｂｅ；トランジスタＱ３のベース・エミッタ間の電
圧、Ｒ６；抵抗Ｒ６の抵抗値である。）また、ｒｅとＩ
ｅには式（３）の関係が成り立つ。 ｒｅ＝ｋＴ／ｑＩｅ ・・・（３） （但し、ｋ；ボルツマン定数、Ｔ；絶対温度、ｑ；電子
の電荷、Ｉｅ；トランジスタＱ３に流れているエミッタ
電流値である。）式（１）より遅延時間Ｔｄを求めると
式（４）になる。 Ｔｄ＝２Ｃ（Ｒ＋ｒｅ）／［１＋｛ωＣ（Ｒ＋ｒｅ）｝2］ ・・・（４） また、低域での遅延時間Ｔｄ0は式（５）で示される。 Ｔｄ0＝２Ｃ（Ｒ＋ｒｅ） ・・・（５）
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来例の問題点としては、 （１） 伝達関数Ｈ（ω）を構成している定数はすべて
固定値なので、伝達関数Ｈ（ω）の可変が困難であり、
従って遅延回路の周波数特性の可変が困難であった。 （２） 遅延量の値を可変するには、抵抗値と容量値を
可変させて対応し、容易に変化させることは困難であっ
た。 という欠点を有していた。
来例の問題点としては、 （１） 伝達関数Ｈ（ω）を構成している定数はすべて
固定値なので、伝達関数Ｈ（ω）の可変が困難であり、
従って遅延回路の周波数特性の可変が困難であった。 （２） 遅延量の値を可変するには、抵抗値と容量値を
可変させて対応し、容易に変化させることは困難であっ
た。 という欠点を有していた。
【０００５】本発明は上記従来の問題点を解決するもの
で、伝達関数Ｈ（ω）の可変が可能であり、遅延量の可
変が容易にできる遅延回路を提供することを目的とす
る。
で、伝達関数Ｈ（ω）の可変が可能であり、遅延量の可
変が容易にできる遅延回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の遅延回路は、ベースが入力端子に、エミッタ
が第１の電流源を介して第１の電位点と第１の抵抗の一
端と第１の容量を介して第１もしくは第２の電位点に、
コレクタが第２の抵抗を介して第２の電位点と第２の容
量の一端に接続された一導電型の第１のトランジスタ
と、ベースが前記第１の抵抗の他端と前記第２の容量の
他端に、エミッタが第２の電流源を介して第２の電位点
と第３の抵抗の一端と第３の容量を介して第１もしくは
第２の電位点に、コレクタが第４の抵抗を介して第１の
電位点と第４の容量の一端に接続された逆導電型の第２
のトランジスタとを備え、前記第３の抵抗の他端と前記
第４の容量の他端を接続してこれを出力端子とした構成
を有している。
に本発明の遅延回路は、ベースが入力端子に、エミッタ
が第１の電流源を介して第１の電位点と第１の抵抗の一
端と第１の容量を介して第１もしくは第２の電位点に、
コレクタが第２の抵抗を介して第２の電位点と第２の容
量の一端に接続された一導電型の第１のトランジスタ
と、ベースが前記第１の抵抗の他端と前記第２の容量の
他端に、エミッタが第２の電流源を介して第２の電位点
と第３の抵抗の一端と第３の容量を介して第１もしくは
第２の電位点に、コレクタが第４の抵抗を介して第１の
電位点と第４の容量の一端に接続された逆導電型の第２
のトランジスタとを備え、前記第３の抵抗の他端と前記
第４の容量の他端を接続してこれを出力端子とした構成
を有している。
【０００７】
【作用】この構成によって、第１と第２の電流源の電流
値を変化させることで、第１と第２のトランジスタのエ
ミッタ抵抗が変化して、周波数特性と遅延量の可変が可
能になる。
値を変化させることで、第１と第２のトランジスタのエ
ミッタ抵抗が変化して、周波数特性と遅延量の可変が可
能になる。
【０００８】また、一導電型と逆導電型のエミッタホロ
ワと抵抗とコンデンサを使用しているので、低電源電圧
で動作させてもダイナミックレンジが広くとれ、低電源
電圧での動作が可能である。
ワと抵抗とコンデンサを使用しているので、低電源電圧
で動作させてもダイナミックレンジが広くとれ、低電源
電圧での動作が可能である。
【０００９】また、前記一導電型と逆導電型のエミッタ
ホロワと抵抗とコンデンサと電流源の構成を多段に接続
すれば周波数特性が高帯域までー定で、遅延量可変範囲
が大きい遅延回路を構成できる。
ホロワと抵抗とコンデンサと電流源の構成を多段に接続
すれば周波数特性が高帯域までー定で、遅延量可変範囲
が大きい遅延回路を構成できる。
【００１０】また、前記第１と第２の電流源の電流値に
温度勾配を持たせれば、遅延量の温度勾配を少なくする
ことができる。
温度勾配を持たせれば、遅延量の温度勾配を少なくする
ことができる。
【００１１】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１２】図１は本発明の第１の実施例における遅延
回路の基本回路を示すものである。図１の回路は、ベー
スが入力端子１に、エミッタが第１の電流源Ｉ１を介し
て接地と第１の抵抗Ｒ１の一端と第１の容量Ｃ１を介し
て電源端３に、コレクタが第２の抵抗Ｒ２を介して電源
端３と第２の容量Ｃ２の一端に接続された一導電型のエ
ミッタホロワ用の第１のトランジスタＱ１（例えば、Ｎ
ＰＮ型）と、ベースが第１の抵抗Ｒ１の他端と第２の容
量Ｃ２の他端に、エミッタが第２の電流源Ｉ２を介して
電源端３と第３の抵抗Ｒ３の一端と第３の容量Ｃ３を介
して接地に、コレクタが第４の抵抗Ｒ４を介して接地と
第４の容量Ｃ４の一端に接続された逆導電型のエミッタ
ホロワ用の第２のトランジスタＱ２（例えば、ＰＮＰ
型）とを備え、第３の抵抗Ｒ３の他端と第４の容量Ｃ４
の他端を接続してこれを出力端子２とした構成を有して
いる。
回路の基本回路を示すものである。図１の回路は、ベー
スが入力端子１に、エミッタが第１の電流源Ｉ１を介し
て接地と第１の抵抗Ｒ１の一端と第１の容量Ｃ１を介し
て電源端３に、コレクタが第２の抵抗Ｒ２を介して電源
端３と第２の容量Ｃ２の一端に接続された一導電型のエ
ミッタホロワ用の第１のトランジスタＱ１（例えば、Ｎ
ＰＮ型）と、ベースが第１の抵抗Ｒ１の他端と第２の容
量Ｃ２の他端に、エミッタが第２の電流源Ｉ２を介して
電源端３と第３の抵抗Ｒ３の一端と第３の容量Ｃ３を介
して接地に、コレクタが第４の抵抗Ｒ４を介して接地と
第４の容量Ｃ４の一端に接続された逆導電型のエミッタ
ホロワ用の第２のトランジスタＱ２（例えば、ＰＮＰ
型）とを備え、第３の抵抗Ｒ３の他端と第４の容量Ｃ４
の他端を接続してこれを出力端子２とした構成を有して
いる。
【００１３】まず、電源端子３にＤＣ電圧Ｖｃｃが加え
られており、入力端子１には、トランジスタＱ１とＱ２
が動作可能なＤＣバイアス電圧Ｖ１が加えられていると
する。ここで、電流源Ｉ１とＩ２の電流値がそれぞれＩ
0で等しいとすると、トランジスタＱ１とＱ２のエミッ
タ抵抗は等しくなり、これをｒｅとすると式（６）で示
される。 ｒｅ＝ｋＴ／ｑＩ0 ・・・（６） （但し、ｋ；ボルツマン定数、Ｔ；絶対温度、ｑ；電子
の電荷、Ｉ0；電流源Ｉ１とＩ２の電流値である。）式
（６）より、ｒｅは電流源Ｉ１とＩ２の電流値Ｉ0によ
って可変が可能であることがわかる。
られており、入力端子１には、トランジスタＱ１とＱ２
が動作可能なＤＣバイアス電圧Ｖ１が加えられていると
する。ここで、電流源Ｉ１とＩ２の電流値がそれぞれＩ
0で等しいとすると、トランジスタＱ１とＱ２のエミッ
タ抵抗は等しくなり、これをｒｅとすると式（６）で示
される。 ｒｅ＝ｋＴ／ｑＩ0 ・・・（６） （但し、ｋ；ボルツマン定数、Ｔ；絶対温度、ｑ；電子
の電荷、Ｉ0；電流源Ｉ１とＩ２の電流値である。）式
（６）より、ｒｅは電流源Ｉ１とＩ２の電流値Ｉ0によ
って可変が可能であることがわかる。
【００１４】次に、トランジスタＱ１とＱ２の電流増幅
率ｈｆｅが十分大きく、かつ、トランジスタＱ１とＱ２
の浮遊容量と抵抗Ｒ１とＲ２とＲ３とＲ４の浮遊容量は
十分に小さいとすると、入力端子１から出力端子２まで
の伝達関数Ｈ（ω）は式（７）で示される。 Ｈ（ω）＝｛（１−ｊωＣＲ）／（１＋ｊω２Ｃｒｅ）｝2 ・・・（７） （但し、ｊ；虚数、ω；角周波数、Ｃ；コンデンサＣ１
とＣ２とＣ３とＣ４の容量値、Ｒ；抵抗Ｒ１とＲ２とＲ
３とＲ４の抵抗値、ｒｅ；トランジスタＱ１とＱ２のエ
ミッタ抵抗値である。）式（７）より、図１の回路は遅
延回路の特性を有しており、かつ、電流値Ｉ0によりｒ
ｅの可変が可能であるので、伝達関数Ｈ（ω）の可変が
可能となる。
率ｈｆｅが十分大きく、かつ、トランジスタＱ１とＱ２
の浮遊容量と抵抗Ｒ１とＲ２とＲ３とＲ４の浮遊容量は
十分に小さいとすると、入力端子１から出力端子２まで
の伝達関数Ｈ（ω）は式（７）で示される。 Ｈ（ω）＝｛（１−ｊωＣＲ）／（１＋ｊω２Ｃｒｅ）｝2 ・・・（７） （但し、ｊ；虚数、ω；角周波数、Ｃ；コンデンサＣ１
とＣ２とＣ３とＣ４の容量値、Ｒ；抵抗Ｒ１とＲ２とＲ
３とＲ４の抵抗値、ｒｅ；トランジスタＱ１とＱ２のエ
ミッタ抵抗値である。）式（７）より、図１の回路は遅
延回路の特性を有しており、かつ、電流値Ｉ0によりｒ
ｅの可変が可能であるので、伝達関数Ｈ（ω）の可変が
可能となる。
【００１５】また、式（７）より遅延時間Ｔｄを求める
と式（８）になる。 Ｔｄ＝２［ＣＲ／｛１＋（ωＣＲ）2｝＋２Ｃｒｅ／｛１＋（ω２Ｃｒｅ）2｝］ ・・・（８） また、低域での遅延時間Ｔｄ0は、式（９）で示され
る。 Ｔｄ0＝２Ｃ（Ｒ＋２ｒｅ） ・・・（９） 式（８）と式（９）より、電流値Ｉ0を可変することで
ｒｅが変化するので、図１の回路は遅延時間ＴｄとＴｄ
0の可変が可能となる。
と式（８）になる。 Ｔｄ＝２［ＣＲ／｛１＋（ωＣＲ）2｝＋２Ｃｒｅ／｛１＋（ω２Ｃｒｅ）2｝］ ・・・（８） また、低域での遅延時間Ｔｄ0は、式（９）で示され
る。 Ｔｄ0＝２Ｃ（Ｒ＋２ｒｅ） ・・・（９） 式（８）と式（９）より、電流値Ｉ0を可変することで
ｒｅが変化するので、図１の回路は遅延時間ＴｄとＴｄ
0の可変が可能となる。
【００１６】また、図１において、カットオフ周波数Ｆ
ｃは、式（１０）で示される。 Ｆｃ＝１／｛４πＣ（Ｒ＋ｒｅ）｝ ・・・（１０） 式（１０）より、ｒｅを小さい値にすることにより、図
１の周波数特性は、高帯域まで一定な特性を得ることが
可能である。
ｃは、式（１０）で示される。 Ｆｃ＝１／｛４πＣ（Ｒ＋ｒｅ）｝ ・・・（１０） 式（１０）より、ｒｅを小さい値にすることにより、図
１の周波数特性は、高帯域まで一定な特性を得ることが
可能である。
【００１７】また、ｒｅは電流値Ｉ0で決定されるの
で、コンデンサの容量値Ｃの温度変化が小さいとする
と、電流値Ｉ0の温度変化を抵抗Ｒの温度変化と一定の
関係を持たせれば、遅延時間ＴｄとＴｄ0の温度変化を
小さくできる。
で、コンデンサの容量値Ｃの温度変化が小さいとする
と、電流値Ｉ0の温度変化を抵抗Ｒの温度変化と一定の
関係を持たせれば、遅延時間ＴｄとＴｄ0の温度変化を
小さくできる。
【００１８】なお、コンデンサＣ１とコンデンサＣ３を
接続する電位点は、接地もしくは電源端どちらでもよ
い。
接続する電位点は、接地もしくは電源端どちらでもよ
い。
【００１９】また、ここで図１の回路を図２に示すよう
に多段に接続する。図１は、式（８）と式（９）と式
（１０）から明かなように、周波数特性を高帯域まで一
定にすれば、遅延時間が小さくなる問題がある。
に多段に接続する。図１は、式（８）と式（９）と式
（１０）から明かなように、周波数特性を高帯域まで一
定にすれば、遅延時間が小さくなる問題がある。
【００２０】よって、図２のごとく、周波数特性を満足
できる領域まで１段の周波数特性を設定して、遅延時間
を同一回路をｎ段接続することで増加させて、使用可能
な特性を実現できる。
できる領域まで１段の周波数特性を設定して、遅延時間
を同一回路をｎ段接続することで増加させて、使用可能
な特性を実現できる。
【００２１】また、図２の構成では、１段ごとにトラン
ジスタＱ１に流れる電流とトランジスタＱ２に流れる電
流を可変すれば、式（８）と式（９）から明かなよう
に、かなりの範囲で遅延時間を可変できる。
ジスタＱ１に流れる電流とトランジスタＱ２に流れる電
流を可変すれば、式（８）と式（９）から明かなよう
に、かなりの範囲で遅延時間を可変できる。
【００２２】また、可変量が大きすぎる場合は、数段お
きに電流源の電流値を固定に設定すればよく、回路が簡
単化される。また、図１の回路では、ＮＰＮ型とＰＮＰ
型の直列回路としたが、これを入れ換えて、ＰＮＰ型と
ＮＰＮ型の直列回路としても同じ特性が得られることは
言うまでもない。
きに電流源の電流値を固定に設定すればよく、回路が簡
単化される。また、図１の回路では、ＮＰＮ型とＰＮＰ
型の直列回路としたが、これを入れ換えて、ＰＮＰ型と
ＮＰＮ型の直列回路としても同じ特性が得られることは
言うまでもない。
【００２３】
【発明の効果】以上のように本発明は、ＮＰＮ型とＰＮ
Ｐ型のトランジスタとコンデンサと抵抗を基本にした簡
単な回路で遅延回路を実現している。
Ｐ型のトランジスタとコンデンサと抵抗を基本にした簡
単な回路で遅延回路を実現している。
【００２４】また、ＮＰＮ型とＰＮＰ型のトランジスタ
に接続された電流源の電流値を変化させることで、容易
に周波数特性と遅延時間を可変できる。
に接続された電流源の電流値を変化させることで、容易
に周波数特性と遅延時間を可変できる。
【００２５】また、周波数特性を高帯域化して遅延時間
を大きくしたい場合には、ＮＰＮ型とＰＮＰ型のトラン
ジスタとコンデンサと抵抗を基本した簡単な回路を多段
接続すれば実現できる。
を大きくしたい場合には、ＮＰＮ型とＰＮＰ型のトラン
ジスタとコンデンサと抵抗を基本した簡単な回路を多段
接続すれば実現できる。
【００２６】また、多段接続の回路は基本回路の繰り返
しとなるため、レイアウト設計が容易で集積度を向上さ
せられるので、ＬＳＩ化に適した構成となる。
しとなるため、レイアウト設計が容易で集積度を向上さ
せられるので、ＬＳＩ化に適した構成となる。
【００２７】また、電流源の電流値に温度特性を持たせ
れば、遅延時間の温度変化を小さくできる。
れば、遅延時間の温度変化を小さくできる。
【００２８】また、ＮＰＮ型とＰＮＰ型のトランジスタ
とコンデンサと抵抗を基本した簡単な回路で遅延回路を
構成しているので、ダイナミックレンジが広くできて、
低電源電圧での動作が可能である。
とコンデンサと抵抗を基本した簡単な回路で遅延回路を
構成しているので、ダイナミックレンジが広くできて、
低電源電圧での動作が可能である。
【図１】本発明の実施例における遅延回路の構成を示す
回路図
回路図
【図２】同実施例における遅延回路をｎ段接続した回路
構成を示すブロック図
構成を示すブロック図
【図３】従来の遅延回路の構成を示す回路図
【符号の説明】 １，１−１〜１−ｎ 入力端子 ２，２−１〜２−ｎ 出力端子 ３ 電源端子 ａ−１，ａ−２，ａ−ｎ 遅延回路 Ｑ１，Ｑ２ トランジスタ Ｃ１〜Ｃ４ コンデンサ Ｉ１，Ｉ２ 電流源 Ｒ１〜Ｒ４ 抵抗
フロントページの続き (56)参考文献 特開 平１−314005（ＪＰ，Ａ) 特開 昭52−123843（ＪＰ，Ａ) 特開 昭48−43850（ＪＰ，Ａ) 特開 昭55−158726（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 11/18 H03H 11/20
Claims (2)
- 【請求項１】 ベースが入力端子に、エミッタが第１の
電流源を介して第１の電位点と第１の抵抗の一端と第１
の容量を介して第１もしくは第２の電位点に、コレクタ
が第２の抵抗を介して第２の電位点と第２の容量の一端
に接続された一導電型の第１のトランジスタと、 ベースが前記第１の抵抗の他端と前記第２の容量の他端
に、エミッタが第２の電流源を介して第２の電位点と第
３の抵抗の一端と第３の容量を介して第１もしくは第２
の電位点に、コレクタが第４の抵抗を介して第１の電位
点と第４の容量の一端に接続された逆導電型の第２のト
ランジスタとを備え、 前記第３の抵抗の他端と前記第４の容量の他端を接続し
てこれを出力端子として、前記第１の電流源の電流値と
前記第２の電流源の電流値とを変化させることにより、
前記第１のトランジスタのエミッタ抵抗と、前記第２の
トランジスタのエミッタ抵抗を変化させて遅延量を変化
させることを特徴とする遅延回路。 - 【請求項２】 請求項１記載の遅延回路を基本回路と
し、前記基本回路をｎ段（ｎは２以上の整数）直列に接
続することを特徴とする遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04111077A JP3116544B2 (ja) | 1992-04-30 | 1992-04-30 | 遅延回路 |
| US08/047,519 US5361043A (en) | 1992-04-30 | 1993-04-19 | Delay circuit for changeably delaying an analog signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04111077A JP3116544B2 (ja) | 1992-04-30 | 1992-04-30 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05308247A JPH05308247A (ja) | 1993-11-19 |
| JP3116544B2 true JP3116544B2 (ja) | 2000-12-11 |
Family
ID=14551805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04111077A Expired - Fee Related JP3116544B2 (ja) | 1992-04-30 | 1992-04-30 | 遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5361043A (ja) |
| JP (1) | JP3116544B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461579A (en) * | 1994-05-11 | 1995-10-24 | Vlsi Technology, Inc. | Extraction method for automated determination of source/drain resistance |
| JP3504227B2 (ja) * | 2000-10-10 | 2004-03-08 | シャープ株式会社 | 低雑音コンバータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5324766B1 (ja) * | 1971-05-20 | 1978-07-22 | ||
| JPS56161711A (en) * | 1980-05-17 | 1981-12-12 | Sony Corp | Filter circuit |
-
1992
- 1992-04-30 JP JP04111077A patent/JP3116544B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-19 US US08/047,519 patent/US5361043A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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