JPH06101671B2 - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH06101671B2 JPH06101671B2 JP1249077A JP24907789A JPH06101671B2 JP H06101671 B2 JPH06101671 B2 JP H06101671B2 JP 1249077 A JP1249077 A JP 1249077A JP 24907789 A JP24907789 A JP 24907789A JP H06101671 B2 JPH06101671 B2 JP H06101671B2
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
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- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
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- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路においてアナログ信号をディ
ジタル信号に変換する場合などに用いられる電圧比較回
路に係り、特に高利得差動増幅回路を用いて微少電圧幅
のヒステリシス特性を持たせた電圧比較回路に関する。
ジタル信号に変換する場合などに用いられる電圧比較回
路に係り、特に高利得差動増幅回路を用いて微少電圧幅
のヒステリシス特性を持たせた電圧比較回路に関する。
（従来の技術） 従来の電圧比較回路は、第８図に示すように構成されて
いる。即ち、第８図の電圧比較回路は、エミッタ同士が
共通に接続された差動対をなす入力用のNPNトランジス
タQ1およびQ2と、このトランジスタQ1およびQ2のエミッ
タ共通接続点と接地電位GNDとの間に接続された定電流
源I0と、トランジスタQ1のコレクタと電源電位Vccとの
間に接続された第１の抵抗R1と、電源電位Vccとトラン
ジスタQ2のコレクタとの間にエミッタ・コレクタ間が接
続され、ベース・コレクタ相互が接続されたPNPトラン
ジスタQ3と、このトランジスタQ3にカレントミラー接続
され、コレクタがトランジスタQ2のベースに接続された
PNPトランジスタQ4と、トランジスタQ2のベースに第２
の抵抗R2を介して基準電圧VB（閾値電圧）が入力し、ト
ランジスタQ1のベースに比較電圧Viが入力し、トランジ
スタQ1のコレクタから比較出力V0が取り出されている。
いる。即ち、第８図の電圧比較回路は、エミッタ同士が
共通に接続された差動対をなす入力用のNPNトランジス
タQ1およびQ2と、このトランジスタQ1およびQ2のエミッ
タ共通接続点と接地電位GNDとの間に接続された定電流
源I0と、トランジスタQ1のコレクタと電源電位Vccとの
間に接続された第１の抵抗R1と、電源電位Vccとトラン
ジスタQ2のコレクタとの間にエミッタ・コレクタ間が接
続され、ベース・コレクタ相互が接続されたPNPトラン
ジスタQ3と、このトランジスタQ3にカレントミラー接続
され、コレクタがトランジスタQ2のベースに接続された
PNPトランジスタQ4と、トランジスタQ2のベースに第２
の抵抗R2を介して基準電圧VB（閾値電圧）が入力し、ト
ランジスタQ1のベースに比較電圧Viが入力し、トランジ
スタQ1のコレクタから比較出力V0が取り出されている。
電圧比較回路は、差動対をなす入力用トランジスタQ1お
よびQ2のうちの基準電圧入力側のトランジスタQ2に対し
てトランジスタQ3およびQ4により正帰還をかけてヒステ
リシス特性を持たせているが、帰還の利得が１以上にな
らないと、ヒステリシス特性が得られない。帰還の利得
は、 ｑ・I0・R2/4・ｋ・Ｔ …（１） であるので、利得が１以上の条件は、 R2＞４・ｋ・T/q・I0 …（２） となる。ここで、ｋはボルツマン定数、ｑは電子の電荷
量、Ｔは絶対温度である。
よびQ2のうちの基準電圧入力側のトランジスタQ2に対し
てトランジスタQ3およびQ4により正帰還をかけてヒステ
リシス特性を持たせているが、帰還の利得が１以上にな
らないと、ヒステリシス特性が得られない。帰還の利得
は、 ｑ・I0・R2/4・ｋ・Ｔ …（１） であるので、利得が１以上の条件は、 R2＞４・ｋ・T/q・I0 …（２） となる。ここで、ｋはボルツマン定数、ｑは電子の電荷
量、Ｔは絶対温度である。
しかし、このことは、ヒステリシス量がｋ・T/qに依存
し、温度依存性を持つことになる。
し、温度依存性を持つことになる。
また、差動対をなす入力用トランジスタQ1およびQ2の入
力リニアリティは悪い（ダイナミックレンジが狭い。）
ので、R2（もしくは、R2・I0）とヒステリシス幅との相
関が取り難い。
力リニアリティは悪い（ダイナミックレンジが狭い。）
ので、R2（もしくは、R2・I0）とヒステリシス幅との相
関が取り難い。
（発明が解決しようとする課題） 上記したように従来の電圧比較回路は、入力用トランジ
スタQ1およびQ2のうちの基準電圧入力側のトランジスタ
Q2に対してトランジスタQ3およびQ4により正帰還をかけ
てヒステリシス特性を持たせているが、微少電圧幅のヒ
ステリシス特性を正確に持たせることが事実上不可能で
あるという問題がある。
スタQ1およびQ2のうちの基準電圧入力側のトランジスタ
Q2に対してトランジスタQ3およびQ4により正帰還をかけ
てヒステリシス特性を持たせているが、微少電圧幅のヒ
ステリシス特性を正確に持たせることが事実上不可能で
あるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、100mV以下（例えば数十mV）の微少電圧幅の
ヒステリシス特性を正確に持たせるように実現すること
が容易な電圧比較回路を提供することにある。
の目的は、100mV以下（例えば数十mV）の微少電圧幅の
ヒステリシス特性を正確に持たせるように実現すること
が容易な電圧比較回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の電圧比較回路は、ベースに比較電圧が入力し、
コレクタは直接または第１の抵抗を介して第１の電源電
位に接続された第１のトランジスタと、ベースに基準電
圧が入力し、コレクタは直接または第２の抵抗を介して
第１の電源電位に接続された第２のトランジスタと、エ
ミッタ同士が共通に接続されると共に互いのベース・コ
レクタ相互が交差接続された差動対をなす第３のトラン
ジスタおよび第４のトランジスタと、この第３のトラン
ジスタおよび第４のトランジスタのエミッタ共通接続点
と第２の電源電位との間に接続された第１の定電流源
と、前記第１のトランジスタおよび第２のトランジスタ
の各エミッタと上記第３のトランジスタおよび第４のト
ランジスタの各コレクタとの間にそれぞれ対応して接続
された第３の抵抗および第４の抵抗とを具備することを
特徴とする。
コレクタは直接または第１の抵抗を介して第１の電源電
位に接続された第１のトランジスタと、ベースに基準電
圧が入力し、コレクタは直接または第２の抵抗を介して
第１の電源電位に接続された第２のトランジスタと、エ
ミッタ同士が共通に接続されると共に互いのベース・コ
レクタ相互が交差接続された差動対をなす第３のトラン
ジスタおよび第４のトランジスタと、この第３のトラン
ジスタおよび第４のトランジスタのエミッタ共通接続点
と第２の電源電位との間に接続された第１の定電流源
と、前記第１のトランジスタおよび第２のトランジスタ
の各エミッタと上記第３のトランジスタおよび第４のト
ランジスタの各コレクタとの間にそれぞれ対応して接続
された第３の抵抗および第４の抵抗とを具備することを
特徴とする。
（作用） 第１のトランジスタ乃至第４のトランジスタからなる高
利得差動増幅回路に対して、入力用トランジスタの各エ
ミッタと差動対トランジスタの各コレクタとの間にそれ
ぞれ抵抗が挿入されることにより、差動入力が負側から
高くなってきた場合と正側から低くなってきた場合とで
は異なるポイントで正帰還がかかり、ヒステリシス特性
を持つようになる。従って、使用素子数を殆んど増やす
ことなく、かつ、100mV以下（例えば数十mV）の微少電
圧幅のヒステリシス特性をｋ・T/q（ｋはボルツマン定
数、Ｔは絶対温度、ｑは電子の電荷量）に依存しないで
正確に持たせるように実現することが容易になる。
利得差動増幅回路に対して、入力用トランジスタの各エ
ミッタと差動対トランジスタの各コレクタとの間にそれ
ぞれ抵抗が挿入されることにより、差動入力が負側から
高くなってきた場合と正側から低くなってきた場合とで
は異なるポイントで正帰還がかかり、ヒステリシス特性
を持つようになる。従って、使用素子数を殆んど増やす
ことなく、かつ、100mV以下（例えば数十mV）の微少電
圧幅のヒステリシス特性をｋ・T/q（ｋはボルツマン定
数、Ｔは絶対温度、ｑは電子の電荷量）に依存しないで
正確に持たせるように実現することが容易になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、半導体集積回路に形成された電圧比較回路を
示している。即ち、Q1およびQ2は入力用のNPNトランジ
スタであり、トランジスタQ1のベースに比較電圧Viが入
力し、トランジスタQ2のベースに基準電圧VB（閾値電
圧）が入力する。上記トランジスタQ1のコレクタは第１
の電源電位（本例ではVcc電位）に接続されており、上
記トランジスタQ2のコレクタとVcc電位との間には第２
の抵抗R2が接続されている。Q3およびQ4はエミッタ同士
が共通に接続されると共に互いのベース・コレクタ相互
が交差接続された差動対をなすNPNトランジスタであ
り、このトランジスタQ3およびQ4のエミッタ共通接続点
と第２の電源電位（本例では接地電位GND）との間に第
１の定電流源I0が接続されている。そして、前記トラン
ジスタQ1およびQ2の各エミッタは対応して第３の抵抗R3
および第４の抵抗R4を介して上記トランジスタQ3および
Q4の各コレクタに接続されている。なお、前記トランジ
スタQ2のコレクタから比較出力V0が取り出されている。
示している。即ち、Q1およびQ2は入力用のNPNトランジ
スタであり、トランジスタQ1のベースに比較電圧Viが入
力し、トランジスタQ2のベースに基準電圧VB（閾値電
圧）が入力する。上記トランジスタQ1のコレクタは第１
の電源電位（本例ではVcc電位）に接続されており、上
記トランジスタQ2のコレクタとVcc電位との間には第２
の抵抗R2が接続されている。Q3およびQ4はエミッタ同士
が共通に接続されると共に互いのベース・コレクタ相互
が交差接続された差動対をなすNPNトランジスタであ
り、このトランジスタQ3およびQ4のエミッタ共通接続点
と第２の電源電位（本例では接地電位GND）との間に第
１の定電流源I0が接続されている。そして、前記トラン
ジスタQ1およびQ2の各エミッタは対応して第３の抵抗R3
および第４の抵抗R4を介して上記トランジスタQ3および
Q4の各コレクタに接続されている。なお、前記トランジ
スタQ2のコレクタから比較出力V0が取り出されている。
次に、上記電圧比較回路の動作を第２図を参照しながら
説明する。トランジスタQ1〜Q4は、よく知られているよ
うに、理論的には利得が無限大の高利得差動増幅回路を
形成している。この高利得差動増幅回路に対して、図示
のように、トランジスタQ1およびQ2の各エミッタとトラ
ンジスタQ3およびQ4の各コレクタとの間に各対応して第
３の抵抗R3および第４の抵抗R4が挿入されることによ
り、入出力特性は第２図に示すようになる。
説明する。トランジスタQ1〜Q4は、よく知られているよ
うに、理論的には利得が無限大の高利得差動増幅回路を
形成している。この高利得差動増幅回路に対して、図示
のように、トランジスタQ1およびQ2の各エミッタとトラ
ンジスタQ3およびQ4の各コレクタとの間に各対応して第
３の抵抗R3および第４の抵抗R4が挿入されることによ
り、入出力特性は第２図に示すようになる。
即ち、トランジスタQ1およびQ2にそれぞれ流れる電流を
I1、I2とすると、Vi》VBの場合にはI2＝I0になる。しか
し、電流I2の入出力特性は、 I2＝｛I0・R3/（R3＋R4）｝ ＋｛（VB-Vi）／（R3＋R4）｝ …（３） となり、第３図に示すようになる。
I1、I2とすると、Vi》VBの場合にはI2＝I0になる。しか
し、電流I2の入出力特性は、 I2＝｛I0・R3/（R3＋R4）｝ ＋｛（VB-Vi）／（R3＋R4）｝ …（３） となり、第３図に示すようになる。
第３図から分るように、（Vi-VB）が負側から高くなっ
てきた場合には、R3・I0のポイントで負性抵抗（正帰還
の利得が１以上）を示し、（Vi-VB）が正側から低くな
ってきた場合には、−R4・I0のポイントで負性抵抗部に
入る。従って、上記したそれぞれのポイントで正帰還が
かかり、I2／I0が０→１、あるいは、１→０と急激に変
化し、ヒステリシス特性を持つようになる。
てきた場合には、R3・I0のポイントで負性抵抗（正帰還
の利得が１以上）を示し、（Vi-VB）が正側から低くな
ってきた場合には、−R4・I0のポイントで負性抵抗部に
入る。従って、上記したそれぞれのポイントで正帰還が
かかり、I2／I0が０→１、あるいは、１→０と急激に変
化し、ヒステリシス特性を持つようになる。
従って、上記実施例の電圧比較回路によれば、使用素子
数を殆んど増やすことなく、かつ、100mV以下（例えば
数十mV）の微少電圧幅のヒステリシス特性をk.T/q・IO
（ｋはボルツマン定数）、Ｔは絶対温度,qは電子の電荷
量）に依存しないで正確に持たせるように実現すること
が容易になる。
数を殆んど増やすことなく、かつ、100mV以下（例えば
数十mV）の微少電圧幅のヒステリシス特性をk.T/q・IO
（ｋはボルツマン定数）、Ｔは絶対温度,qは電子の電荷
量）に依存しないで正確に持たせるように実現すること
が容易になる。
第４図（ａ）および（ｂ）は、それぞれ第１図の電圧比
較回路の変形例を示している。即ち、第４図（ａ）の電
圧比較回路は、第１図の電圧比較回路に対して、第２の
抵抗R2を省略し、トランジスタQ1のコレクタとVcc電位
との間に第１の抵抗R1を挿入し、トランジスタQ1のコレ
クタから比較出力V0を取り出すようにしたものである。
また、第４図（ｂ）の電圧比較回路は、第１図の電圧比
較回路に対して、トランジスタQ1のコレクタとVcc電位
との間にも第１の抵抗R1を付加挿入したものである。こ
の場合、比較出力V0は、トランジスタQ2のコレクタ、ト
ランジスタQ1のコレクタのどちらから取り出すようにし
てもよい。
較回路の変形例を示している。即ち、第４図（ａ）の電
圧比較回路は、第１図の電圧比較回路に対して、第２の
抵抗R2を省略し、トランジスタQ1のコレクタとVcc電位
との間に第１の抵抗R1を挿入し、トランジスタQ1のコレ
クタから比較出力V0を取り出すようにしたものである。
また、第４図（ｂ）の電圧比較回路は、第１図の電圧比
較回路に対して、トランジスタQ1のコレクタとVcc電位
との間にも第１の抵抗R1を付加挿入したものである。こ
の場合、比較出力V0は、トランジスタQ2のコレクタ、ト
ランジスタQ1のコレクタのどちらから取り出すようにし
てもよい。
この第４図（ａ）および（ｂ）の電圧比較回路でも、第
１図の電圧比較回路と同様の動作が行われ、同様の効果
が得られる。
１図の電圧比較回路と同様の動作が行われ、同様の効果
が得られる。
第５図は、本発明の電圧比較回路の他の実施例を示して
おり、第１図の電圧比較回路と比べて、トランジスタQ3
のベースとトランジスタQ4のコレクタとの間、およびト
ランジスタQ4のベースとトランジスタQ3のコレクタとの
間の接続が変更され、NPNトランジスタQ5およびQ6、抵
抗R5およびR6、定電流源I5およびI6が付加されている点
が異なり、その他は同じであるので第１図中と同一符号
を付している。トランジスタQ5は、コレクタがVcc電位
に接続され、ベースがトランジスタQ3のコレクタに接続
され、エミッタは第５の抵抗R5および第２の定電流源I5
を直列に介してGNDに接続されており、この第５の抵抗R
5および第２の定電流源I5の相互接続点がトランジスタQ
4のベースに接続されている。また、トランジスタQ6
は、コレクタがVcc電位に接続され、ベースがトランジ
スタQ4のコレクタに接続され、エミッタは第６の抵抗R6
および第３の定電流源I6を直列に介してGNDに接続され
ており、この第５の抵抗R5および第３の定電流源I6の相
互接続点がトランジスタQ3のベースに接続されている。
なお、第２の定電流源I5および第３の定電流源I6の電流
は等しい。
おり、第１図の電圧比較回路と比べて、トランジスタQ3
のベースとトランジスタQ4のコレクタとの間、およびト
ランジスタQ4のベースとトランジスタQ3のコレクタとの
間の接続が変更され、NPNトランジスタQ5およびQ6、抵
抗R5およびR6、定電流源I5およびI6が付加されている点
が異なり、その他は同じであるので第１図中と同一符号
を付している。トランジスタQ5は、コレクタがVcc電位
に接続され、ベースがトランジスタQ3のコレクタに接続
され、エミッタは第５の抵抗R5および第２の定電流源I5
を直列に介してGNDに接続されており、この第５の抵抗R
5および第２の定電流源I5の相互接続点がトランジスタQ
4のベースに接続されている。また、トランジスタQ6
は、コレクタがVcc電位に接続され、ベースがトランジ
スタQ4のコレクタに接続され、エミッタは第６の抵抗R6
および第３の定電流源I6を直列に介してGNDに接続され
ており、この第５の抵抗R5および第３の定電流源I6の相
互接続点がトランジスタQ3のベースに接続されている。
なお、第２の定電流源I5および第３の定電流源I6の電流
は等しい。
記第５図の電圧比較回路においては、第１図の電圧比較
回路と同様の効果が得られるほか、トランジスタQ5およ
び抵抗R5、トランジスタQ6および抵抗R6によりトランジ
スタQ4およびQ3のベース入力レベルをシフトしているの
で、トランジスタQ3およびQ4が飽和領域に入り難くな
り、入力ダイナミックレンジが拡大されている。
回路と同様の効果が得られるほか、トランジスタQ5およ
び抵抗R5、トランジスタQ6および抵抗R6によりトランジ
スタQ4およびQ3のベース入力レベルをシフトしているの
で、トランジスタQ3およびQ4が飽和領域に入り難くな
り、入力ダイナミックレンジが拡大されている。
第６図は、本発明の電圧比較回路のさらに他の実施例を
示しており、第５図の電圧比較回路と比べて、入力用ト
ランジスタQ1およびQ2に各対応してNPNトランジスタQ7
およびQ8がダーリントン接続されると共に、トランジス
タQ3およびQ4に各対応してNPNトランジスタQ9およびQ10
がダーリントン接続され、抵抗R5およびR6が省略されて
いる点が異なり、その他は同じであるので第５図中と同
一符号を付している。
示しており、第５図の電圧比較回路と比べて、入力用ト
ランジスタQ1およびQ2に各対応してNPNトランジスタQ7
およびQ8がダーリントン接続されると共に、トランジス
タQ3およびQ4に各対応してNPNトランジスタQ9およびQ10
がダーリントン接続され、抵抗R5およびR6が省略されて
いる点が異なり、その他は同じであるので第５図中と同
一符号を付している。
第６図の電圧比較回路においては、第５図の電圧比較回
路と同様の効果が得られるほか、ダーリントン構成によ
り入力インピーダンスが高くなり、高インピーダンスの
出力に直接接続できるようになる。
路と同様の効果が得られるほか、ダーリントン構成によ
り入力インピーダンスが高くなり、高インピーダンスの
出力に直接接続できるようになる。
なお、第６図中では、トランジスタQ9およびQ10の各コ
レクタがVcc電位に接続されているが、第７図に示すよ
うに、トランジスタQ9のコレクタをトランジスタQ3のコ
レクタに接続し、トランジスタQ10のコレクタをトラン
ジスタQ4のコレクタに接続してもよい。
レクタがVcc電位に接続されているが、第７図に示すよ
うに、トランジスタQ9のコレクタをトランジスタQ3のコ
レクタに接続し、トランジスタQ10のコレクタをトラン
ジスタQ4のコレクタに接続してもよい。
また、第５図乃至第７図の電圧比較回路に対しても、第
４図（ａ）および（ｂ）に示したように、比較出力V0の
取り出し位置を変更してもよい。
４図（ａ）および（ｂ）に示したように、比較出力V0の
取り出し位置を変更してもよい。
また、上記各実施例では、NPNトランジスタを用いてい
るが、Vcc電位側とGND側とを逆にすると共にPNPトラン
ジスタを用いた場合でも実現可能である。
るが、Vcc電位側とGND側とを逆にすると共にPNPトラン
ジスタを用いた場合でも実現可能である。
［発明の効果］ 上述したように本発明の電圧比較回路によれば、使用素
子数を殆んど増やすことなく、かつ、100mV以下（例え
ば数十mV）の微少電圧幅のヒステリシス特性をｋ・T/q
（ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷
量）に依存しないで正確に持たせるように実現すること
が容易になる。従って、本発明の電圧比較回路を使用す
れば、アナログ信号をディジタル信号に変換する場合の
入力ノイズ対策などに極めて有効である。
子数を殆んど増やすことなく、かつ、100mV以下（例え
ば数十mV）の微少電圧幅のヒステリシス特性をｋ・T/q
（ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷
量）に依存しないで正確に持たせるように実現すること
が容易になる。従って、本発明の電圧比較回路を使用す
れば、アナログ信号をディジタル信号に変換する場合の
入力ノイズ対策などに極めて有効である。
第１図は本発明の電圧比較回路の一実施例を示す回路
図、第２図は第１図の回路の動作を説明する特性図、第
３図は第１図の回路における入力電圧Viとトランジスタ
Q2に流れる電流I2との入出力特性を示す図、第４図は第
１図の電圧比較回路の変形例を示す回路図、第５図およ
び第６図はそれぞれ本発明の電圧比較回路の他の実施例
を示す回路図、第７図は第６図の電圧比較回路の変形例
を示す回路図、第８図は従来の電圧比較回路を示す回路
図である。 Q1〜Q10……第１〜第10のトランジスタ、R1〜R6……第
１〜第６の抵抗、I0……第１の定電流源、I5……第２の
定電流源、I6……第３の定電流源。
図、第２図は第１図の回路の動作を説明する特性図、第
３図は第１図の回路における入力電圧Viとトランジスタ
Q2に流れる電流I2との入出力特性を示す図、第４図は第
１図の電圧比較回路の変形例を示す回路図、第５図およ
び第６図はそれぞれ本発明の電圧比較回路の他の実施例
を示す回路図、第７図は第６図の電圧比較回路の変形例
を示す回路図、第８図は従来の電圧比較回路を示す回路
図である。 Q1〜Q10……第１〜第10のトランジスタ、R1〜R6……第
１〜第６の抵抗、I0……第１の定電流源、I5……第２の
定電流源、I6……第３の定電流源。
Claims (3)
- 【請求項１】ベースに比較電圧が入力し、コレクタは直
接または第１の抵抗を介して第１の電源電位に接続され
た第１のトランジスタと、 ベースに基準電圧が入力し、コレクタは直接または第２
の抵抗を介して第１の電源電位に接続された第２のトラ
ンジスタと、 エミッタ同士が共通に接続された差動対をなす第３のト
ランジスタおよび第４のトランジスタと、 この第３のトランジスタおよび第４のトランジスタのエ
ミッタ共通接続点と第２の電源電位との間に接続された
第１の定電流源と、 前記第１のトランジスタおよび第２のトランジスタの各
エミッタと前記第３のトランジスタおよび第４のトラン
ジスタの各コレクタとの間にそれぞれ対応して接続され
た第３の抵抗および第４の抵抗と、 コレクタが前記第１の電源電位に接続され、ベースが前
記第３のトランジスタのコレクタに接続された第５のト
ランジスタと、 この第５のトランジスタのエミッタと前記第２の電源電
位との間に直列に接続され、相互の接続点が前記第４の
トランジスタのベースに接続された第５の抵抗および第
２の定電流源と、 コレクタが前記第１の電源電位に接続され、ベースが前
記第４のトランジスタのコレクタに接続された第６のト
ランジスタと、 この第６のトランジスタのエミッタと前記第２の電源電
位との間に直列に接続され、相互の接続点が前記第３の
トランジスタのベースに接続された第６の抵抗および第
３の定電流源と を具備することを特徴とする電圧比較回路。 - 【請求項２】コレクタが直接または第１の抵抗を介して
第１の電源電位に接続された第１のトランジスタと、 コレクタが直接または第２の抵抗を介して第１の電源電
位に接続された第２のトランジスタと、 エミッタ同士が共通に接続された差動対をなす第３のト
ランジスタおよび第４のトランジスタと、 この第３のトランジスタおよび第４のトランジスタのエ
ミッタ共通接続点と第２の電源電位との間に接続された
第１の定電流源と、 前記第１のトランジスタおよび第２のトランジスタの各
エミッタと前記第３のトランジスタおよび第４のトラン
ジスタの各コレクタとの間にそれぞれ対応して接続され
た第３の抵抗および第４の抵抗と、 コレクタが前記第１の電源電位に接続され、ベースが前
記第３のトランジスタのコレクタに接続された第５のト
ランジスタと、 この第５のトランジスタのエミッタと前記第２の電源電
位との間に接続された第２の定電流源と、 コレクタが前記第１の電源電位に接続され、ベースが前
記第４のトランジスタのコレクタに接続された第６のト
ランジスタと、 この第６のトランジスタのエミッタと前記第２の電源電
位との間に接続された第３の定電流源と ベースに比較電圧が入力し、前記第１のトランジスタに
ダーリントン接続された第７のトランジスタと、 ベースに基準電圧が入力し、前記第２のトランジスタに
ダーリントン接続された第８のトランジスタと、 前記第６のトランジスタと前記第３の定電流源との相互
接続点にベースが接続され、前記第３のトランジスタに
ダーリントン接続された第９のトランジスタと、 前記第５のトランジスタと前記第２の定電流源との相互
接続点にベースが接続され、前記第４のトランジスタに
ダーリントン接続された第10のトランジスタと を具備することを特徴とする電圧比較回路。 - 【請求項３】前記電圧比較回路の比較出力は、前記第１
のトランジスタのコレクタおよび前記第２のトランジス
タのコレクタの少なくとも一方から取り出されることを
特徴とする請求項１または２に記載の電圧比較回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249077A JPH06101671B2 (ja) | 1989-09-27 | 1989-09-27 | 電圧比較回路 |
| US07/586,987 US5079443A (en) | 1989-09-27 | 1990-09-24 | Voltage comparator circuit having hysteresis characteristics of narrow range of voltage |
| KR1019900015375A KR910007288A (ko) | 1989-09-27 | 1990-09-27 | 전압비교회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249077A JPH06101671B2 (ja) | 1989-09-27 | 1989-09-27 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03112214A JPH03112214A (ja) | 1991-05-13 |
| JPH06101671B2 true JPH06101671B2 (ja) | 1994-12-12 |
Family
ID=17187662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249077A Expired - Lifetime JPH06101671B2 (ja) | 1989-09-27 | 1989-09-27 | 電圧比較回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5079443A (ja) |
| JP (1) | JPH06101671B2 (ja) |
| KR (1) | KR910007288A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3470818B2 (ja) * | 1992-04-30 | 2003-11-25 | アジレント・テクノロジーズ・インク | プログラム可能な充電電流と極性を有する単位利得正帰還積分器 |
| US5852637A (en) * | 1995-12-07 | 1998-12-22 | Northern Telecom Limited | Serial multi-GB/s data receiver |
| JP4045959B2 (ja) * | 2003-01-20 | 2008-02-13 | 日本電気株式会社 | 利得可変電圧・電流変換回路とこれを用いたフィルタ回路 |
| EP1844548A2 (en) * | 2005-01-28 | 2007-10-17 | Koninklijke Philips Electronics N.V. | Device comprising a latch |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58138111A (ja) * | 1982-02-12 | 1983-08-16 | Toshiba Corp | 差動検出回路 |
| JPS59132223A (ja) * | 1983-01-18 | 1984-07-30 | Toshiba Corp | ヒステリシスアンプ |
| JPS63136712A (ja) * | 1986-11-28 | 1988-06-08 | Toshiba Corp | 差動比較回路 |
-
1989
- 1989-09-27 JP JP1249077A patent/JPH06101671B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-24 US US07/586,987 patent/US5079443A/en not_active Expired - Lifetime
- 1990-09-27 KR KR1019900015375A patent/KR910007288A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03112214A (ja) | 1991-05-13 |
| US5079443A (en) | 1992-01-07 |
| KR910007288A (ko) | 1991-04-30 |
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