JPH10512103A - 半導体抵抗装置 - Google Patents

Abstract

(57)【要約】 集積回路の小型化につれ、抵抗値を一層高くする要求が高まっている。通常の拡散抵抗又は多結晶抵抗では、抵抗値の増大が表面積の増大をも意味する。更に、このような抵抗はドーピング濃度に著しく依存するとともに温度変化に著しく感応する。本発明による抵抗は、予期する動作範囲で電荷キリャアの速度飽和が生じる電界を印加するように選択した長さ及びドーピング濃度の抵抗領域を有する。接続領域は整流接合（２１，２２）を介して抵抗領域に接続されている。特定の実施例では、これらの整流接合をｐｎ接合を以って構成し、抵抗が例えばｎｐｎの形態をなすようにする。更に、寸法は、前記の動作範囲内で、ｎ型接続領域（１９，２０）間の突抜け現象により電子がｐ型抵抗領域内に注入されて飽和速度でこの抵抗領域を横切るように選択されている。電流を生じる電荷キャリアは抵抗材料の導電型と逆の導電型をしている為、抵抗値が低電圧で極めて低くなることが防止される。

Description

【発明の詳細な説明】 半導体抵抗装置 本発明は、比較的低い固有抵抗の２つの接続領域間に比較的高い固有抵抗の抵 抗領域を有する電気抵抗の形態の回路素子が設けられた半導体本体を具える半導 体装置であって、前記接続領域間の相互間隔は、動作中電荷キャリアの速度飽和 が抵抗領域内で生じる程度に短くなっている当該半導体装置に関するものである 。 このような装置は、例えばS.M.Sze氏著の本“Physics of Semiconductor Devi ces”第２版（John Wiley & Sons 社発行）の第３５２〜３５４頁に記載されて おり既知である。 高抵抗値の小型の抵抗素子に対する要求は、トランジスタのような他の素子の 寸法がますます減少される結果として集積回路の製造においてますます高まって いる。例えば、トランジスタ、従って増幅器を流れる電流はエミッタを共有した 差動増幅器においてますます小さくなってきており、従って同じ増幅度を得るた めには負荷抵抗値を対応して大きくする必要がある。しかし、通常の抵抗素子で は、抵抗値の増大は、寸法をますます小さくしようとする努力に矛盾して抵抗素 子が占めるスペースを増大することを意味する。更に、このスペース占有の増大 には寄生容量の増大を伴い、この寄生容量の増大が回路の周波数特性に悪影響を 及ぼす。 更に、抵抗の温度感応性をできるだけ小さくすることが重要である。ドーピン グされた領域又はドーピングされた多結晶シリコン（ポリ）の層を有している集 積回路の通常の抵抗ではこの温度感応性が可成り大きく、抵抗値は温度上昇に応 じて可成り大きく上昇し、この抵抗値の上昇により回路の種々の特性を変化させ る。更に、熱の影響により集積回路全体に亘って温度勾配を生ぜしめ、例えば負 荷抵抗値が基本的に同じとなるように設計した前述した差動増幅器の場合におけ るように種々の抵抗値間の比が妨害を受ける。 製造処理の終了時に得られる抵抗の値を回路の設計に当たって予め規定した値 にできくだけ正確に一致させることも多くの分野にとって重要である。従来の抵 抗素子を用いると、抵抗値は、現在の進歩した製造技術によって一般に良好に制 御しうる寸法、すなわちパラメータのみに依存するものではなく、著しく大きな 広がりのある正味のドーピング濃度のような量にも依存する。前記の本の第３５ ３頁にはＦｉｇ．３２を参照して抵抗素子が説明されており、この場合、抵抗領 域における高電界での電荷キャリアのドリフト速度の飽和を用いている。半導体 装置は、比較的少量にドーピングされたｎ型抵抗領域が表面に設けられたｐ型半 導体本体を具えており、この抵抗領域の各々の側には多量にドーピングされたｎ 型接続領域が設けられている。この抵抗の両端間の電圧が充分に高くなると、抵 抗の半導体材料中で速度飽和が生じる。電圧が更に増大しても、電流はほんのわ ずかしか上昇せず、高い（微分）抵抗値を得ることができる。この場合、飽和範 囲で得られる抵抗値は実質上ドーピング濃度に依存せず、従来の抵抗の場合より も温度に依存しない。この例の抵抗は低電圧では従来の拡散抵抗として機能し、 ドーピング濃度によって決定される比較的低い抵抗値を有し、従ってこの抵抗は この範囲では前述した欠点を有する。例えば消費電力を低くする点で、低電圧に おいても高い抵抗値がしばしば要求される。 本発明の目的は、特に、少なくともある動作範囲内で電荷キャリアの速度飽和 により決定される抵抗値を有し、低電圧で高い抵抗値を有する抵抗素子を具える 頭書に記載した種類の半導体装置を提供せんとするにある。 この目的のために、本発明半導体装置において、前記抵抗領域は、前記接続領 域の各々とで整流接合を形成する比較的低いドーピング濃度とした第１導電型と なっており、前記接続領域間に電圧を印加すると、前記接続領域間の前記相互間 隔及び前記抵抗領域の前記ドーピング濃度で前記整流接合間に生じる突抜け現象 により前記整流接合の一方が電荷キャリアを前記抵抗領域内に注入するようにな っていることを特徴とする。接続領域間に低電圧が印加されると、突抜け現象が 生じない為、これら接続領域間にはわずかな電流しか流れない。従って、このよ うな電圧では抵抗素子の抵抗値は極めて高くなる。電圧を上昇させると、空乏領 域が抵抗領域内に更に広がり、整流整合が逆方向バイアスされ、従って突抜け現 象がある電圧で生じうる。抵抗領域に充分強い電界を与えると、適切な電荷キャ リアが前述した第１接続領域に向けて飽和速度で流れる。好適例は、接続領域間 の相互間隔は、接続領域間の電圧を整流接合間に突抜け現象が生じるのと同じ電 圧にして抵抗領域中の注入電荷キャリアの速度飽和が生じるように選択されてい ることを特徴とする。突抜け現象が実際に０Ｖに等しい電圧で既に生じる為に抵 抗を飽和領域で極めて低い電圧でも用いることができる利点を有する他の例は、 接続領域間の相互間隔は、整流接合の拡散電位が抵抗領域をそのほぼ全長に亘っ て空乏化するのに充分となるように選択されていることを特徴とする。 本発明の上述した及びその他の特徴を数個の実施例につき詳細に説明する。図 中、 図１は、本発明によりコレクタ直列抵抗を設けたトランジスタを示す線図であ り、 図２は、このようなトランジスタ及び抵抗を有する集積回路の断面図であり、 図３は、抵抗値Ｒを接続領域間の相互間隔ｗの種々の値に対し印加電圧Ｖの関 数としてプロットしており、 図４は、抵抗値Ｒをエピタキシャル層のドーピング濃度の種々の値に対し印加 電圧Ｖの関数としてプロットしており、 図５は、図２の実施例の変形例を示し、 図６は、図２の実施例の他の実施例を示す断面図であり、 図７は、本発明による装置の更に他の実施例を示す断面図である。 図１はトランジスタＴとコレクタ通路中の直列抵抗Ｒとの回路図を示す。これ らトランジスタ及び抵抗は、図面に一方の分岐のみを示している差動増幅器の一 部を構成でき、抵抗Ｒはコレクタ負荷抵抗を構成し、その一端がトランジスタの コレクタ及び出力端子２に接続され、他端が端子１に接続され、この端子１に電 圧、例えば電源電圧を印加しうる。ベースは、増幅すべき入力信号を供給しうる 入力端子３に接続されている。エミッタは接続端子４に接続されており、この端 子４には低基準電圧、例えば大地電位を供給しうる。図２は、図１に示すトラン ジスタＴ及び抵抗Ｒを有する集積回路の一部の断面図を示す。半導体装置は半導 体本体１０を有し、この半導体本体はこの場合シリコンを以って構成するも、他 の適切な半導体材料を以って構成することもできること明らかである。半導体本 体１０は、集積回路にとって一般的な厚さ及びドーピング濃度を有するｐ型基板 １１を具える。基板１１の表面には、例えば３．０μｍの厚さ及び例えば１０¹⁴ 原子／ｃｍ³のドーピング濃度を有するｐ型エピタキシャル層１２が設けられて いる。このエピタキシャル層１２は、例えば半導体本体中まで入り込んだ酸化物 より成る絶縁領域１３により多数の島に細分されており、これら島のうち２つの みを図２に示してある。左側の島は主としてトランジスタＴを収容するのに用い られ、右側の島は抵抗Ｒを収容するのに用いられる。トランジスタは通常の構成 をしている。トランジスタのコレクタは、基板とエピタキシャル層との間の境界 面の領域にそれ自体既知の技術により設けられているｎ型埋込領域１４を以って 構成されている。この埋込コレクタは左側の島の下側のみに存在するばかりでは なく、２つの島間の深い酸化物１３の下側を通って右側の島の下側まで延在し、 この個所ではコレクタが深いｎ型接点領域１５により端子２に接続されている。 ベースはエピタキシャル層中に設けられたｐ型ドープ領域１６を有し、端子３に 接続されている。エミッタはｎ型表面領域１７を以って構成され、この領域１７ がエミッタ接続端子４に接続されている。エミッタ領域１７の厚さはほぼ０．１ μｍである。 右側の島に設けられた抵抗Ｒは、表面に隣接するエピタキシャル層１２の一部 分内に位置する比較的高オーム抵抗の抵抗領域１８を有する。この抵抗領域の長 さを“ｗ”で示してある。この抵抗領域はその両側で、比較的低い固有抵抗の接 続領域１９，２０によりそれぞれ画成され、これら接続領域は端子１，２にそれ ぞれ導電的に接続されている。接続領域１９及び２０間の相互間隔ｗは、移動電 荷キャリアの速度飽和が行なわれる値の電界を抵抗領域１８内に形成しうる程度 に短くする。この電界の値はシリコンの場合約１０ｋＶ／ｃｍである（前記の本 の第３５２頁：３０ｋＶ／ｃｍを参照）。前述したように、このような抵抗には 、高い抵抗値を比較的小さな領域で実現しうるという利点がある。更に、バック グラウンドのドーピング濃度及び温度に対する依存性は比較的小さい為、このよ うな抵抗を比較的高精度に実現することができる。 本発明によれば、抵抗領域１８は第１導電型とし、接続領域１９，２０とそれ ぞれ整流接合２１，２２を形成する。本例では、接続領域１９及び２０を、エピ タキシャル層１２内に設けられた多量にドーピングされたｎ型表面領域を以って 、好適にはエミッタ１７と同時に形成し、抵抗領域１８はｐ型としエピタキシャ ル層１２の表面領域を以って構成する。他の例では、整流接合の少なくとも１つ を金属−半導体接合（ショットキー接触）を以って構成しうる。電流を抵抗に流 しうるようにするためには、抵抗領域１８における相互間隔ｗ及びドーピング濃 度を、端子１及び２間に電圧を印加した際にｐｎ接合間の領域が空乏化されてｐ ｎ接合間に突抜け現象が生じるように設定する。 この突抜け現象を生じる電圧は大部分がｐｎ接合２１及び２２間の相互間隔ｗ によって決定される。ｗの値は大きくともほぼ１μｍに選択して、半導体装置が 低電圧でも動作しうるようにするのが好ましい。 飽和範囲内での微分抵抗値に対しては以下の式で満足される。 Ｒ＝ｗ²／２ε_sｖ_dＡ ここに、ε_s，ｖ_d及びＡはそれぞれシリコンの誘電率、飽和ドリフト速度及び 断面の表面積である（例えば前記の本の第３５３頁参照）。表面積Ａは領域１９ 及び２０の幅とこれら領域間の空間電荷領域の厚さとにより規定され、この空間 電荷領域の厚さはドーピング濃度と特に領域１９及び２０の深さとにより決定さ れる。図２では簡単の為に領域１８の厚さを領域１９及び２０の深さに等しく示 してあるが、実際には空間電荷領域は図面に示すよりもわずかに肉厚となる。実 際例では、エミッタ１７の厚さ、従って領域１９及び２０の厚さは約０．１μｍ とした。抵抗Ｒの幅、すなわち図面の平面に対し垂直な方向の寸法は０．１μｍ とした。 図３には抵抗Ｒをパラメータｗの３つの異なる値に対して電圧Ｖの関数として プロットした。例Ａでは、接続領域１９及び２０間の相互間隔ｗをほぼ０．８μ ｍとした。この場合、突抜け現象を生じる電圧は約１Ｖであった。この電圧以下 では抵抗値は主として漏れ抵抗により決定され、従って比較的高くなる。曲線Ｂ 及びＣはそれぞれｗ＝０．４μｍ及びｗ＝０．２μｍに対する抵抗値Ｒを示す。 これらの双方の状態では突抜け現象が極めて低い電圧、すなわち１Ｖよりも著し く低い電圧で生じる。上述した３つの状態での抵抗値Ｒは、抵抗領域と接続領域 とを同じ導電型とし低電圧でオーミック抵抗性の導通が得られる速度飽和効果に 基づく既知の抵抗と相違して低電圧で比較的高くなる。 図４は、抵抗値Ｒをエピタキシャル層１２におけるドーピング濃度の種々の値 に対し電圧Ｖの関数として示している。相互間隔ｗは３つのすべての場合におい て０．４μｍとしている。曲線Ｄは図３における曲線Ｂに相当し、約１・１０¹⁴ 原子／ｃｍ³のドーピング濃度に対する抵抗値Ｒを示す。曲線Ｅは約３・１０¹⁵ 原子／ｃｍ³のドーピング濃度に対する抵抗値Ｒを示し、曲線Ｆは１・１０¹⁶原 子／ｃｍ³のドーピング濃度に対する抵抗値Ｒを示す。この図４のグラフから明 らかなように、抵抗値Ｒは高電圧ではエピタキシャル層中のバックグラウンドの ドーピング濃度に実質的に依存しない。突抜け現象を生じる電圧はドーピング濃 度が高くなるにつれて増大し、抵抗値は低電圧においてエピタキシャル層中のド ーピング濃度の増大に応じて増大する。 エピタキシャル層１２は本例ではｐ型である。動作中ｎ型領域１９に正電圧が 印加される為、ｐｎ接合２１は逆方向バイアスされ、突抜け現象を介してｐｎ接 合２２を順方向バイアスする。抵抗が形成されている島は電気的に浮動した電位 にすることができる。所望に応じこの島をコレクタに導電的に接続することもで きる。 図５は、主としてエピタキシャル層１２をコレクタ１４と同一の導電型、すな わちｎ型とした点で図２の実施例と相違する変形例を示す。抵抗領域１８もｎ型 であり、接続領域１９及び２０はｐ型であり抵抗領域１８とｐｎ接合２１及び２ ２を形成している。抵抗Ｒは酸化物領域１３により横方向でコレクタ１４，１５ から分離した分離島内に形成されている。この島は浮動状態にするか或いは所望 に応じ接続領域１９に導電的に接続することができる。接続領域２０は配線２３ によりコレクタ接点領域１５及び端子２に接続されている。ｐｎ接合２２は動作 中逆方向バイアスされ、空乏領域がこのｐｎ接合から抵抗領域１８を通ってｐｎ 接合２１まで延在し、従って後者のｐｎ接合２１を突抜け現象状態に順方向バイ アスする。 図６は他の変形例を示し、この場合もｎ型のエピタキシャル層を用いるも、抵 抗はコレクタ接点領域１５と同じ島内に設けられている。抵抗領域１８はｐ型表 面領域２４の表面部分を以って構成され、この表面部分にｎ型接続領域１９及び ２０が設けられている。接続領域１９は正電源電圧が印加される接続端子１に接 続されている。接続領域２０はトランジスタのコレクタ及び接続端子２に導電的 に接続されている。この接続は配線２５により線図的に示しているが、この接続 は領域２０をｐ型領域２４の縁部を越えて延在させることにより得ることもでき ること明らかである。領域２４は浮動にするかあるいは接続領域２０に導電的に 接続することもできる。動作中、逆方向バイアスされたｐｎ接合２１がｐｎ接合 ２２を突抜け現象により順方向バイアス状態にする。 これまで述べた例では、電流が抵抗Ｒを横方向で流れ、相互間隔ｗは２つの表 面領域間の距離によって決定される。図７は垂直抵抗の一実施例を示す。本例の 半導体本体１０はｐ型のエピタキシャル層を有し、図２の例と同じ構成となって いる。抵抗Ｒのｎ型接続領域は図２と同様にエピタキシャル層中に設けたｎ型表 面領域を以って構成され、接続端子１に接続されている。抵抗の他の接続領域は ｎ型埋込領域２０を以って構成され、この埋込領域がｐ型エピタキシャル層１２ とｐｎ接合２２を形成している。この領域２０は更にコレクタ１４とで共通の埋 込層を構成し、ｎ型コレクタ接点領域１５を経て接続端子２に導電的に接続され ている。埋込領域２０は領域１９の下方に延在しており、この領域１９と相俟っ てｐ型エピタキシャル層の中間挿入部分１８を画成し、この部分が抵抗Ｒの抵抗 領域を構成する。動作中抵抗１８を流れる電流は、ｐｎ接合２１からｐｎ接合２ ２への突抜け現象の結果としてｐｎ接合２２によってｐ型領域１８内に注入され る電子を以って構成される。抵抗値は表面領域１９と埋込領域２０との間の相互 間隔に依存する。この抵抗値は更に領域１９の表面積に依存し、その結果図２の 実施例の場合よりも可成り小さくすることができ、この場合領域１９の所定の深 さに対する抵抗値は主として領域１９，２０の長さを調整すくことにより調整し うる。 上述した例はすべて抵抗とバイポーラトランジスタとの組合せを有する。抵抗 はＭＯＳＴ回路又はＢＩＣＭＯＳ回路にも用いることができること明らかである 。この場合、抵抗は、ゲートをスイッチングの目的に用いないＭＯＳトランジス タの形態で製造しうる。この場合、第１の実施例では、ゲートを全く接続しない ようにすることができる。他の実施例では、ゲートに適切な電圧を印加し、これ によりソース側でゲートの下側の表面に反転層を形成して抵抗の直線性を高める ようにすることができる。 更に、本発明は上述した実施例に限定されず、本発明の範囲内で多くの更なる 変形が当業者にとって可能であること明らかである。上述した実施例で導電型を 逆にすることができる。又、抵抗領域と接続領域との間の整流接合に対しｐｎ接 合の代わりにショットキー接合を用いることもできる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファン デル ヴェル ヴィレム オランダ国 6534 アーエー ネイメヘン ヘルストウェッハ ２

Claims (1)

1. 【特許請求の範囲】 １．比較的低い固有抵抗の２つの接続領域間に比較的高い固有抵抗の抵抗領域を 有する電気抵抗の形態の回路素子が設けられた半導体本体を具える半導体装置で あって、前記接続領域間の相互間隔は、動作中電荷キャリアの速度飽和が抵抗領 域内で生じる程度に短くなっている当該半導体装置において、 前記抵抗領域は、前記接続領域の各々とで整流接合を形成する比較的低いド ーピング濃度とした第１導電型となっており、前記接続領域間に電圧を印加する と、前記接続領域間の前記相互間隔及び前記抵抗領域の前記ドーピング濃度で前 記整流接合間に生じる突抜け現象により前記整流接合の一方が電荷キャリアを前 記抵抗領域内に注入するようになっていることを特徴とする半導体装置。 ２．請求の範囲１に記載の半導体装置において、接続領域間の相互間隔は、接続 領域間の電圧を整流接合間に突抜け現象が生じるのと同じ電圧にして抵抗領域中 の注入電荷キャリアの速度飽和が生じるように選択されていることを特徴とする 半導体装置。 ３．請求の範囲２に記載の半導体装置において、接続領域間の相互間隔は、整流 接合の拡散電位が抵抗領域をそのほぼ全長に亘って空乏化するのに充分となるよ うに選択されていることを特徴とする半導体装置。 ４．請求の範囲１〜３のいずれか一項に記載の半導体装置において、半導体本体 がシリコンから形成され、抵抗領域がｐ型であり、接続領域の各々がｎ型であり 、整流接合が抵抗領域と接続領域との間のｐｎ接合により形成されていることを 特徴とする半導体装置。 ５．請求の範囲４に記載の半導体装置において、ｐｎ接合間の相互間隔が長くと も１μｍであることを特徴とする半導体装置。 ６．請求の範囲５に記載の半導体装置において、ｐｎ接合間の相互間隔が長くと も０．５μｍであることを特徴とする半導体装置。