KR100463367B1 - 반도체장치 - Google Patents

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고데프리더스 아드리아누스 마리아 헐크스
카탈리나 후베르타 헨리카 에몬스
윌렘 반데르웰
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

집적회로에 대해 계속 진행되고 있는 소형화는 더욱 높은 저항값에 대한 요구를 이끌어내고 있다. 종래의 확산 저항이나 폴리 저항에 있어서는 저항값의 증가라는 것은 또한 표면적의 증가라는 것을 의미한다. 더욱이 이러한 트랜지스터들은 도핑 농도에 매우 많은 의존성을 갖고 온도 변화에도 민감하다. 본 발명에 따른 저항은 예견되는 동작의 범위에서 전하 캐리어의 속도 포화가 발생하는 전계가 인가되도록 길이와 도핑 농도가 선택되는 저항 영역(18)을 포함한다. 접속 영역들은 정류 정션(21,22)에 의해 저항 영역과 접속된다. 특정 실시예에서, 이들 정션들은 pn 정션들에 의해 형성되므로, 저항은, 예를 들면 npn 형상을 취한다. 또한 치수는, 상기 동작 범위 내에서 전자들이, 포화 속도에서 저항 영역을 횡단하는, n 타입 접속 영역들(19,20) 사이의 펀치-스루에 의해 p 타입 저항 영역으로 주입되도록 선택된다. 전류를 공급하는 전하 캐리어는 저항의 재료와는 반대의 도전 타입이기 때문에, 저 전압에서 저항값이 매우 작게되는 것이 방지된다.

Description

반도체 장치{SEMICONDUCTOR RESISTOR DEVICE}
본 발명은, 비교적 저항이 낮은 2 개의 접속 영역들 사이에 비교적 저항이 높은 저항 영역이 있는 전기적 저항의 형태의 회로 소자를 구비하되, 접속 영역들 사이의 간극은, 동작 중에 저항 영역 내에서 전하 캐리어의 속도 포화 현상(velocity saturation)이 발생하도록 매우 작은, 반도체 본체를 포함하는 반도체 장치에 관한 것이다. 이러한 장치는, 예를 들면 S. M. Sze에 의해 쓰여진 John Wiley & Sons 사의 "Physics of Semiconductor Devices" 2 판 pp. 352-354으로부터 공지되어 있다.
트랜지스터 등의 다른 구성요소의 치수가 계속하여 축소됨에 따라, 집적회로를 제조하는데 있어 저항값이 높은 컴팩트한 저항 소자에 대한 요구가 계속하여 증대되고 있다. 예를 들어, 트랜지스터에서는 증폭기를 통해 흐르는 전류가 에미터를 공유하고 있는 차동 증폭기 내에서 점점 작아지므로, 이에 대응하여 동일한 증폭도를 얻기 위해서는 부하 저항값을 증가시킬 필요가 있다. 그러나, 통상의 저항 소자에 있어서는, 저항값의 증가라는 것은 저항 소자가 점유하는 공간의 증가라는 것을 의미하여, 이것은 매우 작은 치수를 얻기 위한 노력과 상충하게 된다. 또한, 이와 같은 공간 점유의 증가는 기생 캐패시턴스의 증가를 수반하여, 회로의 주파수 특성에 악영향을 미친다.
또한 저항의 온도에 대한 민감도(temperature sensitivity)가 가능한 작아야 한다는 이 중요하다. 온도가 증가하면 저항이 매우 강하게 상승하여 회로의 여러 특성을 변화시킨다는 점에서, 집적회로 내의 통상의 저항(여기서, 저항은 도핑된 영역이나 도핑된 다결정 실리콘(폴리) 층을 포함함)에 있어서 온도에 대한 민감도는 매우 크다. 또한, 열에 의한 효과(thermal effects)는 집적회로의 양단에 걸치는 온도 변화도(temperature gradients)를 발생시킬 수도 있어서, 예를 들면, 부하 저항이 기본적으로 동일하게 설계된 상기 차동 증폭기의 경우처럼, 여러 저항 값들 사이의 비율이 불안정하게 된다.
또, 많은 응용에 있어서는, 제조 공정의 최후에서 얻어지는 저항값이 회로 설계에 있어 사전에 규정된 값에 가능한 한 정확히 대응해야 한다는 점도 중요하다. 종래의 저항 소자가 사용될 때, 저항값은, 치수, 즉 통상적으로 오늘날의 첨단 제조 기술에 의해 양호하게 제어될 수 있는 파라미터뿐만 아니라, 보다 광범위하게 퍼져 있는 순 도핑 농도(net doping concentration)등의 양(quantity)에 따라서도 좌우된다. Sze는 상기 저서에서 p.353의 도 32를 참조로 하여 저항 소자를 기술하고 있는데, 그 곳에서는 저항 영역 내에서 고 전계(a high electric field)의 전하 캐리어의 드리프트 속도(drift velocity)의 포화가 이용되고 있다. 이 장치는 p 타입 반도체 본체를 포함하는데, 이 p 타입 반도체 본체는 비교적 약도핑된 n 타입 저항 영역을 갖는 표면에 제공되고, 상기 저항 영역은 그 양쪽에 강도핑된 n 타입 접속 영역을 갖는다. 저항의 양단에 걸리는 전압이 충분히 높을 때는 저항의 반도체 재료 내에서 속도 포화가 발생한다. 전압이 더 증가하게 되면 극히 소량의 전류만이 증가하게 될 것이므로, 고(차동(differential))저항을 얻을 수 있다. 포화 범위 내에서 얻어지는 저항값은, 여기서는 실제적으로 도핑 농도와 무관하고, 종래의 트랜지스터에서보다 온도에 덜 의존한다. 본 실시예의 저항은, 낮은 전압에서는, 도핑 농도에 의해 결정되는 비교적 낮은 저항값을 갖는 종래의 확산된 저항(a conventional diffused resistor)과 같은 특성을 나타내므로, 이 범위에서는 저항이 상술한 단점을 나타내게 된다. 예를 들어, 저 전력 소비(a low dissipation)의 관점에서는 저 전압에서도 종종 고 저항이 요구된다.
본 발명의 목적은 특히, 적어도 어떠한 동작 범위 내에서는 전하 캐리어의 속도 포화에 의해 저항값이 결정되고 저 전압에서 고 저항값을 갖는 저항 소자를 가지는, 서두에서 설명한 종류의 장치를 제공하는 데 있다.
본 발명에 의하면, 상기 목적을 달성하기 위한 반도체 장치는, 저항 영역이 비교적 낮은 도핑 농도를 가진 제 1 도전 타입으로 이루어지고 각각의 접속 영역과 정류 정션(rectifying junction)을 형성하며, 접속 영역들 사이에 전압을 인가하는 것에 의해, 상기 저항 영역의 도핑 농도와, 접속 영역들 사이의 상기 간극에서의 정류 정션들 사이의 펀치-스루(punch-through)로 인해, 정류 정션 중의 하나에 의해 저항 영역으로 전하 캐리어가 주입되는 것을 특징으로 한다. 접속 영역들 사이에 저전압이 인가되는 경우에는, 펀치-스루가 발생하지 않아, 접속부들 사이에는 아주 작은 전류만이 흐를 것이다. 따라서, 저항 소자의 저항은 이러한 전압에서 매우 높을 것이다. 전압이 증가하면, 공핍 영역(depletion region)은 저항 영역 쪽으로 더 확장하여, 정션이 역바이어스되므로(reverse-biased), 소정의 전압에서(at a certain voltage) 펀치-스루가 발생할 수 있다. 저항 영역에 충분히 강한 전계가 주어지면, 이와 관련된 적절한 전하 캐리어가 포화 속도를 가지고서 상술한 제 1 접속 영역 쪽으로 흐를 것이다. 바람직한 실시예에 있어서는, 저항 영역 내에 주입된 전하 캐리어의 속도 포화가, 정류 정션들 사이에서 펀치-스루가 발생하는 것과 동일 전압에서 접속 도전체들 사이에 발생하도록, 접속 영역들 사이의 간극이 선택되는 것을 특징으로 한다. 펀치-스루가 이미 0V와 실제적으로 동일한 전압에서 발생하기 때문에 포화 범위 내의 매우 낮은 전압에서도 저항이 사용될 수 있는 장점을 가지는 또 다른 실시예에 있어서는, 정션들의 빌트인(built-in) 전압이 저항 영역의 전체 길이에 걸쳐 저항 영역을 공핍화하기에 충분하도록 접속 영역들 사이의 간극이 선택되는 것을 특징으로 한다.
본 발명의 상기 및 그 밖의 특징은 몇몇 실시예를 참조로 이하에 더욱 상세히 설명할 것이다.
도 1은 본 발명에 따른 컬렉터 직렬 저항(a collector series resistor)이 제공되는 트랜지스터의 다이어그램,
도 2는 그러한 트랜지스터와 저항을 포함하는 집적회로의 단면도,
도 3은 접속 영역들 사이의 여러 간극값 w에 대해, 인가 전압 V 의 함수로서 저항 R 의 관계를 도시한 도면,
도 4는 에피택셜층(epitaxial layer)의 여러 도핑 농도의 값들에 대해, 전압 V 의 함수로서 저항 R 의 관계를 도시한 도면,
도 5는 도 2의 실시예의 변형예를 도시한 도면,
도 6은 도 2의 실시예의 다른 변형예의 단면도,
도 7은 본 발명에 따른 장치의 다른 실시예의 단면도.
도 1 은 컬렉터 경로내의 트랜지스터 T 와 직렬 저항 R 의 회로도를 도시한 것이다. 트랜지스터와 저항은, 도면에서는 단지 하나의 지로(branch)만이 나타나 있는 차동 증폭기의 일부를 형성할 수 있는데, 도면에서 저항 R 은 컬렉터 부하 저항(collector load resistor)으로서 그 한 쪽이 트랜지스터의 컬렉터 및 출력 단자(2)에 접속되고, 다른 쪽이 전원 전압 등의 전압이 인가될 수 있는 단자(1)에 접속된다. 증폭될 입력 신호가 공급될 수 있는 입력 단자(3)에는 트랜지스터의 베이스가 접속된다. 접지 전압 등의 낮은 기준 전압이 인가될 수 있는 접속 단자(4)에는 에미터가 접속된다. 도 2는 도 1에 도시한 트랜지스터 T 및 저항 R을 포함하는 집적회로의 일부 단면을 도시한 것이다. 이 장치는 반도체 본체(10)를 포함하는데, 이 본체(10)는 여기서 실리콘으로 이루어지지만, 다른 적당한 반도체 재료로 이루어질 수 있다는 것은 물론이다. 반도체 본체(10)는 집적회로에 있어 통상적인 두께와 도핑 농도를 갖는 p 타입 기판(11)을 포함한다. 기판(11)의 표면에는 예를 들어 3.0㎛ 의 두께와 1014 atoms/cm3 의 도핑 농도를 가지는 p 타입 에피택셜층(12)이 제공된다. 에피택셜층(12)은 예를 들면 반도체 본체로 리세스되는(recessed) 산화물(oxide)에 의해 형성되는 절연 영역(13)에 의해 여러 개의 아일랜드들(islands)로 분할되는데, 그 중 2 개만이 도 2에 도시되어 있다. 왼쪽편의 아일랜드는 주로 트랜지스터 T를 수용하도록 기능하고, 오른쪽편의 아일랜드는 주로 저항 R을 수용하도록 기능한다. 트랜지스터는 종래의 구조이다. 트랜지스터의 컬렉터는 n 타입 매립 영역(an n-type buried zone)(14)에 의해 형성되는데, 이 영역(14)은 본래 공지인 기술에 의해 에피택셜층과 기판 사이의 경계 표면의 영역에 마련된다. 매립 컬렉터는 왼쪽편의 아일랜드 아래에 존재할 뿐만 아니라, 2 개의 아일랜드 사이에 있는 깊은 산화물(deep oxide)(13) 아래에서 오른쪽편의 아일랜드 아래까지도 연장하고 있는데, 오른쪽편의 아일랜드 아래에서 깊은 n 타입 컨택트 영역(15)에 의해 단자(2)에 접속되어 있다. 베이스는 에피택셜층 내에 제공되는 p 타입 도핑 영역(16)을 포함하며 단자(3)에 접속되어 있다. 에미터는 n 타입 표면 영역(17)에 의해 형성되는데, 이는 에미터 접속부(4)에 접속되어 있다. 에미터 영역(17)의 두께는 약 0.1㎛ 이다.
오른쪽 편의 아일랜드에 제공되는 저항 R 은, 표면과 인접하는 에피택셜층(12)의 일부에 위치하고 있는 비교적 높은 옴성 저항 영역(high-ohmic resistor region)(18)을 포함한다. 이 저항 영역의 길이는 "w" 로 나타나 있다. 이 저항 영역은 비교적 저항이 낮은 각 접속 영역(19,20)에 의해 양쪽 경계가 정해지는데, 접속 영역(19,20)은 각각 단자(1,2)에 도전성으로 접속되어 있다. 접속 영역(19,20) 사이의 간극 w 는 이동 전하 캐리어의 속도가 포화 상태로 되는 값으로 전계가 저항 영역(18) 내에 형성될 수 있을 정도로 작다. 이 전계의 값은 실리콘인 경우 약 10 kV/cm 이다(참고로, Sze의 p.352에는 30 kV/cm임). 상술한 바와 같이, 이와 같은 저항은, 비교적 작은 영역 내에서 높은 저항치를 구현할 수 있다는 장점을 가지고 있다. 더욱이, 전력(前歷)(background)의 농도와 온도에 대한 의존성이 비교적 작기 때문에, 비교적 높은 정확도로 이러한 저항을 구현할 수 있다.
본 발명에 의하면, 저항 영역(18)은 제 1 도전성 타입으로 형성되고, 각 접속 영역(19,20)과 정류 정션(rectifying junctions)(21,22)을 형성한다. 본 실시예에서, 접속 영역(19,20)은 바람직하게는 에미터(17)와 동시에 에피택셜층(12)에 제공되는, 강도핑된 n 타입 표면 영역에 의해 형성되고, 저항 영역(18)은 p 타입으로 이루어지며 에피택셜층(12)의 표면 영역에 의해 형성된다. 다른 예에서는 적어도 하나의 정류 정션이 금속-반도체 정션(쇼트키 컨택트)에 의해 형성될 수 있다. 저항을 통해 전류가 흐를 수 있도록 하기 위해서는, 저항 영역(18)의 간극 w와 도핑 농도가, 단자(1,2) 사이에 전압이 인가될 때, pn 정션 사이의 영역이 공핍되고(depleted) pn 정션 사이에 펀치-스루 현상이 발생하도록 된다.
펀치-스루 전압은 pn 정션(21,22) 사이의 간극 w에 주로 영향을 받아 결정된다. 디바이스가 낮은 전압에서도 동작할 수 있도록, 바람직하다면 최대 약 1 ㎛인 w에 대해 값이 선택된다.
포화 범위(saturation range) 내의 차동 저항에 대해서는 하기의 식이 성립한다.
R = w2/ 2εsvdA
(단, 여기서 εs, vd, A는 각각 실리콘의 유전 상수, 포화 드리프트 속도, 단면의 표면적이다("Sze"의 p.353 참조))
표면적 A 는 영역(19,20)의 폭에 의해 규정되고, 이 영역들 사이에 있는 공간 전하 영역의 두께는 도핑 농도, 특히 영역(19,20)의 깊이에 의해 결정된다. 도 2에서, 영역(18)의 두께는 간략화를 위해 영역(19,20)의 깊이와 동일하게 도시되어 있으며, 실제로 공간 전하 영역은 도면에 도시한 것보다 약간 두꺼울 것이다. 실제로 구현하면, 에미터(17)의 두께, 즉 영역(19,20)의 두께는 약 0.1㎛ 이었다. 저항 R 의 폭, 즉 도면의 평면에 대해 수직인 치수는 1.0㎛ 이었다.
도 3에서, 저항 R은 3 개의 서로 다른 파라미터 값 w에 대해 전압 V의 함수로서 도시되어 있다. A의 예에서, 접속 영역(19,20) 사이의 간극 w는 약 0.8 ㎛ 이었다. 여기서는 펀치-스루 전압이 약 1 V 이었다. 이 전압보다 아래에서 저항은 주로 누설(leakage)에 의해 결정되므로, 비교적 높다. 커브 B 및 C는 각각 w=0.4㎛ 및 w=0.2㎛에 대한 저항 R 을 나타내고 있다. 펀치-스루는 커브 B,C에 있어서의 매우 낮은 전압, 즉 1 V 보다 매우 작은 전압에서 이미 발생한다. 저항 R 은 속도 포화 효과(velocity saturation effect)에 근거한 공지의 저항에 비해, 그래프에 나타낸 3 개의 상황에 있어서의 낮은 전압에서 비교적 높은데, 여기서 저항 영역과 접속 영역은 동일한 도전 타입으로 이루어지고 도전(conduction)은 낮은 전압에서 옴성(ohmic) 특성을 나타낸다.
도 4는 에피택셜층(12) 내에서의 서로 다른 도핑 농도의 값에 대해 전압 V의 함수로서 저항 R을 나타낸 것이다. 3 개의 경우에서 w는 모두 0.4㎛이다. 커브 D는 도 3에서 커브 B에 대응하고, 약 1.1014atoms/cm3의 도핑 농도에 대한 저항 R을 나타낸 것이다. 커브 E는 약 3.1015atoms/cm3의 도핑 농도에 대한 저항 R을 나타낸 것이고, 커브 F는 1.1016atoms/cm3의 농도에 대한 저항 R을 나타낸 것이다. 그래프에서 도시한 바와 같이, 저항 R은 고전압에 있어서 실제적으로 에피택셜층 내의 전력(background) 농도와 무관하다. 펀치-스루 전압은 높은 도핑 농도에서 증가하므로, 저 전압에 있어서 에피택셜층의 농도에 따라 저항이 증가한다.
본 예에서 에피택셜층(12)은 p 타입이다. 펀치-스루 메카니즘에 의해 pn 정션(21)이 역 바이어스되고 pn 정션(22)이 순 바이어스되도록, 동작중에는 n 타입 영역(19)에 양(positive)의 전압이 인가된다. 저항이 형성되는 아일랜드는 전기적 플로팅 전위(an electrically floating potential)로 유지될 수 있다. 만약, 이렇게 되기를 소망한다면, 아일랜드는 대안적으로 컬렉터에 도전성으로(coductively) 접속될 수 있다.
도 5는 도 2의 실시예와는 에피택셜층(12)이 컬렉터(14)와 동일한 도전 타입, 즉 n 타입으로 사용되는 것이 주로 다른 변형예이다. 저항 영역(18)도 n 타입이며, 반면에 접속 영역(19,20)은 p 타입으로서, 저항 영역(18)과 함께 각각의 pn 정션(21,22)을 형성한다. 저항 R은 격리된 아일랜드에, 즉 산화물 영역(13)에 의해 컬렉터(14,15)로부터 횡적으로 격리되어 형성된다. 아일랜드는 필요에 따라서 플로팅될 수도 있고, 접속 영역(19)에 도전성으로 접속될 수도 있다. 접속 영역(20)은 배선(wiring)(23)에 의해 컬렉터 컨택트 영역(15)과 단자(2)에 접속된다. pn 정션(22)은 동작중에 역바이어스되므로, 공핍 영역은 이 pn 정션에서 저항 영역(18)을 거쳐 pn 정션(21)으로 연장되며, 따라서 펀치-스루 조건에서 pn 정션(21)이 순 바이어스 상태로 된다.
도 6은 컬렉터 접속부(15)와 동일한 아일랜드 내에 저항이 제공되고 n 타입의 에피택셜층이 또 사용되는 다른 변형예이다. 저항 영역(18)은 n 타입 접속 영역(19,20)이 제공되는 p 타입 표면 영역(24)의 표면 영역에 의해 형성된다. 접속 영역(19)은 양의 공급 전압이 인가되는 접속 단자(1)에 접속된다. 접속 영역(20)은 트랜지스터의 컬렉터와 접속 단자(2)에 도전성으로 접속된다. 접속에 대해서는 배선(25)에 의해 도식적으로 나타나 있지만, 이 접속은 영역(20)이 p 타입 영역(24)의 에지 아래에까지 연장한다는 점에서도 대안적으로 얻어질 수 있다는 것은 명백할 것이다. 영역(24)은 플로팅될 수도 있고, 또는 대안적으로 접속 영역(20)에 도전성으로 접속될 수도 있다. 동작중에, 역바이어스된 pn 정션(21)은 펀치-스루에 의해서 pn 정션(22)을 순바이어스 상태로 되도록 한다.
상술한 실시예에서, 전류는 횡방향으로 저항 R을 거쳐서 흐르고, 간극 w는 2 개의 표면 영역 사이의 거리에 의해 규정된다. 도 7은 종형 저항(vertical resistor)의 실시예를 도시한 것이다. 본 예의 반도체 본체(10)는 에피택셜층이 p 타입이면서 도 2의 예와 동일한 조성물로 이루어진다. 저항 R의 n 타입 접속 영역은 도 2에서와 같이 에피택셜층내에 제공되는 n 타입 표면 영역에 의해 형성되고 접속 단자(1)에 접속된다. 저항의 다른쪽 접속 영역은 p 타입 에피택셜층(12)과 함께 pn 정션(22)을 형성하는 n 타입 매립 영역(20)에 의해 형성된다. 영역(20)은 또한 컬렉터(14)와 함께 공통의 매립층을 형성하고 n 타입 컬렉터 컨택트 영역(15)을 거쳐 접속 단자(2)에 도전성으로 접속된다. 매립 영역(20)은 영역(19)의 아래까지 연장하여 영역(19)과 함께, 저항 R 의 저항 영역을 형성하는 p 타입 에피택셜층의 개재 부분(interposed portion)(18)을 규정한다. 동작 중에 저항(18)을 흐르는 전류는, 정션(21)에서 정션(22)으로의 펀치-스루의 결과 pn 정션(22)에 의해 p 타입 영역(18)으로 주입되는 전자들에 의해 형성된다. 저항값은 표면 영역(19)과 매립 영역(20) 사이의 간극에 좌우된다. 이 값은 또한, 영역(19)의 표면적에도 좌우되는데, 영역(19)의 소정의 깊이에 대한 저항값이 주로 영역(19,20)의 길이를 조절하는 것에 의해 조정될 수 있는 도 2 의 실시예에서보다 매우 작은 결과를 가져올 수 있다.
상술한 예들은 모두 저항과 바이폴라 트랜지스터의 조합을 포함하고 있다. 저항도 또한 MOST 회로나 BICMOS 회로에서 사용될 수 있음은 분명하다. 그러면, 저항은, 게이트가 스위칭을 목적으로 사용되지 않는 MOS 트랜지스터의 형태로 제조될 수 있다. 따라서, 제 1 실시예에서는 게이트가 전혀 접속되지 않을 수도 있을 것이다. 또 다른 실시예에서, 적당한 전압이 게이트에 인가될 수도 있고, 이것에 의해, 소스쪽의 게이트 아래의 표면에 반전(inversion)이 발생하여 저항의 선형성(linearity)을 증가시킨다.
본 발명은 상기 실시예에 한정되는 것이 아니고, 본 발명의 범위 내에서 당업자가 여러가지로 변경할 수 있다는 것은 명백할 것이다. 따라서, 상기 실시예에서 도전 타입은 바뀌어도 된다. 또한, 저항 영역과 접속 영역 사이의 정류 정션에 대해서는 pn 정션 대신에 쇼트키 정션을 사용할 수도 있다.

Claims (4)

  1. 비교적 저항률이 낮은 2 개의 접속 영역 사이에 비교적 저항률이 높은 저항 영역을 포함하는 전기 저항의 형태의 회로 소자를 구비하는, 반도체 본체를 포함하는 반도체 장치― 상기 접속 영역들 사이의 간극(interspacing)은, 동작 중에 상기 저항 영역 내에서 전하 캐리어의 속도 포화 현상이 발생하도록 매우 작음―에 있어서,
    상기 저항 영역은 비교적 낮은 도핑 농도를 가진 제 1 도전 타입으로 이루어지고 상기 각각의 접속 영역과 정류 정션(a rectifying junction)을 형성하고,
    상기 접속 영역들 사이에 전압을 인가하는 것에 의해, 상기 저항 영역의 도핑 농도 및 상기 접속 영역들 사이의 상기 간극에서의 정류 정션들 사이의 펀치-스루(punch-through)에 기인하여 상기 정류 정션 중의 하나에 의해 저항 영역으로 전하 캐리어가 주입되며,
    상기 접속 영역들 사이의 상기 간극은, 상기 저항 영역 내의 주입된 전하 캐리어의 속도 포화가, 상기 정류 정션들 사이에서 펀치-스루가 발생하는 것과 동일한 전압에서, 접속 도전체들 사이에서 발생하도록 선택되고,
    상기 접속 영역들 사이의 간극은 상기 정션들의 빌트인(built-in) 전압이 적어도 실질적으로 상기 저항 영역의 전체 길이에 걸쳐 상기 저항 영역을 공핍화하기에 충분하도록 선택되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 본체는 실리콘으로 이루어지고, 상기 저항 영역은 p 타입 영역으로 되며, 상기 접속 영역들은 각각 n 타입으로 되고, 상기 정류 정션들은 상기 저항 영역과 상기 접속 영역들 사이의 pn 정션에 의해 형성되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 pn 정션들 사이의 간극은 최대 1 ㎛인 반도체 장치.
  4. 제 3 항에 있어서,
    상기 pn 정션들 사이의 간극은 최대 0.5㎛ 인 반도체 장치.
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