WO2015107728A1

WO2015107728A1 - ピエゾ抵抗素子およびその製造方法

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Publication number: WO2015107728A1
Application number: PCT/JP2014/076750
Authority: WO
Inventors: 小西隆寛; 今井豊
Original assignee: 株式会社村田製作所
Priority date: 2014-01-16
Filing date: 2014-10-07
Publication date: 2015-07-23

Abstract

　半導体基板（１）に設けた第１導電部（１５）および第２導電部（１６）と、半導体基板（１）に構成したＮ型の半導体基部（１１）と、を備えるピエゾ抵抗素子（１０）であって、半導体基板（１）に不純物を拡散させて第１導電部（１５）と第２導電部（１６）との間を繋ぐ線状に形成した、Ｐ＋型のピエゾ抵抗部（１２）と、半導体基板（１）に不純物を拡散させてピエゾ抵抗部（１２）の線幅方向に隣接する位置に形成した、Ｎ＋＋型の隣接部（１３，１４）と、を備える。

Description

ピエゾ抵抗素子およびその製造方法

　本発明は、歪量に応じて抵抗値が変化するピエゾ抵抗素子に関する。

　ピエゾ抵抗素子は、例えば、半導体基板に不純物を拡散させ、半導体基板とは異なる極性（Ｐ型またはＮ型）を有する線状のピエゾ抵抗部を設けて構成される（例えば特許文献１参照。）。このようなピエゾ抵抗素子は、ピエゾ抵抗部の線幅を１μｍ以下まで細くすると、ピエゾ抵抗係数が増加することが報告されている（例えば非特許文献１参照。）。

　図９（Ａ）は、ピエゾ抵抗部の歪量と、ピエゾ抵抗部の本来の抵抗値からの変化割合（以下、抵抗感度と言う。）との関係を、ピエゾ抵抗部の線幅毎に例示するグラフである。図９（Ａ）中に示す例では、抵抗感度（縦軸）は、歪量（横軸）に対して比例する関係にある。線幅が２８０ｎｍである場合と４８０ｎｍである場合とでは、歪量に対する抵抗感度の比例係数（傾き）は変わらないが、線幅が３５ｎｍである場合と１４０ｎｍである場合には、線幅が太い場合よりも比例係数がより大きくなっている。この比例係数は、ピエゾ抵抗係数（正確にはピエゾ抵抗係数の２倍）に相当するものである。

　図９（Ｂ）は、線幅とピエゾ抵抗係数との関係を例示するグラフである。線幅とピエゾ抵抗係数とは非線形の相関があり、図９（Ｂ）中に示す例では、線幅（横軸）が例えば１４０ｎｍ、特には３５ｎｍとなることにより、ピエゾ抵抗係数（縦軸）が急峻に増加している。

特開平７－１３１０３５号公報

Tung Thanh Bui, Sensors, 2009 IEEE P.41-44, "Evaluation of thepiezoresistive effect in single crystalline silicon nanowires"

　前述のようにピエゾ抵抗係数を向上させるためには、ピエゾ抵抗部を少なくともナノメートル（ｎｍ）オーダー（＜１μｍ）の線幅で形成する必要があった。しかしながら、従来の一般的な半導体プロセスでは１μｍ程度の線幅でしかピエゾ抵抗部を形成することができず、ナノメートルオーダーの線幅を実現することが難しかった。最先端の半導体プロセスであれば、ピエゾ抵抗部の線幅をナノメートルオーダーにすることができるが、最先端の半導体プロセスはコストが極めて高いため、ピエゾ抵抗素子のような比較的安価な量産品の製造に採用するには適さなかった。

　そこで、本発明の目的は、ピエゾ抵抗部として機能する実質的な線幅を実際の線幅よりも狭めることができるピエゾ抵抗素子と、ピエゾ抵抗係数の向上を容易化したピエゾ抵抗素子の製造方法とを提供することにある。

　この発明は、半導体基板に設けた第１の導電部および第２の導電部と、前記半導体基板に構成した半導体基部と、を備えるピエゾ抵抗素子であって、前記前記半導体基板に不純物を拡散させて前記第１の導電部と前記第２の導電部との間を繋ぐ線状に形成した、前記半導体基部とは異なるＰ型またはＮ型の極性を有するピエゾ抵抗部と、前記半導体基板に不純物を拡散させて前記ピエゾ抵抗部の線幅方向に隣接する位置に形成した、前記ピエゾ抵抗部とは異なるＮ型またはＰ型の極性を有する隣接部と、を備え、前記ピエゾ抵抗部と前記隣接部との境界部での不純物の濃度が、前記ピエゾ抵抗部よりも前記隣接部でより高いことを特徴とする。この構成では、ピエゾ抵抗部で隣接部との境界部が空乏層となり、ピエゾ抵抗部側により空乏層が拡がる。これにより、ピエゾ抵抗部の抵抗幅（ピエゾ抵抗部として機能する実質的な線幅）を実際の線幅よりも狭めることができる。

　この発明に係るピエゾ抵抗素子は、前記隣接部に電気的に接続して前記半導体基板に設けた第３の導電部を更に備え、前記第３の導電部は、前記隣接部を、前記ピエゾ抵抗部との間にＰＮ接合の逆バイアス電圧を生じさせるような電位に接続するものであることが好ましい。隣接部とピエゾ抵抗部との間にＰＮ接合の逆バイアス電圧が生じることにより、ピエゾ抵抗部と隣接部との境界部で空乏層が拡がる。これにより、ピエゾ抵抗部の抵抗幅を更に狭めることができる。

　この発明に係るピエゾ抵抗素子は、前記ピエゾ抵抗部の線幅方向の一方側に隣接する第１の前記隣接部と、前記ピエゾ抵抗部の線幅方向の他方側に隣接する第２の前記隣接部と、を備えることが好ましい。この構成では、ピエゾ抵抗部において線幅方向の両端の境界部それぞれが空乏層となり、ピエゾ抵抗部の抵抗幅を更に狭めることができる。

　この発明に係るピエゾ抵抗素子の前記第１の導電部および前記第２の導電部は、前記半導体基部に不純物を拡散させて形成し、前記ピエゾ抵抗部と同じ極性を有することが好ましい。この発明に係るピエゾ抵抗素子の前記第３の導電部は、前記半導体基部に不純物を拡散させて形成し、前記隣接部と同じ極性を有することが好ましい。これらの構成は、第１乃至第３の導電部を設ける工程を容易化できる。特には、前記第３の導電部は、前記ピエゾ抵抗部及び前記隣接部を覆うように形成したことが好ましい。この構成では、前記ピエゾ抵抗部及び前記隣接部を電磁波的にシールドすることができる。

　この発明は、半導体基板に構成した半導体基部と、前記半導体基板に設けた第１の導電部および第２の導電部と、を備えるピエゾ抵抗素子の製造方法であって、前記半導体基板に不純物を拡散させて、前記半導体基部とは異なる極性を有するピエゾ抵抗部を、前記第１の導電部と前記第２の導電部との間を繋ぐ線状に形成する第１の工程と、前記ピエゾ抵抗部を形成する位置の線幅方向に隣接する位置に前記ピエゾ抵抗部とは異なる極性を有する不純物を拡散させて隣接部を形成する第２の工程と、前記第１の不純物拡散工程および前記第２の不純物拡散工程を経た前記半導体基板をアニールする第３の工程と、を実行し、前記ピエゾ抵抗部と前記隣接部との境界部での不純物の濃度を、前記ピエゾ抵抗部よりも前記隣接部でより高くする。

　この製造方法では、アニール工程により隣接部からピエゾ抵抗部への不純物の拡散を効果的に進めることができる。

　本発明によれば、ピエゾ抵抗素子における抵抗幅を実際の線幅よりも狭めることができ、ピエゾ抵抗係数を向上させることが容易になる。

第１の実施形態に係るピエゾ抵抗素子の平面図である。第１の実施形態に係るピエゾ抵抗素子の内部での不純物濃度を説明する断面図である。第１の実施形態に係るピエゾ抵抗素子の内部での不純物濃度を説明する断面図である。第１の実施形態に係るピエゾ抵抗素子の内部でのＰＮ接合を説明する断面図である。第１の実施形態に係るピエゾ抵抗素子の製造方法を示すフローチャートである。第１の実施形態に係るピエゾ抵抗素子の製造方法の前半過程を段階的に示す断面図である。第１の実施形態に係るピエゾ抵抗素子の製造方法の後半過程を段階的に示す断面図である。第２の実施形態に係るピエゾ抵抗素子の内部構造を示す断面図である。ピエゾ抵抗素子の線幅に対するピエゾ抵抗係数の関係を説明する図である。

　以下、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。

　図１は、本発明の第１の実施形態に係るピエゾ抵抗素子１０の平面図である。

　ピエゾ抵抗素子１０は、半導体基板１、絶縁膜２（不図示）、コンタクトホール３、第１端子電極４、第２端子電極５、および、第３端子電極６を備える。該ピエゾ抵抗素子１０は、例えば４つを組み合わせてブリッジ回路を構成する。そのため、第１端子電極４は、他のピエゾ抵抗素子に接続されるとともに、例えば定電流源に接続される。第２端子電極５は、他のピエゾ抵抗素子に接続されるとともに、例えば電圧計に接続される。また、第３端子電極６は、半導体基板１の内部でＰＮ接合に逆バイアス電圧を印加するために、例えば第１端子電極４および第２端子電極５よりも高い電位に接続される。

　絶縁膜２は、ここでは半導体基板１を酸化させた酸化シリコン膜であり、半導体基板１の表面全面を覆う。コンタクトホール３は、絶縁膜２を貫通する。第１端子電極４乃至第３端子電極６は、絶縁膜２上でコンタクトホール３を覆う位置に設けられており、コンタクトホール３を介して半導体基板１に接続されている。

　半導体基板１は、Ｎ型不純物（アクセプタ）が拡散されたＮ型半導体からなる。この半導体基板１は、絶縁膜２に覆われる表面からＮ型不純物（アクセプタ）またはＰ型半導体（ドナー）を更に拡散させて形成した、ピエゾ抵抗部１２、第１隣接部１３、第２隣接部１４、第１導電部１５、第２導電部１６、およびシールド部１７（不図示）を備えている。以下、不純物の濃度が１×１０¹⁶［atoms/cm³］未満である半導体領域を、（Ｐ－）または（Ｎ－）と表記する。不純物の濃度が１×１０¹⁶［atoms/cm³］以上、１×１０¹⁸［atoms/cm³］未満である半導体領域を、（Ｐ＋）または（Ｎ＋）と表記する。不純物の濃度が１×１０¹⁸［atoms/cm³］以上である半導体領域を、（Ｐ＋＋）または（Ｎ＋＋）と表記する。

　また、この半導体基板１は、半導体基部１１を備えている。半導体基部１１は、半導体基板１におけるピエゾ抵抗部１２、第１隣接部１３、第２隣接部１４、第１導電部１５、第２導電部１６、およびシールド部１７を除いた領域である。半導体基部１１は、Ｎ型半導体領域（Ｎ－）である。

　シールド部１７（不図示）は、絶縁膜２に覆われる半導体基板１の表面全面に形成したＮ型半導体領域（Ｎ＋）である。すなわち、シールド部１７は、半導体基部１１と同じ極性である。シールド部１７は、半導体基板１を電磁波的にシールドするものであり、コンタクトホール３を介して第３端子電極６に導通している。シールド部１７、コンタクトホール３および第３端子電極６は、特許請求の範囲に記載の第３の導電部を構成している。

　第１導電部１５は、第１端子電極４に重なる位置に設けられたＰ型半導体領域（Ｐ＋＋）である。すなわち、第１導電部１５は、半導体基部１１およびシールド部１７と異なる極性である。第１導電部１５は、コンタクトホール３を介して第１端子電極４に導通している。

　第２導電部１６は、第２端子電極５に重なる位置に設けられたＰ型半導体領域（Ｐ＋＋）である。すなわち、第２導電部１６は、半導体基部１１およびシールド部１７と異なる極性であり、且つ、第１導電部１５と同じ極性である。第２導電部１６は、コンタクトホール３を介して第２端子電極５に導通している。

　ピエゾ抵抗部１２は、第１導電部１５と第２導電部１６との間を繋ぐ線状に設けられたＰ型半導体領域（Ｐ＋）である。すなわち、ピエゾ抵抗部１２は、半導体基部１１およびシールド部１７と異なる極性であり、且つ、第１導電部１５および第２導電部１６と同じ極性である。また、ピエゾ抵抗部１２は、Ｐ型不純物の濃度が第１導電部１５および第２導電部１６よりも低い。ピエゾ抵抗部１２は、第１導電部１５と第２導電部１６とを介して第１端子電極４と第２端子電極５とに導通している。

　第１隣接部１３は、ピエゾ抵抗部１２の線幅方向の一方側に隣接して設けられたＮ型半導体領域（Ｎ＋＋）である。すなわち、第１隣接部１３は、ピエゾ抵抗部１２、第１導電部１５および第２導電部１６と異なる極性であり、且つ、半導体基部１１およびシールド部１７と同じ極性である。また、第１隣接部１３は、Ｎ型不純物の濃度が半導体基部１１およびシールド部１７よりも十分に高い。第１隣接部１３は、シールド部１７を介して第３端子電極６に導通している。

　第２隣接部１４は、ピエゾ抵抗部１２の線幅方向の他方側に隣接して設けられたＮ型半導体領域（Ｎ＋＋）である。すなわち、第２隣接部１４は、ピエゾ抵抗部１２、第１導電部１５および第２導電部１６と異なる極性であり、且つ、半導体基部１１、シールド部１７および第１隣接部１３と同じ極性である。また、第２隣接部１４は、Ｎ型不純物の濃度が半導体基部１１およびシールド部１７よりも十分に高い。第２隣接部１４は、シールド部１７を介して第３端子電極６に導通している。

　図２（Ａ）は、ピエゾ抵抗素子１０の断面図であり、図１中に一点鎖線Ａ－Ａ’で示す位置を通る断面を示している。

　シールド部１７は、絶縁膜２に覆われる半導体基板１の表面全面からＮ型不純物（アクセプタ）を拡散させて、半導体基板１の表面から一定の深さまで形成されている。ピエゾ抵抗部１２は、絶縁膜２に覆われる半導体基板１の表面の一部からＰ型不純物（ドナー）を拡散させて、半導体基部１１に一定の深さで形成されている。

　図２（Ｂ）は、図２（Ａ）中に示す軸Ｚ１上での不純物濃度の分布を示すグラフである。軸Ｚ１は、シールド部１７、ピエゾ抵抗部１２、半導体基部１１を順に通過する。半導体基部１１は、予め一様な不純物濃度となるようにＮ型不純物（アクセプタ）を拡散させて形成したものであり、ここでは、Ｎ型不純物（アクセプタ）の濃度を１×１０¹⁶［atoms/cm³］程度としている。シールド部１７は、半導体基板１の表面近傍で不純物濃度がピークとなるようにＮ型不純物（アクセプタ）を拡散させて形成したものであり、ここではＮ型不純物（アクセプタ）のピーク濃度を１×１０¹⁸［atoms/cm³］程度としている。ピエゾ抵抗部１２は、シールド部１７の厚みよりも深い位置で不純物濃度がピークとなるようにＰ型不純物（ドナー）を拡散させて形成したものであり、ここではＰ型不純物（ドナー）のピーク濃度を１×１０¹⁸［atoms/cm³］程度としている。

　また、図２（Ａ）に示すように、第１隣接部１３は、絶縁膜２に覆われる半導体基板１の表面の一部からＮ型不純物（アクセプタ）を拡散させて、半導体基板１の表面からシールド部１７を超える深さまで形成されている。第２隣接部１４は、絶縁膜２に覆われる半導体基板１の表面の一部からＮ型不純物（アクセプタ）を拡散させて、半導体基板１の表面からシールド部１７を超える深さまで形成されている。

　図２（Ｃ）は、図２（Ａ）中に示す軸Ｚ２上での不純物濃度の分布を示すグラフである。軸Ｚ２は、第２隣接部１４、半導体基部１１を順に通過する。第２隣接部１４は、シールド部１７の厚みよりも深い位置で不純物濃度がピークとなるようにＮ型不純物（アクセプタ）を拡散させて形成したものであり、ここではＮ型不純物（アクセプタ）のピーク濃度を１×１０¹⁹［atoms/cm³］程度としている。なお、第１隣接部１３も第２隣接部１４と同様である。

　図２（Ｄ）は、図２（Ａ）中に示す軸Ｘ１上での不純物濃度の分布を示すグラフである。軸Ｘ１は、半導体基部１１、第１隣接部１３、ピエゾ抵抗部１２、第２隣接部１４、半導体基部１１を順に通過する。前述したように、ピエゾ抵抗部１２は、Ｐ型不純物（ドナー）のピーク濃度を１×１０¹⁸［atoms/cm³］程度としている。一方、第１隣接部１３および第２隣接部１４は、Ｎ型不純物（アクセプタ）のピーク濃度を１×１０¹⁹［atoms/cm³］程度としている。このように、ピエゾ抵抗部１２に対して異なる極性でより高い不純物濃度を有する第１隣接部１３および第２隣接部１４を隣接させることにより、Ｐ型半導体領域（Ｐ＋）であるピエゾ抵抗部１２には、Ｎ型半導体領域（Ｎ＋＋）である第１隣接部１３および第２隣接部１４から、Ｎ型不純物（アクセプタ）が拡散する。すると、ピエゾ抵抗部１２における第１隣接部１３および第２隣接部４との境界部１９が空乏層となる。これにより、ピエゾ抵抗部１２の抵抗幅（ピエゾ抵抗として機能する実質的な線幅）を実際の線幅よりも狭めることができる。

　図３（Ａ）は、ピエゾ抵抗素子１０の断面図であり、図１中に一点鎖線Ｂ－Ｂ’で示す位置を通る断面を示している。

　第１導電部１５は、絶縁膜２に覆われる半導体基板１の表面の一部からＰ型不純物（ドナー）を拡散させて、半導体基板１の表面からシールド部１７を超える深さまで形成されている。第２導電部１６は、絶縁膜２に覆われる半導体基板１の表面の一部からＰ型不純物（ドナー）を拡散させて、半導体基板１の表面からシールド部１７を超える深さまで形成されている。

　図３（Ｂ）は、図３（Ａ）中に示す軸Ｚ３上での不純物濃度の分布を示すグラフである。軸Ｚ３は、半導体基板１において第２導電部１６、半導体基部１１を順に通過する。第２導電部１６は、シールド部１７の厚みよりも深い位置で不純物濃度がピークとなるようにＰ型不純物（ドナー）を拡散させて形成したものであり、ここではＰ型不純物（ドナー）のピーク濃度を１×１０¹⁹［atoms/cm³］程度としている。なお、第１導電部１５も第２導電部１６と同様である。

　図３（Ｃ）は、図３（Ａ）中に示す軸Ｙ１上での不純物濃度の分布を示すグラフである。図３（Ａ）中に示す軸Ｙ１上での不純物濃度の分布を示すグラフである。軸Ｙ１は、半導体基部１１、第１導電部１５、ピエゾ抵抗部１２、第２導電部１６、半導体基部１１を順に通過する。前述したように、ピエゾ抵抗部１２は、Ｐ型不純物（ドナー）のピーク濃度を１×１０¹⁸［atoms/cm³］程度としている。また、第１導電部１５および第２導電部１６は、Ｐ型不純物（ドナー）のピーク濃度を１×１０¹⁹［atoms/cm³］程度としている。以上のように各部の不純物濃度の関係は設定されている。

　図４（Ａ）および図４（Ｂ）は、半導体基板１の内部に生じるＰＮ接合をハッチング表示したピエゾ抵抗素子１０の断面図である。半導体基部１１と隣接部１３，１４とシールド部１７とは、概略Ｎ型半導体である。一方、ピエゾ抵抗部１２と第１導電部１５と第２導電部１６とは、概略Ｐ型半導体である。したがって、半導体基部１１、隣接部１３，１４およびシールド部１７と、ピエゾ抵抗部１２、第１導電部１５および第２導電部１６との境界はＰＮ接合することになる。

　そして、前述した第３端子電極により、Ｎ型半導体である半導体基部１１、隣接部１３，１４およびシールド部１７は、Ｐ型半導体であるピエゾ抵抗部１２、第１導電部１５および第２導電部１６よりも高電位に接続されるので、ＰＮ接合に逆バイアス電圧が印加される。したがって、ＰＮ接合する境界近傍にも空乏層が生じる。これにより、ピエゾ抵抗部１２と隣接部１３，１４との間の境界部１９では空乏層が更に拡がり、このことによって、ピエゾ抵抗部１２の抵抗幅を更に狭めることができる。

　図５は、ピエゾ抵抗素子１０の製造方法を示すフローチャートである。図６は、ピエゾ抵抗素子１０の製造工程の前半過程を段階的に示す断面図である。図７は、ピエゾ抵抗素子１０の製造工程の後半過程を段階的に示す断面図である。

　ピエゾ抵抗素子１０の製造工程では、まず、半導体基板形成工程（Ｓ１：図５および図６参照。）を実行する。半導体基板形成工程（Ｓ１）では、所定の厚みのシリコンからなる半導体基板１（半導体ウェハ）を切り出す。該半導体基板１は、予め全体に不純物が拡散されたＮ型半導体（Ｎ－）である。

　ピエゾ抵抗素子１０の製造過程では、半導体基板形成工程（Ｓ１）に続いて絶縁膜形成工程（Ｓ２：図５および図６参照。）を実行する。絶縁膜形成工程（Ｓ２）では、半導体基板１を酸化雰囲気中で加熱することにより、半導体基板１の表面のシリコンを酸化し、絶縁膜２を形成する。

　ピエゾ抵抗素子１０の製造過程では、絶縁膜形成工程（Ｓ２）に続いて１次不純物拡散工程（Ｓ３：図５および図６参照。）を実行する。１次不純物拡散工程（Ｓ３）では、絶縁膜２上に所定形状のマスクを設け、そのマスクおよび絶縁膜２を介して、半導体基板１にイオンドーピング法を用いてＮ型不純物（アクセプタ）を高濃度に拡散させ、これにより第１隣接部１３および第２隣接部１４を形成する。なお、この１次不純物拡散工程（Ｓ３）は特許請求の範囲に記載の第２の工程に相当する工程である。

　ピエゾ抵抗素子１０の製造過程では、１次不純物拡散工程（Ｓ３）に続いて２次不純物拡散工程（Ｓ４：図５および図６参照。）を実行する。２次不純物拡散工程（Ｓ４）は、絶縁膜２上に所定形状のマスクを設け、そのマスクおよび絶縁膜２を介して、半導体基板１にイオンドーピング法を用いてＰ型不純物（ドナー）を高濃度に拡散させ、これにより第１導電部１５および第２導電部１６を形成する。

　ピエゾ抵抗素子１０の製造過程では、２次不純物拡散工程（Ｓ４）に続いて３次不純物拡散工程（Ｓ５：図５および図７参照。）を実行する。３次不純物拡散工程（Ｓ５）は、絶縁膜２を介して、半導体基板１にイオンドーピング法を用いてＮ型不純物（アクセプタ）を拡散させ、これによりシールド部１７を形成する。

　ピエゾ抵抗素子１０の製造過程では、３次不純物拡散工程（Ｓ５）に続いて４次不純物拡散工程（Ｓ６：図５および図７参照。）を実行する。４次不純物拡散工程（Ｓ６）は、絶縁膜２上に所定形状のマスクを設け、そのマスクおよび絶縁膜２を介して、半導体基板１にイオンドーピング法を用いてＰ型不純物（ドナー）を拡散させ、これによりピエゾ抵抗部１２を形成する。なお、この４次不純物拡散工程（Ｓ６）は特許請求の範囲に記載の第１の工程に相当する工程である。

　ピエゾ抵抗素子１０の製造過程では、４次不純物拡散工程（Ｓ６）に続いてアニール工程（Ｓ７：図５および図７参照。）を実行する。アニール工程（Ｓ７）は、半導体基板１を非酸化雰囲気中または酸化雰囲気中で加熱することにより、第１隣接部１３および第２隣接部１４の不純物（アクセプタ）を、ピエゾ抵抗部１２に拡散させる。これにより、ピエゾ抵抗部１２における第１隣接部１３および第２隣接部１４と隣接する境界部１９に空乏層を形成する。なお、このアニール工程（Ｓ７）は特許請求の範囲に記載の第３の工程に相当する工程である。アニール工程では隣接部からピエゾ抵抗部への不純物の拡散が効果的に進むため、ピエゾ抵抗素子１０の製造時間を格段に短縮することができる。

　ピエゾ抵抗素子１０の製造過程では、アニール工程（Ｓ７）に続いてコンタクトホール・電極形成工程（Ｓ８：図５および図７参照。）を実行する。コンタクトホール・電極形成工程（Ｓ８）は、まず、絶縁膜２にコンタクトホールとなる開口を形成し、次に、開口内および絶縁膜２上に電極ペースト等を充填・塗布し、第１端子電極４、第２端子電極５、第３端子電極６およびコンタクトホール３を形成する。

　以上の製造工程を経て本実施形態に係るピエゾ抵抗素子１０は製造される。ピエゾ抵抗部１２、第１隣接部１３、第２隣接部１４、第１導電部１５、第２導電部１６、および、シールド部１７は、いずれもイオンドーピング法を用いて形成されるので、いずれもマイクロメータ（μｍ）オーダーの精度や線幅で、高精度かつ高信頼に製造することができる。そして、ピエゾ抵抗部１２の線幅がマイクロメータ（μｍ）オーダーであっても、第１隣接部１３および第２隣接部１４からピエゾ抵抗部１２にＮ型不純物が拡散することにより、ピエゾ抵抗部１２として機能するピエゾ抵抗幅をナノメートル（ｎｍ）オーダーまで狭めることができる。したがって、ナノメートル（ｎｍ）オーダーの線幅を実現できるような最先端の半導体プロセスを採用しなくても、ピエゾ抵抗部１２のピエゾ抵抗係数を高めて、抵抗感度が極めて高いピエゾ抵抗素子１０を低コストかつ容易に製造することができる。

　図８は、本発明の第２の実施形態に係るピエゾ抵抗素子１０Ａの三面図である。

　該ピエゾ抵抗素子１０Ａは、先の実施形態のピエゾ抵抗素子１０と同様な構成であるが、半導体基板１の各部の極性が逆である点で相違している。そして、ピエゾ抵抗素子１０Ａの第３端子電極６は、第１端子電極４および第２端子電極５よりも低い電位に接続され、半導体基板１の内部のＰＮ接合に逆バイアス電圧を印加する。

　具体的には、半導体基部１１は、Ｐ型半導体領域（Ｐ－）である。シールド部１７は、Ｐ型半導体領域（Ｐ＋）である。第１導電部１５は、Ｎ型半導体領域（Ｎ＋＋）である。第２導電部１６は、Ｎ型半導体領域（Ｎ＋＋）である。ピエゾ抵抗部１２は、Ｎ型半導体領域（Ｎ＋）である。第１隣接部１３は、Ｐ型半導体領域（Ｐ＋＋）である。第２隣接部１４は、Ｐ型半導体領域（Ｐ＋＋）である。

　このような構成であっても、高濃度にＰ型不純物を有する隣接部１３，１４（Ｐ＋＋）からピエゾ抵抗部１２（Ｎ＋）にＰ型不純物が拡散し、ピエゾ抵抗部１２における隣接部１３，１４との境界部に空乏層が形成される。これにより、ピエゾ抵抗部１２の抵抗幅を実際の線幅よりも狭めることができる。また、第３端子電極６を介して、半導体基部１１、隣接部１３，１４およびシールド部１７が、ピエゾ抵抗部１２、第１導電部１５および第２導電部１６よりも低電位になり、ＰＮ接合に逆バイアス電圧が印加される。したがって、ピエゾ抵抗部１２における隣接部１３，１４との境界近傍で空乏層が拡がる。このように、半導体基板１の各部の極性が逆であっても、ピエゾ抵抗部１２の抵抗幅を狭めることができる。

　以上に説明したように本発明は実施することができる。なお、本発明は、特許請求の範囲に記載に該当する構成であれば、どのような構成であっても実施することができる。例えば、半導体基板にＮ型またはＰ型のウェルを形成し、そのウェルを半導体基部として、ピエゾ抵抗部や隣接部などを形成するようにしてもよい。また、半導体基部や隣接部をグランド電位に接続するようにしてもよい。また、隣接部とピエゾ抵抗部とを殆ど同電位となるようにしてもよい。

１０，１０Ａ…ピエゾ抵抗素子
１…半導体基板
２…絶縁膜
３…コンタクトホール
４…第１端子電極
５…第２端子電極
６…第３端子電極
１１…半導体基部
１２…ピエゾ抵抗部
１３…第１隣接部
１４…第２隣接部
１５…第１導電部
１６…第２導電部
１７…シールド部
１９…隣接部（空乏層）

Claims

　半導体基板に設けた第１の導電部および第２の導電部と、
　前記半導体基板に構成した半導体基部と、
　を備えるピエゾ抵抗素子であって、
　前記半導体基板に不純物を拡散させて前記第１の導電部と前記第２の導電部との間を繋ぐ線状に形成した、前記半導体基部とは異なるＰ型またはＮ型の極性を有するピエゾ抵抗部と、
　前記半導体基板に不純物を拡散させて前記ピエゾ抵抗部の線幅方向に隣接する位置に形成した、前記ピエゾ抵抗部とは異なるＮ型またはＰ型の極性を有する隣接部と、
　を備え、
　前記ピエゾ抵抗部と前記隣接部との境界部での不純物の濃度が、前記ピエゾ抵抗部よりも前記隣接部でより高いことを特徴とする、
　ピエゾ抵抗素子。
　前記ピエゾ抵抗部の線幅方向の一方側に隣接する第１の前記隣接部と、
　前記ピエゾ抵抗部の線幅方向の他方側に隣接する第２の前記隣接部と、
　を備える、
　請求項１に記載のピエゾ抵抗素子。
　前記第１の導電部および前記第２の導電部は、前記半導体基部に不純物を拡散させて形成し、前記ピエゾ抵抗部と同じ極性を有する、
　請求項１または２に記載のピエゾ抵抗素子。
　前記隣接部に接続して前記半導体基板に設けた第３の導電部を更に備え、
　前記第３の導電部は、前記隣接部を、前記ピエゾ抵抗部との間にＰＮ接合の逆バイアス電圧を生じさせるような電位に接続するものである、
　請求項１乃至３のいずれかに記載のピエゾ抵抗素子。
　前記第３の導電部は、前記半導体基部に不純物を拡散させて形成し、前記隣接部と同じ極性を有する、
　請求項４に記載のピエゾ抵抗素子。
　前記第３の導電部は、前記ピエゾ抵抗部及び前記隣接部を覆うように形成した、
　請求項４または５に記載のピエゾ抵抗素子。
　半導体基板に構成した半導体基部と、
　前記半導体基板に設けた第１の導電部および第２の導電部と、
　を備えるピエゾ抵抗素子の製造方法であって、
　前記半導体基部に不純物を拡散させて、前記半導体基部とは異なる極性を有するピエゾ抵抗部を、前記第１の導電部と前記第２の導電部との間を繋ぐ線状に形成する第１の工程と、
　前記ピエゾ抵抗部を形成する位置の線幅方向に隣接する位置に前記ピエゾ抵抗部とは異なる極性を有する不純物を拡散させて隣接部を形成する第２の工程と、
　前記第１の工程および前記第２の工程を経た前記半導体基板をアニールする第３の工程と、
　を実行し、
　前記ピエゾ抵抗部と前記隣接部との境界部での不純物の濃度を、前記ピエゾ抵抗部よりも前記隣接部でより高くするピエゾ抵抗素子の製造方法。