JP5631418B2

JP5631418B2 - ゲルマニウム・ホール・プレートを有する集積ホール効果素子

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Publication number: JP5631418B2
Application number: JP2012553910A
Authority: JP
Inventors: ウォン，ハリアント; テイラー，ウィリアム・ピー; ビグ，ラビ
Original assignee: アレグロ・マイクロシステムズ・エルエルシー
Priority date: 2010-02-19
Filing date: 2011-01-10
Publication date: 2014-11-26
Anticipated expiration: 2031-01-10
Also published as: DE112011100605B4; JP2013520794A; DE112011100605T8; US8384183B2; WO2011102923A1; US20110204460A1; DE112011100605T5

Description

本発明は、全般的には磁場を検出するために用いるホール効果素子に関し、より詳細には、ゲルマニウム・ホール・プレートを有するホール効果素子に関するものである。

従来技術

ホール効果素子が、磁場を検出するために用いることができ、また、この磁場に比例した電圧を発生させることができるということは公知である。従来におけるいくつかのホール効果素子は、集積回路製造プロセスにおいてシリコン基板上に形成される。また異なるタイプのホール効果素子、例えば、平面ホール素子、垂直ホール素子、円形ホール素子、及びアンチモン化インジウム（ＩｎＳｂ）センサがあることも公知である。

従来型のホール効果素子は、金属電界プレート、シリコン・ホール・プレート及びホール・プレートに結合する複数の導電性電気コンタクトを含む。２つの電気コンタクトは、電流、又は電圧を用いてホール効果素子を駆動するのに用いることができ、また、２つの電気コンタクトは、出力電圧を検出するのに用いることができる。この出力電圧はホール効果素子が体感する磁場と比例する。

所与の磁場を体感するときに取り得る電圧と同じ大きさの電圧を生成するような、高感度性を有したホール効果素子を有することがしばしば望ましい。この目的では、ホール・プレートの電子移動度はホール効果素子の感度に影響する傾向にあることが知られている。特に、高移動度（例えば、電子移動度又は正孔（ホール）移動度）を有するホール・プレートは、結果として高感度ホール効果素子となる傾向がある。しかしながら、シリコンは電子移動度に対する限界を有することが知られている。

本発明は、ゲルマニウム・ホール・プレートを有するホール効果素子を提供するものである。
このゲルマニウム・ホール・プレートは、従来型のホール効果素子のシリコン・ホール・プレートと比較して、増大した移動度を提供し、それ故、より高感度なホール効果素子を提供する。

本発明の一態様によれば、集積回路を製造する方法は、ホール効果素子を製造するステップを含む。このホール効果素子を製造するステップは、シリコン基板の上にエピ層を形成するステップ、エピ層の上に第１の絶縁層を形成するステップ、第１絶縁層、エピ層、又は基板のうち少なくとも１つにキャビティを形成するステップ、ホール効果素子のホール・プレートに対応するゲルマニウム構造を形成するために、ゲルマニウムをキャビティに堆積(deposit)させるステップを含む。

本発明の他の態様によれば、集積回路は、ホール効果素子を含む。このホール効果素子は、対向する第１の表面及び第２の表面を含むシリコン基板を含む。このホール効果素子はまた、シリコン基板の第１表面上に堆積されるエピ層を含む。このホール効果素子は、更に、エピ層上に堆積される第１の絶縁層と、第１絶縁層、エピ層又は基板のうち少なくとも１つに形成されるキャビティとを含む。このホール効果素子は、更に、キャビティ内に堆積されたゲルマニウムから成るゲルマニウム構造を含み、当該ホール効果素子のゲルマニウム・ホール・プレートに対応する。

上述の本発明の特徴は、本発明そのものと同様、図面について以下の詳細な説明からより完全に理解されよう。

図１は、ホール効果素子を有する集積回路を製造する処理ステップについて中間構造を表した横断面図である。図２は、ホール効果素子を有する集積回路を製造する他の処理ステップについて中間構造の他の形態を表した横断面図である。図３は、ホール効果素子を有する集積回路を製造する他の処理ステップについて中間構造の他の形態を表した横断面図である。図４は、ホール効果素子を有する集積回路を製造する他の処理ステップについて中間構造の他の形態を表した横断面図である。図５は、ホール効果素子を有する集積回路を製造する他の処理ステップについて中間構造の他の形態を表した横断面図である。図６は、ホール効果素子を有する集積回路を製造する他の処理ステップについて中間構造の他の形態を表した横断面図である。図７は、ホール効果素子を有する集積回路を製造する他の処理ステップについて中間構造の他の形態を表した横断面図である。図８は、ホール効果素子を有する集積回路を製造する最終ステップであるが、最後のパッキング前の構造の形態を表した横断面図である。図９は、ホール効果素子の第１の代替の実施形態を有する集積回路を製造する最終ステップであるが、最後のパッキング前の構造の形態を表した横断面図である。図１０は、ホール効果素子の第２の代替の実施形態を有する集積回路を製造する最終ステップであるが、最後のパッキング前の構造の形態を表した横断面図である。図１１は、ホール効果素子の第３の代替の実施形態を有する集積回路を製造する最終ステップであるが、最後のパッキング前の構造の形態を表した横断面図である。

本発明の説明を行う前に、いくつかの導入的な概念及び用について説明する。本明細書で用いる、「集積回路」という用語は、共通の基板上で製作される回路を説明するために用いるものであり、ホール効果素子だけを含むことができるか、又は、他の電子コンポーネントと共にホール効果素子を含むことができる。他の電子コンポーネントは、トランジスタ若しくはダイオードのようなアクティブ電子コンポーネント、レジスタのようなパッシブ電子コンポーネント、又はアクティブ及びパッシブ双方の電子コンポーネントを含むことができる。

本明細書で用いる、「Ｐウェル(P-well)」という用語は、Ｐ型ドーピングを説明するために用いる。このＰ型ドーピングは半導体に植設する(implant)ことができ、約１×ｌ０^１６から約５×ｌ０^１６イオン／ｃｍ^３までのドーピング濃度を有する。同様に、本明細書で用いる、「Ｎ―ウェル」という用語はＮ型ドーピングを説明するために用いる。このＮ型ドーピングは、約１×１０^１６から約５×１０^１６イオン／ｃｍ^３までのドーピング濃度を有する。

本明細書で用いる、「Ｐ―」又は「Ｐ―マイナス」という用語は、Ｐ型ドーピングを説明するために用いる。このＰ型ドーピングは、半導体に植設することができ、約８×１０^１６約から２×１０^１７イオン／ｃｍ^３までのドーピング濃度を有する。

本明細書で用いる、「Ｐ＋」又は「Ｐ―プラス」という用語は、Ｐ型ドーピングを説明するために用いる。このＰ型ドーピングは半導体に植設することができ、約１×１０^１９から５×１０^１９イオン／ｃｍ^３までのドーピング濃度を有する。同様に、本明細書で用いる、「Ｎ＋」又は「Ｎ―プラス」という用語は、Ｎ型ドーピングを説明するために用いる。このＮ型ドーピングは、約８×１０^１９から約２×１０^２０イオン／ｃｍ^３までのドーピング濃度を有する。

本明細書で用いる、「Ｐ型バリア層」又は「ＰＢＬ」という用語は、Ｐ型ドーピングを説明するために用いる。このＰ型ドーピングは、半導体に植設することができ、そして、約１×１０^１７から約３×１０^１７イオン／ｃｍ^３までのドーピング濃度を有する。

本明細書で用いる、「Ｎ型バリア層」又は「ＮＢＬ」という用語は、Ｎ型ドーピングを説明するために用いる。このＮ型ドーピングは、それは約８×１０^８から約２×１０^９イオン／ｃｍ^３のドーピング濃度を有する。

本明細書で用いる、「Ｎエピ(N-epi)」又は単に「エピ(epi)」という用語は、半導体基板の全部又はその実質部分について堆積されるＮ型ドーピングを有する半導体層を説明するために用いる。

Ｎエピ層は、半導体基板において「成長」し、約１×ｌＯ^１５から約３×ｌ０^１５イオン／ｃｍ^３のドーピング濃度を有する。
本明細書で用いる、「低ドープ・ドレイン(lighlty-doped drain)」又は単に「ＬＤＤ」という用語は、例えば、金属酸化物半導体（ＭＯＳ）トランジスタのドレイン領域、又はソース領域において、ドーピングを有する半導体層を説明するために用いる。本明細書に記載するＮＬＤＤは、Ｎ型エレメントでドーピングされる。本明細書に記載するＰＬＤＤは、Ｐ型エレメントでドーピングされる。ＬＤＤ層は、半導体に植設することができ、約８×１０^１６から約２×１０^７イオン／ｃｍ^３のドーピング濃度を有する。

本明細書で用いる、「ポリシリコン」又は単に「ポリ(poly)」という用語は、例えば、ＭＯＳＦＥＴ及びＣＭＯプロセス技術における伝導性のゲート材料として用いることができる多結晶(poly-crystalline )半導体層を説明するために用いる。ポリ層は、例えば低圧の化学蒸着（ＬＰＣＶＤ）技術を使用して堆積させることができる。ポリ層はまた、他の技術を使用して形成することもできる。このポリ層は、Ｎ型又はＰ型のドーピングによって濃密にドーピングする(dope)ことができ、約１×１０^２０から約５×１０^２０イオン／ｃｍ^３までのドーピング濃度を有する。本明細書において説明するポリ層は、Ｎ型イオンでドーピングする。

本発明を説明する前に、本明細書では、特別な形状（例えば、矩形であるか円形）を有する集積回路構造に対して時折参照がなされる点に留意すべきである。しかしながら、当業者にとって、本明細書において説明する技術が各種のサイズ及び形状に適用可能であることが認められよう。

特定のドーピング濃度範囲にある特定のドーピング濃度を有する特定の集積回路構造を上記説明した一方、他の集積回路製造プロセスにおいて、類似の構造が他のドーピング濃度範囲にある他のドーピング濃度で形成できることが理解されよう。

図１―９において、参照符号１０ａ―ｌ０ｉは、それぞれ、ホール効果素子を有する集積回路の製造時の進歩的なプロセス・ステップを表す構造に関連する。図８及び９は、最終パッキング前であることを除いた、完成した集積回路を示している。図１０及び１１はまた、最終パッキング以前の完成した集積回路を示しており、ここでは、以前のプロセス・ステップは明確に示されないものの、この以前のプロセス・ステップは、通常、図１―９から理解されよう。

特に明記しない限り、本明細書においては、後述するステップの特定のシーケンスのみが説明され、本発明の要旨を逸脱しない範囲で変更可能であることが理解されるべきである。したがって、特に明記しない限り、後述するプロセス・ステップは秩序だっておらず、このことは、当該ステップが、可能な場合に如何なる利便性をもって又は如何なる望ましい順序でも実行することができることを意味する。

これから図１を参照する。例示的な集積回路１０ａはシリコン基板１２の上に形成され、ここでは、エピ層１４が最初に形成される。いくつかの実施形態では、このエピ層１４は、ｎエピ層である。基板は、未ドーピング、又はＰ型材料によって低(lightly)ドーピングすることができる。以下の考察から明らかとなる理由により、ＰＬＤＤ植設(implant)１８は、エピ層１４に植設することができる。いくつかの実施形態では、ＰＬＤＤ植設１８は、他のエレメントも用いることができることを除き、ホウ素ドーピングした植設(implant)とすることができる。このＰＬＤＤ植設１８は、バリア植設層を形成する。

集積回路１０ａは、電子コンポーネント、例えば、ケイ素化合物バリア２６を有するポリシリコン・ゲート２８を含んだ電界効果トランジスタ（ＦＥＴ）２４を含むことができる。明確化のために、ＦＥＴ２４のドレイン及びソースについては示していない。集積回路１０ａはまた、受動的な電子コンポーネント（図示せず）を含むこともできる。しかしながら、集積回路１０ａは、更に詳細に後述する特定のホール効果素子以外の能動的又は受動的な如何なる電子コンポーネントも含む必要はない。

中間層誘電体（ＩＬＤ）層１６は、エピ層１４上に成長することができる。このＩＬＤ層は、キャビティ２２を形成するためにエッチングすることができる。いくつかの実施形態では、このＩＬＤ層１６は、二酸化ケイ素から成る。他の実施態様では、このＩＬＤ層１６は、窒化ケイ素から成る。更に他の実施形態では、このＩＬＤ層１６は、スピン・オン・グラス(glass)又はスピン・オン・ポリマ、例えば、ポリイミド、ＳＵ―８又はベンゾシクロブテン（ＢＣＢ）材から成ることができるが、これに限定されない。

金属層２０、例えば、チタン又は窒化チタンのバリア金属層２０は、ＩＬＤ層２０上に堆積することができ、キャビティ３３の内面を覆うことができる。金属、例えば、タングステン（Ｗ）又はアルミニウム（Ａｌ）は、キャビティ２２に堆積させることができ、集積回路１０ａにおいて電子コンポーネントに対する導電性コンタクト２３を形成する。

集積回路１０ａは、後述するホール効果素子を形成することへの出発点(starting point)となる。
これより図２を参照すると、図１と同様のエレメントが、同様の参照符号を有して示される。ＩＬＤ層１６は、エッチチングすることができ、エピ層１４の深さ又は深さの近くまで、及びＰＬＤＤ植設１８の上にＰＬＤＤ植設１８の深さまでキャビティ３０を形成する。

これより図３を参照すると、図１及び２と同様のエレメントが同様の参照符号を有して示される。ゲルマニウム材、例えばＮ型ゲルマニウム材は、ゲルマニウム構造３２を形成するためにキャビティ３０に堆積させることができる。いくつかの実施形態では、ゲルマニウム材は選択的な化学堆積プロセスによって堆積され、その結果、ゲルマニウム構造３２は、大部分がキャビティ３０内となる。他の実施態様では、ゲルマニウム材は、一般の化学堆積プロセスによって堆積され、その結果、ゲルマニウム構造３２は、キャビティ３０内及び第１の絶縁層１６の表面より上、即ち領域３２ａとなる。以下により、ゲルマニウム構造３２がホール効果素子のホール・プレートを形成することが明らかになるであろう。

これより図４を参照すると、図１―３と同様のエレメントが同様の参照符号を有して示される。図３の集積回路１０ｃは、例えば、ケミカル・メカニカル・ポリシング（ＣＭＰ）プロセスで磨くことができ、集積回路ｌ０ｄを生成する。そのために、ゲルマニウム材の領域３２ａ（図３）を除去してフラットな表面を有するゲルマニウム構造３２を形成する。しかしながら、他の実施形態では、この集積回路１０ｃは磨かず、このプロセスは、図５に示されるものへと続く。

ＰＬＤＤ植設１８、バリア植設層は、エピ層１４からゲルマニウム構造３２を電気的に絶縁するように機能できることが理解されよう。
これより図５を参照すると、図１―４と同様のエレメントが同様の参照符号を有して示される。金属層２０はエッチングすることができ、コンタクト金属３４、例えば、所謂メタル・ワン（Ｍ１）層におけるアルミニウム、銅、又はこのどちらかの合金は、金属層２０に堆積されて導電性コンタクト２３へのコンタクトを形成する。他の金属層３６、例えば、他のチタン又は窒化チタンの金属層３６は、例えば、更なるプロセスの間の反射防止コーティングの目的で、金属層３４の上に堆積することができる。

これより図６を参照すると、図１―５と同様のエレメントが同様の参照符号を有して示される。金属間誘電体（ＩＭＤ）層３８は、ＩＬＤ層１６の上に、及び、金属層３６の上に形成することができる。このＩＭＤ層３８は、二酸化ケイ素、ポリマ（例えば、ポリイミド、ＳＵ―８若しくはベンゾシクロブテン（ＢＣＢ）材）、窒化ケイ素又はスピン・オン・グラスの内選択された一つから成ることができる。このＩＭＤ層２８は、キャビティ４２，４０ａ，４０ｂを形成するためにエッチングすることができる。このキャビティ４０ａ，４０ｂは、それぞれのコンタクト領域３２ａ，３２ｂをゲルマニウム構造３２に近位(proximate)して有する。

これより図７を参照すると、図１―６と同様のエレメントが同様の参照符号を有して示される。金属層５０は、他のチタン又は窒化チタンのバリア金属層５０とすることができ、ＩＭＤ層３８の上に、及びキャビティ４２，４０ａ，４０ｂに堆積することができる。金属、例えば、タングステン、アルミニウム又は銅は、キャビティ４２，４０ａ，４０ｂを充填するために堆積させることができ、それぞれ導電性コンタクト４４，４６ａ，４６ｂを形成する。導電性コンタクト４６ａ，４６ｂは、ゲルマニウム構造３２に接触するホール・セル・コンタクトであり、上述のとおり、ホール効果素子のホール・プレートを形成する。

２つの導電性コンタクト４６ａ、４６ｂが示される一方で、より多くの導電性コンタクトが他のコンタクト・ポイントにおいてゲルマニウム構造３２に接触するために形成できることを認識すべきである。

これより図８を参照すると、図１―７と同様のエレメントが同様の参照符号を有して示される。他の金属層４８、所謂メタル・ツー層、例えば、アルミニウム、銅又はこのどちらかの合金は、ＩＭＤ層３８の上に、及び金属層５０の上に堆積することができる。この金属層４８は、エッチングして領域４８ａ，４８ｂ，４８ｃを形成することができる。領域４８ｂは、ホール効果素子のフィールド・プレートを形成することができる。領域４８ａ、４８ｃは、それぞれ導電性コンタクト４６ａ，４６ｂ、即ち、ホール・プレート３２を、他の回路エレメントに結合することができる。他の金属層５２は、他のチタン又は窒化チタンのバリア金属層５２とすることができ、金属層４８の上に堆積することができる。

ホール効果素子が完成し、このホール効果素子は、ホール・プレート３２、フィールド・プレート４８ｂ及びこのホール・プレート３２に対する複数の導電性コンタクト４６ａ、４６ｂを有している。

示した実施形態では、ホール・プレート３２はＮ型ゲルマニウム材から製造される。このＮ型ゲルマニウム材はシリコン材よりも高い移動度を有することが知られている。したがって、このＮ型ホール・プレート３２を有するホール効果素子は、シリコン・ホール・プレートを有する従来型のホール効果素子より高い感度を有する。

Ｐ型ゲルマニウム材はまた、シリコン材より高い移動度を有することも知られている（しかし、Ｎ型ゲルマニウム程は高くない）。
したがって、他の実施形態では、ホール・プレート３２は、Ｐ型ゲルマニウム材から形成することができ、その結果、シリコン・ホール・プレートを有するホール効果素子よりも尚も優れた（即ち、より高い感度を有する）ホール効果素子となる。

側面から示したホール・プレート３２及びフィールド・プレート４８ｂは、上方からは、例えば、円形、矩形、正方形、八角形又は十字形状といった如何なる形状も有することができる。

これより第１の代替の実施形態について図９を参照すると、図１―８と同様のエレメントが同様の参照符号を有して示される。Ｍ１層３４が代替として領域３４ａ，３４ｂに形成及びエッチングされる。この領域３４ｂは、図８のフィールド・プレート４８ｂに代わってフィールド・プレート３４ｂを形成する。

ホール・プレート３２とフィールド・プレート３４ｂの間における電気伝導を回避するために、中間層誘電体（ＩＬＤ２）層５４が、ホール・プレート３２とＭ１層３４の間に形成される。いくつかの実施形態では、ＩＬＤ２層５４は、二酸化ケイ素から成る。他の実施態様では、ＩＬＤ２層５４は窒化ケイ素から成る。更なる他の実施形態では、ＩＬＤ２層５４は、スピン・オン・グラス又はスピン・オン・ポリマ、例えば、ポリイミド、ＳＵ―８又はベンゾシクロブテン（ＢＣＢ）材を含むがこれに限定されない。

図１０及び１１は、ゲルマニウム・ホール・プレートを有するホール効果素子の代替の実施形態を示している。図１０及び１１においてこの集積回路及び関連するホール効果素子を達成するさまざまなプロセス・ステップについては示されていないが、特に上記図１―９の説明の観点から理解されるであろう。

これより図１０を参照すると、集積回路１００は、基板１１２、エピ層１１４、ＩＬＤ層１１６、ＩＭＤ層１３８及びＭ１層１３４、並びに図１―９における対応エレメントを有する全てを含む。集積回路１００はまた、ゲルマニウム構造１３２、即ち、ホール・プレート１３２も含み、ＩＬＤ層１６において形成される図１―９のゲルマニウム構造３２とは異なりエピ層１１４において形成される。この構成においては、ゲルマニウム構造１３２がＮ型ゲルマニウムから成るときに、ゲルマニウム構造１３２はＰ型バリア層（ＰＢＬ）１０２を有するエピ層１１４、Ｐ型バリア層１０２の上のＰ型ウェル１０４及びＰ型ウェル１０４の上のＰ＋領域１０８から分離することができる。

いくつかの実施形態では、ゲルマニウム構造１３２は、等方性エッチング液を用いた溝掘りプロセスによって、キャビティ１３０に形成され、その結果、キャビティ１３０は、エピ層１１４に約６〜約１０ミクロンの深さでほとんど垂直側壁を有する。所謂ボッシュ・プロセスについて以下に説明する。

導電性コンタクト１４６ａ、１４６ｂは、ＩＬＤ層１１６内及びＩＬＤ層１１６上に形成され、ＩＭＤ層３８内及びＩＭＤ層３８上に形成される図８及び９の導電性コンタクトとは異なる。

上方から見ると、Ｐ型バリア層（ＰＢＬ）１０２、Ｐ型ウェル１０４及びＰ＋領域１０８は、ゲルマニウム構造１３２の上面形状に一致するような、例えば円形又は矩形といった形状を有することができる。

フィールド・プレート１３４ｂは、メタル・ワン（Ｍ１）層１３４において形成される。しかしながら、他の実施形態では、フィールド・プレートは、例えば図８に示したメタル・ツー（Ｍ２）層において形成することができる。

これより図１１を参照すると、集積回路２００は、基板２１２、エピ層２１４、ＩＬＤ層２１６、ＩＭＤ層２３８及びＭ１層２３４、並びに図１―１０の対応エレメントを有する全てを含む。集積回路２００は、シリコン基板２１２の第２の表面２１２ｂにおいて形成される、ゲルマニウム構造２３２、即ちホール・プレート２３２を含む。これは、ＩＬＤ層１６において形成される、図１―９のゲルマニウム構造３２と異なる。

導電性コンタクト２４６ａ，２４６ｂは、ＩＬＤ層２１６内及びＩＬＤ層２１６上に、エピ層２１４内及びエピ層２１４上に、並びにシリコン基板２１２の多くにの内及びシリコン基板２１２の多くの上に形成される。これは、図８及び９の導電性コンタクトとは異なる。図８及び９の導電性コンタクトは、ＩＭＤ層３８（及び、このＩＭＤ層３８の上の他のプロセス層）のみの内、及びＩＭＤ層３８（及び、このＩＭＤ層３８の上の他のプロセス層）のみの上に形成される。

基板２１２は、それぞれ対向する第１の表面２１２ａ及び第２の表面２１２ｂを有する。電子コンポーネント１２４は、第１表面２１２ａに近位(proximate)し、ゲルマニウム構造は第２表面２１２ｂにおいて形成される。任意には、絶縁層２５０、例えば酸化物層は、基板２１２の第２表面２１２ｂの上に形成することができ、基板２１２及びホール・プレート２３２を、集積回路２００が付着する取り付け構造（図示せず）から電気的に絶縁する。

構造、特にシリコン基板２１２が、相対スケールで示されていないと認識されるであろう。例えば、シリコン基板２１２は、厚さ約１００〜約８００ミクロンとすることができ、及び、ゲルマニウム構造２３２は約１０のミクロン厚に対して約２ミクロンとすることができる。したがって、このゲルマニウム構造２３２は、基板の第２表面２１２ｂの近くにあり、第１表面２１２ａの近くにはない。

上述のとおり、導電性コンタクト２４６ａ，２４６ｂ、及び、特に、導電性コンタクト２４６ａ，２４６ｂが形成されるキャビティ２４０ａ，２４０ｂについて、十分な量の材料によってエッチングされなければならないことが理解されよう。この目的で、「ボッシュ・プロセス」と称される方法を、時々用いることができる。ボッシュ・プロセスは、等方性エッチングを用い、この後にポリテトラフルオロエチレン（ＰＴＦＥ）層での不動態化が続く。そして、他のエッチングが続き、このステップは、所望の深さが達成されるまで繰り返される。ボッシュ・プロセスは、キャビティ２４０ａ，２４０ｂにとって望ましい、ほぼ垂直側壁を有する深いキャビティを達成することができる。このボッシュ・プロセスは、例えば、２００１年９月４日に発行された米国特許第６,２８４,１４８号、又は２００１年１０月１６日に発行された米国特許第６,３０３,５１２号といったロバート・ボッシュ社(Robert Bosch Gmbh)に譲渡された１つ以上の特許に記載されている。

フィールド・プレート２３４ｂは、メタル・ワン（Ｍ１）層２３４において形成される。しかしながら、他の実施形態では、フィールド・プレートは、例えば図８に示されるように、メタル・ツー（Ｍ２）層において形成することができる。

キャビティ２３０が、基板２１２の第２表面２１２ｂ、即ちバックサイドにおいて形成されることを示す一方で、他の実施形態では、基板２１２の第１表面２１２ａにおいてキャビティ２３０を形成することも可能である。これら実施形態では、ゲルマニウム構造２３２は基板２１２の第１表面２１２ａに近位(proximate)する。

本明細書において引用したすべての文献は、当該引用により本明細書にこれら全部を組み込むものとする。
この特許の主題である様々な概念、構造及び技構を例示するのに役立つ、好ましい実施形態を説明したことにより、これら概念、構造及び技構を組み込んだ他の実施形態を用いることができることは、当業者にとって明らかになろう。

したがって、特許発明の範囲は、説明した実施形態に限定されるべきではなく、むしろ以下の特許請求の範囲の趣旨及び範囲によってのみ限定されるべきである。

Claims

集積回路を製造する方法であって、ホール効果素子を製造するステップを含んでおり、該ホール効果素子を製造するステップが、
シリコン基板の上にエピ層を形成するステップと、
前記エピ層の上に第１の絶縁層を形成するステップと、
前記第１絶縁層、前記エピ層、又は前記基板のうち少なくとも１つにキャビティを形成するステップと、
前記ホール効果素子のホール・プレートに対応するゲルマニウム構造を形成するために、ゲルマニウムを前記キャビティに堆積させるステップと、
を含む、方法。
前記集積回路を製造する前記方法が、更に、前記シリコン基板内に又はシリコン基板上において電子コンポーネントを製造するステップを含む、請求項１に記載の方法。
前記ゲルマニウムを前記キャビティに堆積させる前記ステップが、前記キャビティにｎ型ゲルマニウムを堆積させることを含む、請求項２に記載の方法。
請求項２に記載の方法であって、更に、
過剰なゲルマニウムを取り除くために磨くステップであって、その結果、前記キャバティ内に堆積されるゲルマニウム構造となるステップを含む、方法。
前記第１絶縁層の上に金属層を形成する、請求項４に記載の方法。
請求項２に記載の方法において、前記ホール効果素子を製造する前記ステップが、更に、
前記第１絶縁層の上、及び前記ゲルマニウム構造の上に、第２の絶縁層を形成するステップと、
前記第１絶縁層、前記第２絶縁層、前記エピ層、又は前記基板のうち少なくとも１つを、前記ゲルマニウム構造に近接する深さまでエッチングするステップであって、その結果、前記ゲルマニウム構造の上に堆積された複数のコンタクト・キャビティとなるステップと、
前記複数のコンタクト・キャビティを導電性の材料で充填して、複数の導電性コンタクトを形成するステップと、
導電層を前記ゲルマニウム構造の上に、少なくとも前記複数の導電性コンタクト間の領域において形成するステップであって、前記導電層が前記ホール効果素子におけるフィールド・プレートを形成する、ステップと、
を含む、方法。
前記導電層が前記第２絶縁層の上に形成される、請求項６に記載の方法。
前記導電層が前記ゲルマニウム構造の上、及び前記第２絶縁層の下に形成される、請求項６に記載の方法。
請求項６に記載の方法において、前記ゲルマニウムを前記キャビティに堆積させる前記ステップが、選択的な化学堆積プロセスにより前記ゲルマニウムを前記キャビティに堆積させるステップであって、その結果、前記ゲルマニウムの大部分が前記キャビティ内にあるステップを含む、方法。
請求項６に記載の方法において、前記ゲルマニウムを前記キャビティに堆積させる前記ステップが、一般的な化学堆積プロセスにより前記ゲルマニウムを前記キャビティに堆積させるステップであって、その結果、前記キャビティ内及び前記第１絶縁層の表面上の双方にあるステップを含む、方法。
請求項６に記載の方法において、前記ホール効果素子を製造する前記ステップが、更に、前記エピ層及び前記ゲルマニウム構造の間でバリア・イオン注入(implant)層を前記エピ層に拡散するステップを含む、方法。
請求項６に記載の方法において、前記ホール効果素子を製造する前記ステップが、更に、前記複数の導電性コンタクトに結合される複数の導電性構造を堆積させるステップを含み、該複数の導電性構造が前記ホール効果素子を他の回路に結合するように構成される、方法。
前記複数の導電性コンタクトがタングステンから成る、請求項６に記載の方法。
前記複数の導電性コンタクトがアルミニウムから成る、請求項６に記載の方法。
前記第１絶縁層が二酸化ケイ素から成る、請求項６に記載の方法。
前記第１絶縁層が窒化ケイ素、スピン・オン・グラス、又はポリマから成る、請求項６に記載の方法。
前記第２絶縁層が二酸化ケイ素から成る、請求項６に記載の方法。
前記第２絶縁層がポリマ、窒化ケイ素、又はスピン・オン・グラスから成る、請求項６に記載の方法。
請求項２に記載の方法において、前記キャビティを形成する前記ステップが、前記基板においてキャビティを形成するステップを含み、前記基板が、対向する第１の表面と第２の表面とを備えており、前記電子コンポーネントが前記第１表面に近位し、前記ゲルマニウム構造が前記第２表面において形成される、方法。
ホール効果素子を備える集積回路であって、該ホール効果素子が、
対向する第１の表面及び第２の表面を備えるシリコン基板と、
前記シリコン基板の第１表面の上に堆積されるエピ層と、
前記エピ層上に堆積される第１の絶縁層と、
前記第１絶縁層、前記エピ層、又は前記基板のうち少なくとも１つに形成されるキャビティと、
前記キャビティ内に堆積されたゲルマニウムから成るゲルマニウム構造であって、前記ホール効果素子のゲルマニウム・ホール・プレートに対応するゲルマニウム構造と、
を備える、集積回路。
前記シリコン基板内に又は前記シリコン基板上に堆積される電子コンポーネントを更に備える、請求項２０に記載の集積回路
前記ゲルマニウムがｎ型ゲルマニウムを含む、請求項２１に記載の集積回路。
請求項２１に記載の集積回路において、前記ホール効果素子が更に、
前記第１絶縁層の上に、及び前記ゲルマニウム構造の上に堆積された第２の絶縁層と、
前記第１絶縁層、前記第２絶縁層、前記エピ層、又は前記基板の内少なくとも１つを通じて堆積され、複数のコンタクト位置において前記ゲルマニウム構造と接触する複数の導電性コンタクトと、
少なくとも前記複数の導電性コンタクト間の領域において前記ゲルマニウム構造の上に堆積された導電層であって、前記ホール効果素子のフィールド・プレートを形成する導電層と、
を備える、集積回路。
前記導電層が前記第２絶縁層の上に堆積される、請求項２３に記載の集積回路。
前記導電層が、前記ゲルマニウム構造の上、及び前記第２絶縁層の下に堆積される、請求項２３に記載の集積回路。
前記導電層が金属層を含む、請求項２３に記載の集積回路。
前記ゲルマニウム構造が、Ｎ型ゲルマニウム材から成る、請求項２３に記載の集積回路。
請求項２３に記載の集積回路において、前記ホール効果素子が、更に、前記エピ層と前記ゲルマニウム構造の間において前記エピ層に拡散したバリア植設層を含む、集積回路。
請求項２３に記載の集積回路において、前記ホール効果素子が、更に、前記複数の導電性コンタクトに結合した複数の導電性構造を備え、該複数の導電性構造が、前記ホール効果素子を他の回路に結合するように構成される、集積回路。
前記複数の導電性コンタクトがタングステンから成る、請求項２３に記載の集積回路。
前記複数の導電性コンタクトがアルミニウムから成る、請求項２３に記載の集積回路。
前記第１絶縁層が二酸化ケイ素から成る、請求項２３に記載の集積回路。
前記第１絶縁層が窒化ケイ素、スピン・オン・グラス、又はポリマから成る、請求項２３に記載の集積回路。
前記第２絶縁層が二酸化ケイ素から成る、請求項２３に記載の集積回路。
前記第２絶縁層がポリマ、窒化ケイ素、又はスピン・オン・グラスから成る、請求項２３に記載の集積回路。
請求項２１に記載の集積回路において、前記キャビティが前記基板に形成され、前記電子コンポーネントが前記基板の第１表面に近位し、前記ゲルマニウム構造が前記基板の第２表面に形成される、集積回路。