JP5631418B2 - ゲルマニウム・ホール・プレートを有する集積ホール効果素子 - Google Patents
ゲルマニウム・ホール・プレートを有する集積ホール効果素子 Download PDFInfo
- Publication number
- JP5631418B2 JP5631418B2 JP2012553910A JP2012553910A JP5631418B2 JP 5631418 B2 JP5631418 B2 JP 5631418B2 JP 2012553910 A JP2012553910 A JP 2012553910A JP 2012553910 A JP2012553910 A JP 2012553910A JP 5631418 B2 JP5631418 B2 JP 5631418B2
- Authority
- JP
- Japan
- Prior art keywords
- germanium
- layer
- integrated circuit
- insulating layer
- hall effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/101—Semiconductor Hall-effect devices
Landscapes
- Hall/Mr Elements (AREA)
Description
このゲルマニウム・ホール・プレートは、従来型のホール効果素子のシリコン・ホール・プレートと比較して、増大した移動度を提供し、それ故、より高感度なホール効果素子を提供する。
本明細書で用いる、「低ドープ・ドレイン(lighlty-doped drain)」又は単に「LDD」という用語は、例えば、金属酸化物半導体(MOS)トランジスタのドレイン領域、又はソース領域において、ドーピングを有する半導体層を説明するために用いる。本明細書に記載するNLDDは、N型エレメントでドーピングされる。本明細書に記載するPLDDは、P型エレメントでドーピングされる。LDD層は、半導体に植設することができ、約8×1016から約2×107イオン/cm3のドーピング濃度を有する。
これより図2を参照すると、図1と同様のエレメントが、同様の参照符号を有して示される。ILD層16は、エッチチングすることができ、エピ層14の深さ又は深さの近くまで、及びPLDD植設18の上にPLDD植設18の深さまでキャビティ30を形成する。
これより図5を参照すると、図1―4と同様のエレメントが同様の参照符号を有して示される。金属層20はエッチングすることができ、コンタクト金属34、例えば、所謂メタル・ワン(M1)層におけるアルミニウム、銅、又はこのどちらかの合金は、金属層20に堆積されて導電性コンタクト23へのコンタクトを形成する。他の金属層36、例えば、他のチタン又は窒化チタンの金属層36は、例えば、更なるプロセスの間の反射防止コーティングの目的で、金属層34の上に堆積することができる。
したがって、他の実施形態では、ホール・プレート32は、P型ゲルマニウム材から形成することができ、その結果、シリコン・ホール・プレートを有するホール効果素子よりも尚も優れた(即ち、より高い感度を有する)ホール効果素子となる。
この特許の主題である様々な概念、構造及び技構を例示するのに役立つ、好ましい実施形態を説明したことにより、これら概念、構造及び技構を組み込んだ他の実施形態を用いることができることは、当業者にとって明らかになろう。
Claims (36)
- 集積回路を製造する方法であって、ホール効果素子を製造するステップを含んでおり、該ホール効果素子を製造するステップが、
シリコン基板の上にエピ層を形成するステップと、
前記エピ層の上に第1の絶縁層を形成するステップと、
前記第1絶縁層、前記エピ層、又は前記基板のうち少なくとも1つにキャビティを形成するステップと、
前記ホール効果素子のホール・プレートに対応するゲルマニウム構造を形成するために、ゲルマニウムを前記キャビティに堆積させるステップと、
を含む、方法。 - 前記集積回路を製造する前記方法が、更に、前記シリコン基板内に又はシリコン基板上において電子コンポーネントを製造するステップを含む、請求項1に記載の方法。
- 前記ゲルマニウムを前記キャビティに堆積させる前記ステップが、前記キャビティにn型ゲルマニウムを堆積させることを含む、請求項2に記載の方法。
- 請求項2に記載の方法であって、更に、
過剰なゲルマニウムを取り除くために磨くステップであって、その結果、前記キャバティ内に堆積されるゲルマニウム構造となるステップを含む、方法。 - 前記第1絶縁層の上に金属層を形成する、請求項4に記載の方法。
- 請求項2に記載の方法において、前記ホール効果素子を製造する前記ステップが、更に、
前記第1絶縁層の上、及び前記ゲルマニウム構造の上に、第2の絶縁層を形成するステップと、
前記第1絶縁層、前記第2絶縁層、前記エピ層、又は前記基板のうち少なくとも1つを、前記ゲルマニウム構造に近接する深さまでエッチングするステップであって、その結果、前記ゲルマニウム構造の上に堆積された複数のコンタクト・キャビティとなるステップと、
前記複数のコンタクト・キャビティを導電性の材料で充填して、複数の導電性コンタクトを形成するステップと、
導電層を前記ゲルマニウム構造の上に、少なくとも前記複数の導電性コンタクト間の領域において形成するステップであって、前記導電層が前記ホール効果素子におけるフィールド・プレートを形成する、ステップと、
を含む、方法。 - 前記導電層が前記第2絶縁層の上に形成される、請求項6に記載の方法。
- 前記導電層が前記ゲルマニウム構造の上、及び前記第2絶縁層の下に形成される、請求項6に記載の方法。
- 請求項6に記載の方法において、前記ゲルマニウムを前記キャビティに堆積させる前記ステップが、選択的な化学堆積プロセスにより前記ゲルマニウムを前記キャビティに堆積させるステップであって、その結果、前記ゲルマニウムの大部分が前記キャビティ内にあるステップを含む、方法。
- 請求項6に記載の方法において、前記ゲルマニウムを前記キャビティに堆積させる前記ステップが、一般的な化学堆積プロセスにより前記ゲルマニウムを前記キャビティに堆積させるステップであって、その結果、前記キャビティ内及び前記第1絶縁層の表面上の双方にあるステップを含む、方法。
- 請求項6に記載の方法において、前記ホール効果素子を製造する前記ステップが、更に、前記エピ層及び前記ゲルマニウム構造の間でバリア・イオン注入(implant)層を前記エピ層に拡散するステップを含む、方法。
- 請求項6に記載の方法において、前記ホール効果素子を製造する前記ステップが、更に、前記複数の導電性コンタクトに結合される複数の導電性構造を堆積させるステップを含み、該複数の導電性構造が前記ホール効果素子を他の回路に結合するように構成される、方法。
- 前記複数の導電性コンタクトがタングステンから成る、請求項6に記載の方法。
- 前記複数の導電性コンタクトがアルミニウムから成る、請求項6に記載の方法。
- 前記第1絶縁層が二酸化ケイ素から成る、請求項6に記載の方法。
- 前記第1絶縁層が窒化ケイ素、スピン・オン・グラス、又はポリマから成る、請求項6に記載の方法。
- 前記第2絶縁層が二酸化ケイ素から成る、請求項6に記載の方法。
- 前記第2絶縁層がポリマ、窒化ケイ素、又はスピン・オン・グラスから成る、請求項6に記載の方法。
- 請求項2に記載の方法において、前記キャビティを形成する前記ステップが、前記基板においてキャビティを形成するステップを含み、前記基板が、対向する第1の表面と第2の表面とを備えており、前記電子コンポーネントが前記第1表面に近位し、前記ゲルマニウム構造が前記第2表面において形成される、方法。
- ホール効果素子を備える集積回路であって、該ホール効果素子が、
対向する第1の表面及び第2の表面を備えるシリコン基板と、
前記シリコン基板の第1表面の上に堆積されるエピ層と、
前記エピ層上に堆積される第1の絶縁層と、
前記第1絶縁層、前記エピ層、又は前記基板のうち少なくとも1つに形成されるキャビティと、
前記キャビティ内に堆積されたゲルマニウムから成るゲルマニウム構造であって、前記ホール効果素子のゲルマニウム・ホール・プレートに対応するゲルマニウム構造と、
を備える、集積回路。 - 前記シリコン基板内に又は前記シリコン基板上に堆積される電子コンポーネントを更に備える、請求項20に記載の集積回路
- 前記ゲルマニウムがn型ゲルマニウムを含む、請求項21に記載の集積回路。
- 請求項21に記載の集積回路において、前記ホール効果素子が更に、
前記第1絶縁層の上に、及び前記ゲルマニウム構造の上に堆積された第2の絶縁層と、
前記第1絶縁層、前記第2絶縁層、前記エピ層、又は前記基板の内少なくとも1つを通じて堆積され、複数のコンタクト位置において前記ゲルマニウム構造と接触する複数の導電性コンタクトと、
少なくとも前記複数の導電性コンタクト間の領域において前記ゲルマニウム構造の上に堆積された導電層であって、前記ホール効果素子のフィールド・プレートを形成する導電層と、
を備える、集積回路。 - 前記導電層が前記第2絶縁層の上に堆積される、請求項23に記載の集積回路。
- 前記導電層が、前記ゲルマニウム構造の上、及び前記第2絶縁層の下に堆積される、請求項23に記載の集積回路。
- 前記導電層が金属層を含む、請求項23に記載の集積回路。
- 前記ゲルマニウム構造が、N型ゲルマニウム材から成る、請求項23に記載の集積回路。
- 請求項23に記載の集積回路において、前記ホール効果素子が、更に、前記エピ層と前記ゲルマニウム構造の間において前記エピ層に拡散したバリア植設層を含む、集積回路。
- 請求項23に記載の集積回路において、前記ホール効果素子が、更に、前記複数の導電性コンタクトに結合した複数の導電性構造を備え、該複数の導電性構造が、前記ホール効果素子を他の回路に結合するように構成される、集積回路。
- 前記複数の導電性コンタクトがタングステンから成る、請求項23に記載の集積回路。
- 前記複数の導電性コンタクトがアルミニウムから成る、請求項23に記載の集積回路。
- 前記第1絶縁層が二酸化ケイ素から成る、請求項23に記載の集積回路。
- 前記第1絶縁層が窒化ケイ素、スピン・オン・グラス、又はポリマから成る、請求項23に記載の集積回路。
- 前記第2絶縁層が二酸化ケイ素から成る、請求項23に記載の集積回路。
- 前記第2絶縁層がポリマ、窒化ケイ素、又はスピン・オン・グラスから成る、請求項23に記載の集積回路。
- 請求項21に記載の集積回路において、前記キャビティが前記基板に形成され、前記電子コンポーネントが前記基板の第1表面に近位し、前記ゲルマニウム構造が前記基板の第2表面に形成される、集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/708,855 | 2010-02-19 | ||
US12/708,855 US8384183B2 (en) | 2010-02-19 | 2010-02-19 | Integrated hall effect element having a germanium hall plate |
PCT/US2011/020619 WO2011102923A1 (en) | 2010-02-19 | 2011-01-10 | Integrated hall effect element having a germanium hall plate |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013520794A JP2013520794A (ja) | 2013-06-06 |
JP5631418B2 true JP5631418B2 (ja) | 2014-11-26 |
Family
ID=43836721
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012553910A Active JP5631418B2 (ja) | 2010-02-19 | 2011-01-10 | ゲルマニウム・ホール・プレートを有する集積ホール効果素子 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8384183B2 (ja) |
JP (1) | JP5631418B2 (ja) |
DE (1) | DE112011100605B4 (ja) |
WO (1) | WO2011102923A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8384183B2 (en) | 2010-02-19 | 2013-02-26 | Allegro Microsystems, Inc. | Integrated hall effect element having a germanium hall plate |
JP5998380B2 (ja) * | 2011-03-07 | 2016-09-28 | 国立研究開発法人産業技術総合研究所 | 半導体基板、半導体装置および半導体基板の製造方法 |
US9548443B2 (en) * | 2013-01-29 | 2017-01-17 | Allegro Microsystems, Llc | Vertical Hall Effect element with improved sensitivity |
US9099638B2 (en) | 2013-03-15 | 2015-08-04 | Allegro Microsystems, Llc | Vertical hall effect element with structures to improve sensitivity |
US9312473B2 (en) | 2013-09-30 | 2016-04-12 | Allegro Microsystems, Llc | Vertical hall effect sensor |
US9257537B2 (en) * | 2013-12-27 | 2016-02-09 | International Business Machines Corporation | Finfet including improved epitaxial topology |
KR102282640B1 (ko) * | 2014-11-24 | 2021-07-27 | 주식회사 키 파운드리 | 매립형 마그네틱 센서를 갖는 반도체 소자의 제조방법 |
US9857437B2 (en) * | 2015-04-10 | 2018-01-02 | Allegro Microsystems, Llc | Hall effect sensing element |
US9941999B1 (en) * | 2017-03-08 | 2018-04-10 | Allegro Microsystems, Llc | Methods and apparatus for communication over an isolation barrier with monitoring |
US11217718B2 (en) | 2019-02-11 | 2022-01-04 | Allegro Microsystems, Llc | Photodetector with a buried layer |
US11296247B2 (en) | 2019-02-11 | 2022-04-05 | Allegro Microsystems, Llc | Photodetector with a buried layer |
US11115244B2 (en) | 2019-09-17 | 2021-09-07 | Allegro Microsystems, Llc | Signal isolator with three state data transmission |
Family Cites Families (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4578692A (en) * | 1984-04-16 | 1986-03-25 | Sprague Electric Company | Integrated circuit with stress isolated Hall element |
KR900007687B1 (ko) | 1986-10-17 | 1990-10-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 플라즈마처리방법 및 장치 |
JP2918892B2 (ja) | 1988-10-14 | 1999-07-12 | 株式会社日立製作所 | プラズマエッチング処理方法 |
US5241197A (en) * | 1989-01-25 | 1993-08-31 | Hitachi, Ltd. | Transistor provided with strained germanium layer |
US5618379A (en) | 1991-04-01 | 1997-04-08 | International Business Machines Corporation | Selective deposition process |
US5474650A (en) | 1991-04-04 | 1995-12-12 | Hitachi, Ltd. | Method and apparatus for dry etching |
DE4241045C1 (de) | 1992-12-05 | 1994-05-26 | Bosch Gmbh Robert | Verfahren zum anisotropen Ätzen von Silicium |
US5357119A (en) * | 1993-02-19 | 1994-10-18 | Board Of Regents Of The University Of California | Field effect devices having short period superlattice structures using Si and Ge |
JPH08507413A (ja) * | 1993-03-08 | 1996-08-06 | マツクス―プランク―ゲゼルシヤフト ツール フエルデルングデル ヴイツセンシヤフテン エー フアウ | 電流接続体および電圧接続体を有するホール効果装置 |
DE4317623C2 (de) | 1993-05-27 | 2003-08-21 | Bosch Gmbh Robert | Verfahren und Vorrichtung zum anisotropen Plasmaätzen von Substraten und dessen Verwendung |
JP3239596B2 (ja) * | 1994-02-23 | 2001-12-17 | 株式会社デンソー | 半導体装置 |
ATE251341T1 (de) | 1996-08-01 | 2003-10-15 | Surface Technology Systems Plc | Verfahren zur ätzung von substraten |
DE19706682C2 (de) | 1997-02-20 | 1999-01-14 | Bosch Gmbh Robert | Anisotropes fluorbasiertes Plasmaätzverfahren für Silizium |
DE19736370C2 (de) | 1997-08-21 | 2001-12-06 | Bosch Gmbh Robert | Verfahren zum anisotropen Ätzen von Silizium |
DE19847455A1 (de) | 1998-10-15 | 2000-04-27 | Bosch Gmbh Robert | Verfahren zur Bearbeitung von Silizium mittels Ätzprozessen |
DE19919832A1 (de) | 1999-04-30 | 2000-11-09 | Bosch Gmbh Robert | Verfahren zum anisotropen Plasmaätzen von Halbleitern |
DE10006035A1 (de) | 2000-02-10 | 2001-08-16 | Bosch Gmbh Robert | Verfahren zur Herstellung eines mikromechanischen Bauelements sowie ein nach dem Verfahren hergestelltes Bauelement |
JP3955195B2 (ja) * | 2001-08-24 | 2007-08-08 | 株式会社日立グローバルストレージテクノロジーズ | 磁界センサー及び磁気ヘッド |
DE10209763A1 (de) | 2002-03-05 | 2003-10-02 | Bosch Gmbh Robert | Vorrichtung und Verfahren zum anisotropen Plasmaätzen eines Substrates, insbesondere eines Siliziumkörpers |
DE10214620B4 (de) | 2002-04-03 | 2010-02-04 | Robert Bosch Gmbh | Verfahren zur plasmalosen Gasphasenätzung eines Siliziumwafers und Vorrichtung zu deren Durchführung |
US6683359B2 (en) | 2002-06-21 | 2004-01-27 | The United States Of America As Represented By The Secretary Of The Navy | Hall effect device with multiple layers |
GB2396053B (en) | 2002-10-23 | 2006-03-29 | Bosch Gmbh Robert | Device and process for anisotropic plasma etching of a substrate,in particular a silicon body |
JP4696455B2 (ja) * | 2004-03-09 | 2011-06-08 | 株式会社デンソー | ホール素子および磁気センサおよび磁気検出方法 |
US7015557B2 (en) * | 2004-04-16 | 2006-03-21 | Honeywell International Inc. | Hall element with segmented field plate |
US7002229B2 (en) * | 2004-06-16 | 2006-02-21 | Honeywell International Inc. | Self aligned Hall with field plate |
JP2007003237A (ja) * | 2005-06-21 | 2007-01-11 | Denso Corp | 電流センサ |
JP2007108011A (ja) * | 2005-10-13 | 2007-04-26 | Asahi Kasei Electronics Co Ltd | 磁気センサ及びその製造方法 |
US7768083B2 (en) * | 2006-01-20 | 2010-08-03 | Allegro Microsystems, Inc. | Arrangements for an integrated sensor |
JP5300205B2 (ja) * | 2007-03-22 | 2013-09-25 | キヤノン株式会社 | 標的物質検出素子、標的物質検出方法、標的物質検出素子の製造方法 |
US7626377B2 (en) * | 2008-02-18 | 2009-12-01 | Honeywell International Inc. | Hall-effect device with merged and/or non-merged complementary structure |
US7737534B2 (en) | 2008-06-10 | 2010-06-15 | Northrop Grumman Systems Corporation | Semiconductor devices that include germanium nanofilm layer disposed within openings of silicon dioxide layer |
US7772661B2 (en) * | 2008-07-23 | 2010-08-10 | Honeywell International Inc. | Hall-effect magnetic sensors with improved magnetic responsivity and methods for manufacturing the same |
US7936029B2 (en) * | 2009-02-19 | 2011-05-03 | Allegro Microsystems, Inc. | Hall effect element having a hall plate with a perimeter having indented regions |
US8736003B2 (en) * | 2009-12-18 | 2014-05-27 | Allegro Microsystems, Llc | Integrated hybrid hall effect transducer |
US8384183B2 (en) | 2010-02-19 | 2013-02-26 | Allegro Microsystems, Inc. | Integrated hall effect element having a germanium hall plate |
-
2010
- 2010-02-19 US US12/708,855 patent/US8384183B2/en active Active
-
2011
- 2011-01-10 DE DE112011100605.5T patent/DE112011100605B4/de active Active
- 2011-01-10 JP JP2012553910A patent/JP5631418B2/ja active Active
- 2011-01-10 WO PCT/US2011/020619 patent/WO2011102923A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
DE112011100605T5 (de) | 2013-01-24 |
JP2013520794A (ja) | 2013-06-06 |
US20110204460A1 (en) | 2011-08-25 |
DE112011100605T8 (de) | 2013-04-04 |
DE112011100605B4 (de) | 2018-04-05 |
US8384183B2 (en) | 2013-02-26 |
WO2011102923A1 (en) | 2011-08-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5631418B2 (ja) | ゲルマニウム・ホール・プレートを有する集積ホール効果素子 | |
TWI405299B (zh) | 具有溝渠結構的半導體元件與方法 | |
US8642459B2 (en) | Method for forming a semiconductor device with an isolation region on a gate electrode | |
EP1359624A2 (en) | Vertical type MOSFET and manufacturing method thereof | |
KR101787352B1 (ko) | 매립된 절연 층 및 그를 통해 연장하는 수직 도전 구조를 포함하는 전자 디바이스 및 이를 형성하는 공정 | |
JP5298565B2 (ja) | 半導体装置およびその製造方法 | |
US9331025B2 (en) | Die edge sealing structures and related fabrication methods | |
US20140308788A1 (en) | Method for fabricating power semiconductor device | |
US20130082321A1 (en) | Dual-gate vdmos device | |
US10672901B2 (en) | Power transistor with terminal trenches in terminal resurf regions | |
US9673081B2 (en) | Isolated through silicon via and isolated deep silicon via having total or partial isolation | |
US20230165165A1 (en) | Hall sensor with performance control | |
US8710621B2 (en) | Bipolar transistor with diffused layer between deep trench sidewall and collector diffused layer | |
JP5752810B2 (ja) | 半導体装置 | |
US20180061979A1 (en) | Method of Manufacturing a Superjunction Semiconductor Device and Superjunction Semiconductor Device | |
US20140077261A1 (en) | Power semiconductor device and method of manufacturing power semiconductor device | |
US20150054064A1 (en) | Power semiconductor device with super junction structure and interlaced, grid-type trench network | |
US9431286B1 (en) | Deep trench with self-aligned sinker | |
CN113808914A (zh) | 将半导体衬底减薄至高均匀性的方法以及半导体衬底 | |
WO2014087633A1 (ja) | スーパージャンクション構造の縦型mosfetを有する半導体装置およびその製造方法 | |
US20090152670A1 (en) | Semiconductor device and method of fabricating the same | |
CN105322027B (zh) | 肖特基二极管及其制造方法 | |
US10053360B1 (en) | Pseudo SOI process | |
US7329605B2 (en) | Semiconductor structure formed using a sacrificial structure | |
JP5724997B2 (ja) | スーパージャンクション構造の縦型mosfetを有する半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131023 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140606 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140819 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140908 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141007 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5631418 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |