KR101787352B1 - 매립된 절연 층 및 그를 통해 연장하는 수직 도전 구조를 포함하는 전자 디바이스 및 이를 형성하는 공정 - Google Patents

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Abstract

전자 디바이스는 매립된 도전 영역, 매립된 도전 영역 위의 매립된 절연 층, 및 매립된 절연 층 위에 배치된 반도체 층을 포함할 수 있고, 반도체 층은 주 표면 및 대향 표면을 갖고, 매립된 도전 영역은 주 표면보다 대향 표면에 더 가깝게 배치된다. 전자 디바이스는 또한, 제 1 트랜지스터의 전류-운반 전극을 포함할 수 있고, 전류 운반 전극은 주 표면을 따라 배치되고, 매립된 도전 층으로부터 이격된다. 전자 디바이스는 매립된 절연 층을 통해 연장하는 수직 도전 구조를 또한 포함할 수 있고, 수직 도전 구조는 전류-운반 전극 및 매립된 도전 영역에 전기적으로 접속된다.

Description

매립된 절연 층 및 그를 통해 연장하는 수직 도전 구조를 포함하는 전자 디바이스 및 이를 형성하는 공정{ELECTRONIC DEVICE INCLUDING A BURIED INSULATING LAYER AND A VERTICAL CONDUCTIVE STRUCTURE EXTENDING THERETHROUGH AND A PROCESS OF FORMING THE SAME}
본 발명은 전자 디바이스들 및 전자 디바이스들을 형성하는 공정들에 관한 것이고, 특히 매립된 절연 층들 및 그를 통해 연장하는 수직 도전 구조들을 포함하는 전자 디바이스들 및 이들을 형성하는 공정들에 관한 것이다.
금속-산화물 반도체 전계 효과 트랜지스터들(MOSFETs)은 공통 유형의 전력 스위칭 디바이스이다. MOSFET는 소스 영역, 드레인 영역, 소스와 드레인 영역들 사이에서 연장하는 채널 영역, 및 채널 영역에 인접하게 제공되는 게이트 구조를 포함한다. 게이트 구조는 얇은 유전체 층에 인접하게 배치되고 그에 의해 채널 영역으로부터 분리되는 게이트 전극 층을 포함한다.
MOSFET가 온 상태에 있을 때, 소스 및 드레인 영역들 사이에 도전 채널 영역을 형성하기 위해 게이트 구조에 전압이 인가되고, 도전 채널 영역은 전류가 디바이스를 통해 흐르도록 허용한다. 오프 상태에서, 게이트 구조에 인가된 임의의 전압은 전류가 트랜지스터의 채널을 통해 그다지 흐르지 않도록 충분히 낮다. 오프 상태 동안, 디바이스는 소스 및 드레인 영역들 사이에 고 전압을 지원해야 한다.
특정 애플리케이션(application)에서, 한 쌍의 전력 트랜지스터들은 출력이 2개의 상이한 전압들 사이에서 스위칭하도록 허용하기 위해 이용될 수 있다. 출력부는 하이-측 전력 트랜지스터의 소스와 로우-측 전력 트랜지스터의 드레인에 접속될 수 있다. 하이-측 전력 트랜지스터가 활성화될 때, 출력부는 하이-측 전력 트랜지스터의 드레인에 대한 전압에 대응하는 전압에 있게 될 것이고, 로우-측 전력 트랜지스터가 활성화될 때, 출력부는 로우-측 전력 트랜지스터의 소스에 대응하는 전압에 있게 될 것이다. 특정한 물리적 실시예에서, 하이-측 전력 트랜지스터 및 로우-측 전력 트랜지스터는 통상적으로 분리된 다이들 상의 개별 트랜지스터들이고, 본딩(bonding)된 배선 또는 다른 유사한 상호접속들에 의해 서로 상호접속된다. 상호접속들은 하이-측 및 로우-측 전력 트랜지스터들을 포함한 전자 디바이스의 기생 특성들(parasitic characteristics)을 증가시키고, 이것은 바람직하지 않다.
실시예들은 첨부 도면들에서 예의 방식으로 설명되며 이에 제한되지 않는다.
본 발명의 목적은 전자 디바이스들 및 전자 디바이스들을 형성하는 공정들을 제공하는 것이고, 특히 매립된 절연 층들 및 그를 통해 연장하는 수직 도전 구조들을 포함하는 전자 디바이스들 및 이들을 형성하는 공정들을 제공하는 것이다.
제 1 양태에서, 전자 디바이스는 매립된 도전 영역, 매립된 도전 영역 위의 매립된 절연 층, 및 매립된 절연 층 위에 배치된 반도체 층을 포함할 수 있고, 반도체 층은 주 표면 및 대향 표면을 갖고, 매립된 도전 영역은 주 표면보다 대향 표면에 더 가깝게 배치된다. 전자 디바이스는 또한, 제 1 트랜지스터의 제 1 전류-운반 전극을 포함할 수 있고, 제 1 전류 운반 전극은 제 1 표면을 따라 배치되고, 매립된 도전 층으로부터 이격된다. 전자 디바이스는 매립된 절연 층을 통해 연장하는 제 1 수직 도전 구조를 추가로 포함할 수 있고, 제 1 수직 도전 구조는 제 1 전류-운반 전극 및 매립된 도전 영역에 전기적으로 접속된다.
제 1 양태의 일 실시예에서, 도전 디바이스는 제 1 수직 도전 구조와 반도체 층 사이에 배치된 절연 라이너를 추가로 포함한다. 또 다른 실시예에서, 제 1 수직 도전 구조는 매립된 도전 영역으로 적어도 대략 0.2미크론 연장한다. 또 다른 실시예에서, 제 1 수직 도전 구조는 매립된 절연 층에 인접하게 배치된 공극을 규정하고, 실질적으로 모든 공극은 주 표면의 높이로부터 이격되는 높이에 배치된다.
제 1 양태의 또 다른 실시예에서, 매립된 도전 영역은 제 1 위치에서 제 1 도펀트 농도 및 제 2 위치에서 제 2 도펀트 농도를 갖고, 매립된 절연 층은 제 2 위치보다 제 1 위치에 더 가깝고, 제 1 도펀트 농도는 제 2 도펀트 농도보다 적다. 특정한 일 실시예에서, 매립된 도전 영역은 제 3 위치에서 제 3 도펀트 농도를 갖고, 매립된 절연 층은 제 1 및 제 2 위치들보다 제 3 위치에 가장 가깝고, 제 3 도펀트 농도는 제 1 도펀트 농도보다 크고 제 2 도펀트 농도보다 적다. 더욱 특정한 일 실시예에서, 매립된 도전 영역은 n-형으로 도핑된다.
제 1 양태의 또 다른 실시예에서, 제 1 전류-운반 전극은 제 1 트랜지스터의 드레인 영역이다. 또 다른 실시예에서, 전자 디바이스는 제 2 트랜지스터의 제 2 전류-운반 전극으로서, 제 1 표면을 따라 배치되고, 매립된 도전 층으로부터 이격되는, 상기 제 2 전류-운반 전극; 및 매립된 절연 층을 통해 연장하는 제 2 수직 도전 구조로서, 제 2 전류-운반 전극 및 매립된 도전 영역에 전기적으로 접속되는, 상기 제 2 수직 도전 구조를 추가로 포함한다. 특정한 일 실시예에서, 제 1 전류-운반 전극은 제 1 트랜지스터의 드레인 영역이고, 제 2 전류-운반 전극은 제 2 트랜지스터의 소스 영역이다. 또 다른 특정한 실시예에서, 제 1 및 제 2 트랜지스터들은 양쪽 모두 n-채널 전력 트랜지스터들 또는 양쪽 모두 p-채널 전력 트랜지스터들이다. 또 다른 특정한 실시예에서, 제 1 트랜지스터는 전력 스위칭 회로의 로우-측 트랜지스터이고, 제 2 트랜지스터는 전력 스위칭 회로의 하이-측 트랜지스터이다. 또 다른 특정한 실시예에서, 제 1 트랜지스터는 제 1 제어 전극을 포함하고, 제 2 트랜지스터는 제 2 제어 전극을 포함한다. 전자 디바이스는 제 1 제어 전극에 결합된 제 1 제어 단자 및 제 2 제어 전극에 결합된 제 2 제어 단자를 추가로 포함한다.
제 2 양태에서, 전자 디바이스를 형성하는 공정은 매립된 도전 영역 위에 있는 매립된 절연 층 위의 반도체 층을 포함하는 기판을 제공하는 단계를 포함할 수 있고, 반도체 층은 주 표면 및 대향 표면을 갖고, 매립된 도전 영역은 주 표면보다 대향 표면에 더 가깝게 배치된다. 공정은 또한, 반도체 층 내에서 제 1 반도체 층의 주 표면을 따라 제 1 도핑 영역을 형성하는 단계를 포함할 수 있고, 제 1 도핑 영역은 제 1 트랜지스터의 제 1 전류-운반 전극의 일부이다. 공정은 반도체 층 및 매립된 절연 층의 적어도 일부를 통해 연장하는 제 1 수직 도전 구조를 형성하는 단계를 추가로 포함할 수 있고, 완성된 디바이스에서, 매립된 도전 영역, 제 1 수직 도전 구조, 및 제 1 도핑 영역이 서로 전기적으로 접속된다.
제 2 양태의 일 실시예에서, 공정은 반도체 층 및 매립된 절연 층을 통해 연장하는 트렌치를 형성하는 단계를 추가로 포함한다. 특정한 일 실시예에서, 제 1 수직 도전 구조 형성 단계는 트렌치 내에 도전 재료를 침착하는 단계를 포함한다. 또 다른 특정한 실시예에서, 공정은 도전 재료를 침착하기 전에 트렌치의 벽을 따라 반도체 층의 일부를 열적으로 산화하는 단계를 추가로 포함한다. 더욱 특정한 일 실시예에서, 공정은 매립된 도전 영역으로 적어도 0.2미크론의 깊이로 트렌치를 연장하는 단계를 추가로 포함하고, 트렌치 연장 단계는 반도체 층의 일부를 열적으로 산화한 후에 및 제 1 수직 도전 구조에 대해 도전 재료를 침착하기 전에 실행된다.
제 2 양태의 또 다른 실시예에서, 공정은 반도체 층 내에서 및 반도체 층의 주 표면을 따라 제 2 도핑 영역을 형성하는 단계를 추가로 포함하고, 제 2 도핑 영역은 제 2 트랜지스터의 제 2 전류-운반 전극의 일부이다. 공정은 또한, 반도체 층 및 매립된 절연 층의 적어도 일부를 통해 연장하는 제 2 수직 도전 구조를 형성하는 단계를 추가로 포함하고, 완성된 디바이스에서, 매립된 도전 영역, 제 2 수직 도전 구조 및 제 2 도핑 영역이 서로 전기적으로 접속된다. 특정한 일 실시예에서, 제 1 전류-운반 전극은 제 1 트랜지스터의 드레인 영역이고, 제 2 전류-운반 전극은 제 2 트랜지스터의 소스 영역이다. 또 다른 특정한 실시예에서, 제 2 도핑 영역 형성 단계는 제 2 수직 도전 구조를 형성한 후에 실행되고, 제 1 도전 구조 형성 단계 및 제 2 도전 구조 형성 단계들은 실질적으로 동일한 시간 기간 동안 실행되고, 제 1 도전 구조 형성 단계는 제 1 도핑 영역을 형성하기 전에 실행된다.
도 1은 전자 디바이스의 일부의 회로도.
도 2는 매립된 도전 영역, 매립된 절연 층, 및 반도체 층을 포함하는 워크피스(workpiece)의 일부의 단면도.
도 3은 도 2의 워크피스의, 패드 층, 정지 층(stopping layer)을 형성하고 워크피스에 트렌치(trench)를 에칭한 후의 단면도.
도 4는 도 3의 워크피스의, 트렌치들 내에 수직 도전 구조들을 형성한 후의 단면도.
도 5는 도 4의 워크피스의, 수직 도전 구조들 위에 도전 플러그들을 형성한 후의 단면도.
도 6 및 도 7은 도 5의 워크피스의, 하이-측 및 로우-측 전력 트랜지스터들이 형성되고 있는 워크피스의 부분들 내에 주입 스크린 층, 수평-배향된 도핑 영역들 및 드레인 영역들을 형성한 후의 단면도들.
도 8은 도 6 및 도 7의 워크피스의, 절연 부재들을 형성한 후의 단면도.
도 9는 도 8의 워크피스의, 패터닝(patterning)된 도전 층을 형성한 후의 단면도.
도 10은 도 9의 워크피스의, 패터닝된 도전 층으로부터 절연 부재들을 형성하고 도전 전극들을 형성한 후의 단면도.
도 11은 도 10의 워크피스의, 희생 스페이서들 및 희생 부재들을 형성한 후의 단면도.
도 12는 도 11의 워크피스의, 희생 스페이서들이 제거된 후 주입 단계 동안의 단면도.
도 13은 도 12의 워크피스의, 희생 부재들을 재거하고 절연 스페이서들을 형성한 후의 단면도.
도 14는 도 13의 워크피스의, 채널 영역들 및 깊은 몸체 도핑 영역들을 형성한 후의 단면도.
도 15는 도 14의 워크피스의, 게이트 전극들, 소스 연장 영역들 및 몸체 영역들을 형성한 후의 단면도.
도 16은 도 15에 표시된 위치의 워크피스의 확대도.
도 17은 도 15의 워크피스의, 절연 스페이스들 및 대량 도핑된 소스 영역들을 형성한 후의 단면도.
도 18은 도 17에 표시된 위치의 워크피스의 확대도.
도 19는 도 17의 워크피스의, 다른 세트의 스페이서들을 형성하고, 대량 도핑된 소스 영역들의 부분들을 에칭하고, 대량 도핑된 몸체 접촉 영역들을 형성한 후의 단면도.
도 20은 도 19에 표시된 위치의 워크피스의 확대도.
도 21은 도 19의 워크피스의, 규화물 부재들을 형성한 후의 단면도.
도 22 및 도 23은 도 21의 워크피스의, 하이-측 및 로우-측 트랜지스터들의 트랜지스터 구조들에 대한 제 1 레벨의 상호접속들을 형성한 후의 단면도들.
당업자들은 이 도면의 요소들은 간략하고 명료하게 예시되며 반드시 비례적으로 도시될 필요가 없음을 알 것이다. 예를 들면, 도면들의 요소들의 일부의 치수들은 본 발명의 실시예들의 이해를 증진시키도록 돕기 위해 다른 요소들에 비해 과대해질 수 있다.
도면들과 조합한 다음의 기술은 본 명세서에 개시된 개시내용들의 이해를 돕기 위해 제공된다. 다음의 기술은 개시내용들의 실시예들 및 특정 구현들에 초점을 맞출 것이다. 이러한 초점은 개시내용들을 기술하는데 도움이 되도록 제공되고, 개시내용의 적용가능성 또는 범위를 제한하는 것으로 해석되어서는 안 된다. 그러나, 본 출원에 개시된 개시내용들에 기초하여 또 다른 실시예들이 이용될 수 있다.
본 명세서에 이용된 용어들, 영역 또는 구조에 대한 "수평-배향된(horizontally-oriented)" 및 "수직-배향된(vertically-oriented)"은 이러한 영역 또는 구조를 통해 전류가 흐르는 주된 방향을 나타낸다. 특히, 전류는 영역 또는 구조를 통해 수직 방향으로, 수평 방향으로, 또는 수직과 수평 방향들의 조합으로 흐를 수 있다. 전류가 영역 또는 구조를 통해 수직 방향 또는 방향들의 조합으로 흐르고, 수직 성분이 수평 성분보다 크다면, 이러한 영역 또는 구조는 수직-배향되는 것을 나타낼 것이다. 유사하게, 전류가 영역 또는 구조를 통해 수평 방향 또는 방향들의 조합으로 흐르고, 수평 성분이 수직 성분보다 크다면, 이러한 영역 또는 구조는 수평-배향되는 것을 나타낼 것이다.
용어 "금속(metal)" 또는 임의의 그 변형들은 1족 내지 12족 중 어느 것 내와 13족 내지 16족 내에 있는 원소와, 원자 번호들 13(Al), 31(Ga), 50(Sn), 51(Sb) 및 84(Po)에 의해 규정된 라인들을 따라 그 아래에 있는 원소를 포함하는 재료를 나타내도록 의도된다. 금속은 Si 또는 Ge를 포함하지 않는다.
용어 "정규 동작(normal operation)" 및 "정규 동작 상태(normal operating state)"는 전자 구성요소 또는 디바이스가 동작하도록 설계되는 조건들을 나타낸다. 조건들은 전압들, 전류들, 커패시턴스, 저항 또는 다른 전기적 파라미터들에 관한 데이터 시트 또는 다른 정보로부터 획득될 수 있다. 따라서, 정규 동작은 전기 구성요소 또는 디바이스가 그 설계 한도들을 넘어서 잘 동작하는 것을 포함하지 않는다.
용어 "전력 트랜지스터(power transistor)"는 적어도 10V 차가 트랜지스터의 소스와 드레인 또는 이미터와 콜렉터 사이에 유지되도록 정규적으로 동작하도록 설계된다. 예를 들면, 트랜지스터가 오프 상태에 있을 때, 10V는 접합 브레이크다운 또는 다른 바람직하지 않은 상태를 발생시키지 않고 소스와 드레인 사이에서 유지된다.
용어들 "포함하다"("comprises", "includes"). "포함하는"("comprising", "including"), "가지다"("has"), "가지는"("having") 또는 다른 그 변형은 비-배제적 포함을 커버(cover)하도록 의도된다. 예를 들면, 특징들의 리스트를 포함할 수 있는 방법, 물품 또는 장치는 반드시 이들 특징들에만 제한되는 것이 아니라, 그러한 방법, 물품 또는 장치에 고유하거나 명시적으로 나열되지 않은 다른 특징들을 포함할 수 있다. 또한, 상반되게 명시되지 않는 한, "또는(or)"은 "포함적-또는"을 나타내며 "배제적-또는"을 나타내지 않는다. 예를 들면, 조건 A 또는 B는 다음 중 어느 하나에 의해 만족된다: A는 참(또는 존재함) 및 B는 거짓(또는 존재하지 않음), A는 거짓(또는 존재하지 않음) 및 B는 참(또는 존재함)이고, A 및 B 양쪽 모두 참(또는 존재함)이다.
또한, 부정관사("a" 또는 "an")는 본 명세서에 기술된 요소들 및 구성요소들을 기술하기 위해 이용된다. 이것은 단지 편의를 위해 및 본 발명의 범위의 일반적인 견지를 제공하기 위해 이용된다. 이 기술은 달리 의미되는 것이 명확하지 않는 한, 하나, 적어도 하나, 또는 단일을 복수도 또한 포함하도록(또는 그 반대) 판독되어야 한다. 예를 들면, 단일 항목이 본 명세서에 기술될 때, 하나보다 많은 항목이 단일 항목 대신에 이용될 수 있다. 유사하게, 하나보다 많은 항목이 본 명세서에 기술되는 경우, 단일 항목은 하나보다 많은 항목으로 대체될 수 있다.
원소들의 주기율표 내의 컬럼들에 대응하는 그룹 번호들은 CRC Handbook of Chemistry and Physics , 81번째 수정판(2000-2001)에서 알 수 있는 바와 같이 "New Notation" 협약을 이용한다.
달리 규정되지 않으면, 본 명세서에 이용된 모든 기술적 및 과학적 용어들은 본 발명이 속하는 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 재료들, 방법들 및 예들은 예시적인 것일 뿐이고, 제한하는 것으로 의도되어서는 안 된다. 본 명세서에 기술되지 않은 범위에 대해, 특정 재료들 및 처리 동작들에 관한 많은 세부사항들은 통상적이고, 반도체 및 전자 분야들 내의 텍스트북들 및 다른 소스들에서 발견될 수 있다.
도 1은 전자 디바이스(10)의 일부의 회로도를 포함한다. 도 1에 예시된 실시예에서, 전자 디바이스(10)는 전력 스위칭 회로를 포함할 수 있다. 전자 디바이스(10)는 트랜지스터(12)를 포함하고, 트랜지스터(12)의 드레인 영역은 VD와 같은 단자에 결합되고, 트랜지스터(12)의 소스 영역은 VOUT와 같은 단자에 결합된다. 전자 디바이스(10)는 또한 트랜지스터(14)를 포함하고, 트랜지스터(12)의 드레인 영역은 트랜지스터(12)의 소스에 결합되고, 트랜지스터(14)의 소스 영역은 VS와 같은 단자에 결합된다. 트랜지스터들(12 및 14)의 게이트 전극들은 제어 유닛(16)의 제어 단자들(162 및 164)에 결합될 수 있다. 특정한 일 실시예에서, 제어 유닛(16)은 트랜지스터들(12 및 14) 중 하나만이 임의의 특정 시점에서 인에이블되도록 구성될 수 있다. 트랜지스터(12)가 인에이블될 때(및 트랜지스터(14)가 디스에이블될 때), VOUT는 실질적으로 VD일 것이고, 트랜지스터(14)가 인에이블될 때(및 트랜지스터(12)가 디스에이블될 때), VOUT는 실질적으로 VS일 것이다. 제어 유닛(16)은 VOUT가 언제 및 얼마나 빈번하게 VS에서 VD로 스위칭될 것인지의 여부를 결정하기 위해 이용될 수 있다. 더욱 특정한 일 실시예에서, 트랜지스터들(12 및 14)은 고-주파수 전압 조정기 내의 전력 스위칭 트랜지스터들일 수 있다.
트랜지스터들(12 및 14)에 대응하는 물리적 구조들 및 그러한 물리적 구조들을 형성하는 공정들이 하기에 기술된다. 하기의 기술에서, 트랜지스터(12)는 하이-측 전력 트랜지스터라고 칭해질 수 있고, 트랜지스터(14)는 로우-측 전력 트랜지스터라고 칭해질 수 있다. 대부분의 기술은 하이-측 전력 트랜지스터에 대한 물리적 구조의 형태에 초점을 맞출 것이다; 그러나, 로우-측 전력 트랜지스터의 형성도 유사하다. 일 실시예에서, 트랜지스터들(12, 14)은 동일한 집적 회로의 부분일 것이다. 특정한 일 실시예에서, 제어 유닛(16)은 트랜지스터들(12, 14)과 동일한 집적 회로 상에 있다.
도 2는 매립된 도전 영역(202), 매립된 절연 층(204) 및 반도체 층(206)을 포함하는 워크피스(200)의 일부의 단면도의 예시를 포함한다. 매립된 도전 영역(202)은 14족 원소(즉, 탄소, 실리콘, 게르마늄 또는 임의의 그 조합)를 포함할 수 있고, n-형 또는 p-형이 대량 도핑될 수 있다. 이 명세서를 위해, 대량 도핑은 적어도 대략 1 x 1019atoms/cm3의 피크 도펀트 농도를 의미하는 것으로 의도되고, 경량 도핑은 대략 1 x 1019atoms/cm3보다 적은 피크 도펀트 농도를 의미하는 것으로 의도된다. 매립된 도전 영역(202)은 대량 도핑된 구조(예를 들면, 대량 n-형 도핑된 웨이퍼)의 일부일 수 있거나, 기판과 매립된 도전 영역(202) 사이에 배치되는 다른 매립된 절연 층(도시되지 않음) 위에 또는 대향 도전형의 기판 위에 배치되는 매립된 도핑 영역일 수 있다. 일 실시예에서, 매립된 도전 영역(202)은 인, 비소, 안티몬, 또는 임의의 그 조합과 같은 n-형 도펀트로 대량 도핑된다. 특정한 일 실시예에서, 매립된 도전 영역(202)의 확산이 낮게 유지되는 경우에, 매립된 도전 영역(202)은 비소 또는 안티몬을 포함하고, 특정한 일 실시예에서, 매립된 도전 영역(202)은 후속 형성되는 반도체 층의 형성 동안 자동 도핑 레벨을 감소시키기 위해(비소에 비해) 안티몬을 포함한다. 매립된 도전 영역(202)은 하이-측 전력 트랜지스터의 소스와 로우-측 전력 트랜지스터의 드레인을 함께 전기적으로 접속하기 위해 이용되고, 전자 디바이스에 대한 출력 노드의 부분이 될 것이다.
매립된 절연 층(204)은 매립된 도전 영역(202) 위에 배치된다. 정규 동작 동안, 매립된 절연 층(204)은 반도체 층(206)의 부분들로부터 매립된 도전 영역(202)에 대한 전압을 분리하도록 돕는다. 매립된 절연 층(204)은 산화물, 질화물 또는 산화질화물을 포함할 수 있다. 매립된 절연 층(204)은 동일 또는 상이한 조성물들을 가지는 복수의 막들 또는 단일 막을 포함할 수 있다. 매립된 절연 층(204)은 적어도 대략 0.2미크론 또는 적어도 대략 0.3미크론의 범위의 두께를 가질 수 있다. 또한, 매립된 절연 층은 대략 5.0미크론보다 크지 않거나, 대략 2.0미크론보다 크지 않은 두께를 가질 수 있다. 특정한 일 실시예에서, 매립된 절연 층(204)은 대략 0.5미크론 내지 대략 0.9미크론의 범위의 두께를 갖는다.
반도체 층(206)은 매립된 절연 층(204) 위에 배치되고, 트랜지스터들 및 다른 전자 구성요소들(도시되지 않음)이 형성되는 주 표면(205)을 갖는다. 반도체 층(206)은 14족 원소(즉, 탄소, 실리콘, 게르마늄, 또는 임의의 그 조합)와, 매립된 도전 영역(202)에 대해 기술된 도펀트들 또는 대향 도전형의 도펀트들 중 어느 것을 포함할 수 있다. 일 실시예에서, 반도체 층(206)은 대략 0.2미크론 내지 대략 5.0미크론이 범위의 두께 및 대략 1 x 1017atoms/cm3보다 크지 않은 도핑 농도를 갖고 또 다른 실시예에서는 적어도 대략 1 x 1014atoms/cm3의 도핑 농도를 갖는 경량 도핑된 n-형 또는 p-형 에피택셜 실리콘 층이다. 반도체 층(206)은 워크피스(200)의 전체 위에 배치될 수 있다. 반도체 층(206) 내에 영역들이 형성될 때 또는 선택적으로 도핑하기 전의 반도체 층(206) 내의 도펀트 농도는 배경 도펀트 농도라고 칭해진다.
워크피스(200)는 다양한 제조 기술들을 이용하여 형성될 수 있다. 일 실시예에서, 웨이퍼-본딩 기술이 이용될 수 있다. 예를 들면, 매립된 도전 영역(202) 및 반도체 층(206)은 함께 본딩되는 상이한 기판들의 부분들이 될 수 있다. 산화물이 하나 또는 두 기판들로부터 열적으로 성장될 수 있다. 특정한 일 실시예에서, 매립된 도전 영역(202)은 산화물이 성장되는 표면 근처에 하부 도핑을 포함할 수 있다. 매립된 도전 영역(202) 내의 도핑 농도는 산화물과의 인터페이스에서의 도펀트 쌓임(pile-up)으로 인해 약간 더 높아질 수 있다. 따라서, 매립된 도전 영역(202)은 산화물 인터페이스 근처의 일부를 제외하고 대량 도핑될 수 있고, 그러한 부분은 산화물 층으로부터 떨어진 가장 낮은 도펀트 농도 공간일 수 있다. 본딩 후, 기판들 중 하나의 대부분은 반도체 층(206)을 남겨두기 위해 제거될 수 있다. 기판들 중 하나 또는 둘로부터 열적으로 성장된 산화물 층은 매립된 절연 층(204)의 적어도 일부를 형성할 수 있다. 또 다른 실시예에서, 매립된 도전 영역(202)은 대량 도핑된 웨이퍼의 형태일 수 있다. 반도체 층(206)은 매립된 도전 영역(202)으로부터 에피택셜 성장될 수 있다. 산소 주입 및 어닐링(annealing)이 실행되어 매립된 도전 영역(202), 반도체 층(206), 또는 양쪽 모두의 부분들로부터 매립된 절연 층(204)을 형성할 수 있다. 이 명세서를 판독한 후, 당업자들은 다른 기술들을 이용하여 워크피스(200)가 형성될 수 있음을 알 것이다.
도 3을 참조하면, 패드 층(302) 및 정지 층(304)(예를 들면, 연마-정지 층 또는 에치-정지 층)이 열적 성장 기술, 침착 기술 또는 그 조합을 이용하여 반도체 층(206) 위에 순차적으로 형성된다. 패드 층(302) 및 정지 층(304)의 각각은 산화물, 질화물, 산화질화물 또는 임의의 그 조합을 포함할 수 있다. 일 실시예에서, 패드 층(302)은 정지 층(304)에 비해 상이한 조성물을 갖는다. 특정한 일 실시예에서, 패드 층(302)은 산화물을 포함하고, 정지 층(304)은 질화물을 포함한다.
패터닝된 마스킹 층(도시되지 않음)이 정지 층(304) 위에 형성된다. 반도체 층(206) 및 매립된 절연 층(204) 내의 트렌치들(322)이 수직 도전 구조들이 형성되는 곳에 형성된다. 특정한 일 실시예에서, 패드 층(302), 정지 층(304), 반도체 층(206) 및 매립된 절연 층(204)의 노출된 부분들이 제거된다. 이방성 에칭 기술들이 이용되어, 도 3의 실시예에 도시된 구조들을 형성한다. 또 다른 실시예에서, 매립된 절연 층(204)은 실질적으로 아무것도 제거되지 않고, 또 다른 실시예에서, 개구부들 아래에 배치된 매립된 절연 층(204) 두께의 일부 또는 실질적으로 모두가 제거된다. 특정한 일 실시예에서, 트렌치들(322)의 각각의 폰은 적어도 대략 0.05미크론 또는 대략 0.1미크론이고, 또 다른 특정한 실시예에서, 트렌치들(322)의 각각의 폭은 대략 2미크론 또는 대략 1미크론보다 크지 않다. 패터닝된 마스킹 층은 트렌치들(322)을 형성한 후에 제거될 수 있다.
절연 스페이서들(324)이 트렌치들(322) 내에 형성될 수 있다. 절연 라이너들이라고도 또한 칭해질 수 있는 절연 스페이서들(324)은 트렌치들(322) 내에 후속적으로 형성될 수직 도전 구조들로부터 반도체 층(206)을 전기적으로 분리하도록 도울 수 있다. 예시된 실시예에서, 절연 스페이서들(324)을 형성하기 위해 열적으로 산화가 실행될 수 있다. 또 다른 실시예(도시되지 않음)에서, 절연 스페이서들을 형성하기 위해 절연 층이 등각으로 침착되고 이방성으로 에칭될 수 있다. 절연 스페이서들(324)은 대략 20nm 내지 대략 200nm의 범위의 폭을 갖는다.
도 4는 트렌치들을 연장하고 수직 도전 구조들(422)을 형성한 후의 예시를 포함한다. 트렌치들(322)의 최하부들을 따라 산화물과 같은 임의의 나머지 절연 재료(도 3에 도시된 바와 같이)가 제거될 수 있고, 트렌치들(322)은 트렌치 연장부들(402)을 형성하기 위해 매립된 도전 영역(202)으로 연장될 수 있다. 일 실시예에서, 트렌치 연장부들(402)은 매립된 도전 영역(202)으로 적어도 대략 0.2미크론일 수 있고, 또 다른 실시예에서, 트렌치 연장부들(402)은 적어도 대략 0.3미크론일 수 있다. 또 다른 실시예에서, 트렌치 연장부들(402)은 대략 5.0미크론보다 크지 않을 수 있고, 또 다른 실시예에서는 대략 2.0미크론보다 크지 않을 수 있다. 또 다른 실시예에서, 트렌치 연장부들은 상기 기술된 것보다 더 깊거나 더 얕을 수 있다. 절연 재료의 제거 및 트렌치 연장부들(402)의 형성은 이방성 에칭 기술을 이용하여 실행될 수 있다.
도전 층은 정지 층(304) 위에 및 트렌치들(322) 내에 형성되고, 특정한 일 실시예에서, 도전 층은 트렌치들(322)을 실질적으로 충전한다. 도전 층은 다결정질일 수 있고, 금속-함유 또는 반도체- 함유 재료를 포함할 수 있다. 일 실시예에서, 도전 층은 비정질 실리콘 또는 폴리실리콘과 같이 대량 도핑된 반도체 재료를 포함할 수 있다. 또 다른 실시예에서, 도전 층은 접착 막, 베리어 막 및 도전 막 재료와 같은 복수의 막들을 포함한다. 특정한 일 실시예에서, 접착 막은 티타늄, 탄탈륨, 텅스텐 등과 같은 내화 금속을 포함할 수 있다; 베리어 막은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 내화 금속 질화물, 또는 TaSiN과 같은 내화 금속-반도체-질화물을 포함할 수 있다; 도전 막 재료는 텅스텐 또는 텅스텐 규화물을 포함할 수 있다. 더욱 특정한 일 실시예에서, 도전 층은 Ti/TiN/WSi를 포함할 수 있다. 막들의 수 및 이들 막(들)의 조성물(들)의 선택은 전기 성능, 후속 열 사이클의 온도, 또 다른 기준 또는 임의의 그 조합에 의존한다. 내화 금속들 및 내화 금속-함유 화합물들은 고온들을 견딜 수 있고(예를 들면, 내화 금속들의 융점들은 적어도 1400℃일 수 있음), 등각 침착될 수 있고, 대량 도핑된 n-형 실리콘보다 낮은 벌크 저항을 갖는다. 본 명세서를 판독한 후, 당업자들은 특정 애플리케이션을 위한 그들의 요구들 또는 바람들을 충족시키도록 도전 층의 조성물을 결정할 수 있을 것이다. 도전 층의 형성 동안, 트렌치들(322) 내에 공극들(voids; 424)이 형성될 수 있다. 공극들(424)이 형성되면, 이들은 통상적으로 매립된 절연 층(204)의 영역들 근처에 위치된다. 따라서, 도 4에 예시된 실시예에서, 실질적으로 모든 공극들(424)은 반도체 층(206)의 주 표면(205)의 높이(elevation)로부터 떨어져 이격되는 높이들에 배치된다. 특히, 실질적으로 모든 공극들(424)은 반도체 층(206)의 두께를 통해 대략 중간보다 높지 않은 높이들에 배치된다.
정지 층(304) 위에 배치된 도전 층의 일부는 도 4의 실시예에 도시된 바와 같이, 트렌치들(322) 내에 수직 도전 구조들(422)을 형성하기 위해 제거된다. 제거는 화학기계적 연마 또는 블랭킷 에칭 기술을 이용하여 실행될 수 있다. 정지 층(304)은 연마-정지 또는 에치-정지 층으로서 이용될 수 있다. 연마 또는 에칭은 도전 층의 두께에 대해 비-균일한 워크피스, 연마 또는 에칭 동작의 비-균일성, 또는 임의의 그 조합을 설명하기 위해, 정지 층(304)에 도달한 후 비교적 단기간 동안 유지될 수 있다. 도 4의 화살표(426)로 도시된 바와 같이, 필요하거나 원한다면, 수직 도전 구조들(422)이 트렌치들(322)로 더욱 리세스되기 위해, 연속된 에치 또는 다른 제거 동작이 이용될 수 있다. 리세션들(recessions)은 후속 형성된 하이-측 트랜지스터 구조에 대한 소스 영역들 및 로우-측 트랜지스터 구조들의 드레인 영역들이 수직 도전 구조들(422)에 전기적으로 접속되도록 허용할 수 있다. 완성된 전자 디바이스의 형성 시, 수직 도전 구조들(422) 및 매립된 도전 영역(202)의 조합은 하이-측 전력 트랜지스터의 소스를 로우-측 전력 트랜지스터의 드레인에 전기적으로 접속시킨다.
도 5를 참조하면, 정지 층(304)의 부분들이 존재할 때(도 5에 도시되지 않음), 패드 층(302)은 트렌치들(322) 근처의 반도체 층(206)의 부분들을 노출시키기 위해 정지 층(304)의 부분을 에칭하고 언더커팅(undercutting)한다. 도 4에 도시된 바와 같이, 실시예의 이 지점에서, 트렌치 충전 재료의 추가의 에칭이 실행되어 트렌치 라이너 재료(324)의 상부 표면을 노출시킬 수 있다. 그 후에 정지 층(304)의 부분들이 제거된다. 도전 플러그들(522)이 트렌치들 내에 형성되고, 수직 도전 구조들(422)이 반도체 층(206) 내에 후속 형성될 도핑 영역들에 전기적으로 접속하도록 돕는다. 도전 플러그들(522)은 도전 플러그들(522)이 트렌치들(322) 내에 리세스될 수 없다는 것을 제외하고, 수직 도전 구조들(422)에 대한 형성 방법들 및 재료들 중 어느 것을 이용하여 형성될 수 있다. 도전 플러그들(522) 및 수직 도전 구조들(422)은 동일 또는 상이한 재료들을 포함할 수 있고, 동일한 기술 또는 상이한 기술을 이용하여 형성될 수 있다. 도전 플러그들(522) 및 수직 도전 구조들(422)의 조합들은 수직-배향된 도전 영역들(542)을 형성할 수 있다. 이후, 수직-배향된 도전 영역들(542)은 수직 도전 구조들(422), 도전 플러그들(522), 또는 수직 도전 구조들(422)과 도전 플러그들(522)의 조합들을 나타낼 수 있다. 패드 층(302)은 공정의 이 지점에서 제거될 수 있다.
도 6 및 도 7은 주입 스크린 층(602), 수평-배향된 도핑 영역들(622), 및 드레인 영역들(624)을 형성한 후의 워크피스를 도시한다. 도 6은 하이-측 전력 트랜지스터(12)에 대한 트랜지스터 구조들의 부분들을 포함하고, 도 7은 로우-측 전력 트랜지스터(14)에 대한 트랜지스터 구조들의 부분들을 포함한다. 주입 스크린 층(602)은 주 표면(205) 위에 형성되고, 산화물, 질화물, 또는 산화질화물을 포함할 수 있고, 대략 2nm 내지 대략 90nm의 범위의 두께를 가질 수 있다. 주입 스크린 층(602)은 열 성장 또는 침착 기술에 의해 형성될 수 있다.
도 6 및 도 7에 예시된 실시예에서, 수평-배향된 도핑 영역들(622)은 하이-측 및 로우-측 전력 트랜지스터들에 대한 트랜지스터 구조들이 형성된 실질적으로 모든 영역 위에 형성될 수 있다. 전력 트랜지스터들 내에서, 수평-배향된 도핑 영역들(622)은 형성중인 전력 트랜지스터들의 드리프트 영역들(drift regions)의 주요 부분들이 될 수 있다. 정규 동작 상태에서, 전하 캐리어(예를 들면, 전자들) 또는 전류는 수평-배향된 도핑 영역들(622)을 통해 주로 수형 방향으로 흐른다. 집적 회로가 제어 유닛(16)을 포함한다면, 마스킹 층(도시되지 않음)은 제어 유닛(16)의 전자 구성요소들이 형성되는 반도체 층의 일부 또는 전부를 보호하기 위해 형성될 수 있다. 수평-배향된 도핑 영역들(622)은 대략 1 x 1019atoms/cm3보다 적고 적어도 대략 1 x 10l6 atoms/cm3인 도펀트 농도와, 하나의 실시예에서 대략 0.9미크론보다 적은 깊이와 또 다른 실시예에서 대략 0.5미크론보다 적은 깊이를 가질 수 있다.
마스킹 층(도시되지 않음)은 드레인 영역들(624)이 형성되는 반도체 층(206)의 부분들 위에 개구부들을 규정하도록 형성 및 패터닝될 수 있다. 도 6에서, 하이-측 트랜지스터(12)에 대한 드레인 영역들(624)이 반도체 층(206) 내에 형성된다. 드레인 영역들(624)은 수평-배향된 도핑 영역들(622)보다 비교적 더 높은 도펀트 농도를 포함한다. 드레인 영역들(624)은 적어도 대략 1 x 1019atoms/cm3의 도펀트 농도와, 하나의 실시예에서 대략 0.9미크론보다 적은 깊이와 또 다른 실시예에서 대략 0.5미크론보다 적은 깊이를 가질 수 있다.
도 7에서, 로우-측 트랜지스터(14)에 대한 드레인 영역들은 수직-배향된 도전 영역들(542)의 상부 부분들을 포함할 수 있다. 하나의 실시예에서, 이러한 상부 부분들은 도 5의 도전 플러그(522)에 대응할 수 있다. 따라서, 마스킹 층은 로우-측 전력 트랜지스터(14)에 대한 트랜지스터들이 형성되고 있는 반도체 층(206)을 완전히 커버할 수 있다. 또 다른 실시예(도시되지 않음)에서, 개구부들은 도 7에 도시된 바와 같은 수직-배향된 도전 영역들(542)에 인접하게 형성될 수 있고, 개구부들 아래의 반도체 층(206)의 부분들이 드레인 영역들(624)과 유사한 드레인 영역들을 형성하도록 도핑될 수 있다.
일 실시예에서, 수평-배향된 도핑 영역들(622)은 드레인 영역들(624) 전에 형성될 수 있다. 또 다른 실시예에서, 수평-배향된 도핑 영역들(622)은 드레인 영역들(624) 후에 형성될 수 있다.
도 8은 절연 부재들(802)이 드레인 영역들(624) 위에 형성된 후의 예시를 포함한다. 도 8에 도시되지 않았지만, 로우-측 트랜지스터(14)의 트랜지스터 구조들에 대한 드레인 영역들이 수직-배향된 도전 영역들(542)에 인접하게 형성되므로, 절연 부재들(802)은 또한, 로우-측 트랜지스터(14)(도 7)에 대한 수직-배향된 도전 영역들(542) 위에 형성된다. 절연 부재들(802)은 드레인 영역들과 후속-형성된 도전 전극들 사이의 용량성 결합을 감소시키고, 드레인 영역들(624)과 후속-형성된 도전 전극들 사이의 브레이크다운 전압을 개선시키도록 도울 수 있다. 절연 부재들(802)은 단일 절연 층 또는 복수의 절연 층들을 포함할 수 있다. 도 8에 도시된 실시예에서, 절연 층들(812 및 814)은 워크피스 위에 일렬로 형성되고, 절연 층들(812 및 814)은 상이한 조성물들을 갖는다. 예를 들면, 절연 층(812)은 질화물을 포함할 수 있고, 절연 층(814)은 산화물을 포함할 수 있다. 절연 층(814)은 용량성 결합을 감소시키도록 도울 수 있고, 절연 층(812)은 드레인 접촉 형성 동안 에칭 정지될 수 있다. 절연 층(812)은 대략 20nm 내지 대략 90nm의 범위의 두께를 가질 수 있고, 절연 층(814)은 대략 50nm 내지 대략 500nm의 범위의 두께를 가질 수 있다.
마스킹 층(도시되지 않음)은 절연 층(814) 위에 형성될 수 있고, 트랜지스터 구조들의 드레인 영역들이 형성된 부분들 위에 배치되는 마스킹 특징부들을 포함하도록 패터닝될 수 있다. 절연 층(814)은 테이퍼링된 프로파일(tapered profile)을 제공하도록 에칭될 수 있고, 절연 층(812)은 테이퍼링된 프로파일을 갖고 또는 가지지 않고 에칭될 수 있다. 마스킹 층은 절연 층(814)이 에칭된 후 및 절연 층(812)이 에칭되기 전 및 후에 제거될 수 있다.
다른 실시예들에서, 절연 층(814)의 테이퍼링된 에지들은 다양한 기술들을 이용하여 형성될 수 있다. 일 실시예들에서, 절연 층(814)의 조성물은 침착들 동안 또는 그 사이에 변할 수 있다. 예를 들면, 절연 층(814)은 상이한 조성물들을 가지는 복수의 절연 막들을 포함할 수 있다. 또 다른 실시예에서, 인과 같은 도펀트가 침착의 후반부 동안 증가하는 농도로 포함될 수 있다. 또 다른 실시예에서, 조성물이 절연 층(814)의 두께가 전체에 걸쳐 실질적으로 동일할지라도, 절연 층(814) 내의 응력은 침착 파라미터들(예를 들면, 무선 주파수 전력, 압력 등)을 변경함으로써 변경될 수 있다. 또 다른 실시예들에서, 상술된 조성물들이 이용될 수 있다. 절연 층(814)에 대한 특정 에칭 기술들은 하기를 포함할 수 있다: 절연 층(814)을 등방성으로 에칭하는 단계; 절연 층(814)의 일부를 교호적으로 에칭하는 단계 및 위에 가로놓이는 마스크 특징부들에 측벽 에지를 에칭하는 단계, 절연 재료의 또 다른 부분을 에칭하는 단계 및 오버레이 마스크 특징부들의 측벽을 더 에칭하는 단계 등; 상이한 조성물의 이점(도핑된 산화물은 도핑되지 않은 산화물보다 신속하게 에칭한다)을 취하는 단계, 또는 임의의 그 조합.
도 9에서, 도전 층(902)이 절연 부재들(802) 위에 침착되고, 개구부(904)와 같은 개구부들을 형성하도록 패터닝되고, 드레인 접촉 구조들이 하이-측 전력 트랜지스터(12)에 대한 트랜지스터 구조들의 드레인 영역들(624)에 후속적으로 만들어질 것이다. 도전 층(902)은 도전 재료를 포함하거나, 예를 들면 도핑에 의해 도전성이 될 수 있다. 특히, 도전 층(902)은 도핑된 반도체 재료(예를 들면, 대량 도핑된 비정질 실리콘, 폴리실리콘 등), 금속-함유 재료(내화 금속, 내화 금속 질화물, 내화 금속 규화물 등), 또는 임의의 그 조합을 포함할 수 있다. 도전 층(902)은 대략 0.05미크론 내지 대략 0.5미크론의 범위의 두께를 갖는다. 특정한 일 실시예에서, 도전 층(902)은 도전 전극을 형성하기 위해 이용될 것이다.
도 10은 수평-배향된 도핑 영역들(622)의 부분들 및 드레인 영역들(624) 위에 형성된 절연 부재들(1002)을 포함한다. 절연 부재들(1002)은 하나 이상의 패터닝된 절연 층들을 형성함으로써 형성된다. 도 10에 도시된 실시예에서, 절연 층(1012) 및 절연 층(1014)은 도전 층(902) 위에 침착된다. 절연 층들(1012 및 1014)은 산화물, 질화물 또는 임의의 산화질화물을 포함할 수 있고, 특정한 일 실시예에서, 서로에 비해 상이한 조성물들을 가질 수 있다. 예를 들면, 절연 층(1012)은 산화물을 포함할 수 있고, 절연 층(1014)은 질화물을 포함할 수 있다. 절연 층(1012)은 대략 0.2미크론 내지 대략 2.0미크론의 범위의 두께를 갖고, 절연 층(1014)은 대략 20nm 내지 대략 900nm의 범위의 두께를 갖는다.
마스킹 층(도시되지 않음)은 절연 층(1014) 위에 형성되고, 절연 층(1012)이 형성되는 위치들에서 절연 층(1014) 위에 배치되는 마스킹 특징부들을 형성하도록 패터닝된다. 도전 층(902) 및 절연 층들(1012 및 1014)의 부분들이 패터닝되고, 마스킹 특징부들이 제거된다. 도전 층(902)의 패터닝은 하이-측 트랜지스터(12) 및 로우-측 트랜지스터(14)에 대한 분리된 도전 전극들(1032)을 형성한다. 하이-측 트랜지스터(12)에 대한 분리된 도전 전극들(1032)은 하이-측 트랜지스터(12)에 대한 후속 형성된 소스 영역들에 전기적으로 접속될 것이고, 로우-측 트랜지스터(14)에 대한 분리된 도전 전극들(1032)(도 10에 도시되지 않음)은 로우-측 트랜지스터(14)에 대한 후속 형성된 소스 영역들에 전기적으로 접속될 것이다.
도전 전극들(1023) 및 절연 층들(1012 및 1014)의 측벽들을 따라 절연 스페이서들(1022)이 형성된다. 특정한 일 실시예에서, 절연 스페이서들(1022)은 질화물을 포함하고, 대략 20nm 내지 90nm의 범위의 두께를 가지도록 질화물 층을 침착하고 절연 스페이서들(1022)을 형성하기 위해 질화물 층을 이방성으로 에칭함으로써 형성된다. 소스 및 채널 영역들이 형성될 반도체 층(206)의 부분들 위에 개구부들(1042)이 배치된다.
도 11은 개구부들(1042) 내에 형성된 희생 스페이서들(1102) 및 희생 부재들(1122)을 포함한다. 희생 스페이서들(1102)의 폭들은 수평-배향된 도핑 영역들(622) 내에 적어도 부분적으로 형성될 도핑 영역들의 폭에 대응한다. 후속-형성된 도핑 영역들의 중요성은 본 명세서에서 나중에 기술될 것이다. 희생 스페이서들(1102)에 기초하여 측정된 바와 같이, 희생 스페이서들(1102)의 폭들(이후, "스페이서 폭들(spacer widths)"이라고 칭해짐)은 수평-배향된 도핑 영역들(622)의 깊이들의 적어도 대략 0.11배일 수 있다. 스페이서 폭들은 수평-배향된 도핑 영역들(622)의 깊이들의 대략 5배보다 크지 않을 수 있다. 일 실시예에서, 스페이서 폭들은 수평-배향된 도핑 영역들(622)의 깊이의 대략 0.3배 내지 대략 2배의 범위에 있을 수 있다. 또 다른 실시예에서, 스페이서 폭들은 적어도 대략 0.05미크론이고, 또 다른 실시예에서, 스페이서 폭들은 대략 0.3미크론보다 크지 않다.
희생 부재들(1122)은 수평-배향된 도핑 영역들(622) 근처의 개구부들(1042)의 부분들에 배치된다. 희생 부재들(1122)은 도핑이 희생 스페이서들(1102)을 제거한 후에 실행될 때, 위에 가로놓이는 영역들의 도핑을 실질적으로 방지하기에 충분한 두께를 갖는다. 일 실시예에서, 희생 부재들(1122)은 적어도 대략 100nm의 두께를 갖는다. 또 다른 실시예에서, 희생 부재들(1122)은 개구부들(1042)의 깊이의 대략 10% 내지 70%를 충전할 수 있다. 희생 부재들(1122)은 희생 스페이서들(1102)이 선택적으로 제거되므로, 희생 스페이서들(1102)이 모든 최상단부를 커버하지 않는다.
희생 스페이서들(1102)은 희생 부재들(1122) 및 절연 부재들(1002)의 절연 층(1014), 절연 스페이서들(1022)에 비해 상이한 재료를 갖는다. 희생 부재들(1122)은 절연 부재들(1002)의 절연 스페이서들(1022)과 절연 층(1014)에 비해 상이한 재료를 갖는다.
특정한 일 실시예에서, 절연 층(1014) 및 절연 스페이서들(1022)은 질화물을 포함하고, 희생 스페이서들(1102)은 비정질 또는 다결정 실리콘을 포함하고, 희생 부재들(1122)은 유기 레지스트 재료를 포함한다. 희생 스페이서들(1102)은 비정질 또는 다결정 실리콘을 포함하는 층을 이전에 기술된 스페이서 폭들에 대응하는 두께로 침착하고, 그 층을 이방성으로 에칭함으로써 형성된다. 희생 부재들(1122)은 개구부들(1042) 내에 및 워크피스 위에 유기 레지스트 재료를 코팅함으로써 형성된다. 유기 레지스트 재료는 희생 부재들(1122)을 남겨두기 위해 다시 에칭될 수 있다. 특정한 일 실시예에서, 유기 레지스트 재료는 절연 층(1014), 절연 스페이서들(1022), 또는 희생 스페이서들(1102)의 검출시 설정된 종점 검출을 이용하여 에칭될 수 있다. 그 후에, 희생 부재들(1122)의 원하는 두께를 달성하기 위해 정기적인 에칭이 이용될 수 있다.
또 다른 실시예에서, 희생 스페이서들(1102) 또는 희생 부재들(1122)의 조성물이 변경될 수 있다. 예를 들면, 희생 스페이서들(1102) 또는 희생 부재들(1122)은 금속-함유 재료를 포함할 수 있다. 예를 들면, 희생 스페이서들(1102)은 희생 부재들(1122)은 텅스텐을 포함할 수 있다. 또 다른 실시예에서, 희생 부재들(1122)은 산화물을 포함할 수 있다. 예를 들면, 대량 도핑되고, 밀도가 높지 않게 침착된 산화물은 테트라에틸오쏘실리케이트(tetraethylorthosilicate) 이루어진 밀도가 높은 산화물 또는 열 산화물에 비해 비교적 높은 에칭 레이트를 갖는다.
필요하거나 원한다면, 희생 부재들(1122)은 리플로우(reflow)될 수 있다. 리플로우는 희생 스페이서들(1102)의 부분들 위에 배치된 희생 부재들(1122)의 부분들로부터의 주입 차단 가능성을 감소시키기 위해 실행될 수 있다.
도 12는 도핑 영역(1222)을 형성하기 위해 도핑 동작 동안의 워크피스의 예시를 포함한다. 도핑 동작은 주입으로서 실행될 수 있다. 일 실시예에서, 이온들(화살표들(1202)로 표시됨)은 실질적으로 0°의 경사각(즉, 반도체 층(206)의 주 표면(205)에 실질적으로 수직) 주입시 워크피스의 노출된 표면에 관한 것이다. 또 다른 실시예에서, 또 다른 각도가 이용될 수 있고, 워크피스는 절연 부재들에 의해 유발된 차단 효과들을 감소시키기 위해 주입 동안 또는 주입의 부분들 사이에서 회전될 수 있다. 채널링(channeling)이 관련되면, 주입은 대략 7°의 경사각으로 실행될 수 있다. 4개의 부분들 동안 실행될 수 있고, 워크피스는 그 부분들의 각각 사이에서 대략 90°로 회전된다.
도핑 영역들(1222)에 대한 도펀트 농도는 수평-배향된 도핑 영역들(622)의 도펀트 농도보다 크다. 일 실시예에서, 도핑 영역들(1222)에 대한 도펀트 농도는 수평-배향된 도핑 영역들(622)의 도펀트 농도보다 대략 9배보다 크지 않다. 특정한 일 실시예에서, 도핑 영역들(1222)에 대한 도펀트 농도는 수평-배향된 도핑 영역들(622)의 도펀트 농도의 대략 2배 내지 대략 5배 의 범위에 있다. 또 다른 특정한 실시예에서, 주입이 이용될 때, 분량은 대략 2 x 1012ions/cm2 내지 대략 2 x 1013ions/cm2의 범위에 있을 수 있다.
도핑 영역들(1222)의 깊이들은 특정 한도들을 가지지 않을 수 있다. 일 실시예에서, 도핑 영역들(1222)의 깊이들은 수평-배향된 도핑 영역들(622)보다 대략 0.2미크론보다 많지 않게 더 깊을 수 있다. 도핑 영역들(1222)이 더 깊다면, 이들은 후속-형성되는 깊이 주입된 영역들과 인터피어(interfere)할 수 있다. 깊이 주입된 영역들이 형성되지 않는다면, 도핑 영역들(1222)은 더 깊을 수 있다. 또 다른 실시예에서, 도핑 영역들(1222)은 하이-측 및 로우-측 전력 트랜지스터(12 및 14)의 트랜지스터 구조들을 통한 주된 전류 흐름들에 대응하는 깊이들을 가질 수 있다. 정규 동작 동안, 채널 영역을 통해 흐르는 전자들이 채널 영역의 드레인측에서의 주 표면의 주로 0.05미크론 내에 있다면, 도핑 영역들(1222)의 깊이들은 대략 0.05미크론 깊이일 수 있다. 또 다른 실시예에서, 도핑 영역들(1222)의 깊이들은 수평-배향된 도핑 영역들(622)의 깊이들의 대략 0.5배 내지 대략 2배의 범위에 있을 수 있다. 또 다른 실시예에서, 도핑 영역들(1222)의 깊이들은 희생 스페이서들(1102)의 폭들의 대략 0.5배 내지 대략 2배의 범위에 있을 수 있다.
주입의 에너지는 선택된 도펀트 종들에 기초하여 가변할 수 있다. 예를 들면, 주입하는 종들이 P+(인 이온들)일 때, 에너지는 대략 40keV 내지 대략 150keV의 범위에 있을 수 있고, 주입하는 종들이 As+일 때, 에너지는 대략 100keV 내지 대략 350keV의 범위에 있을 수 있다. 하이-측 및 로우-측 전력 트랜지스터들이 p-채널 트랜지스터들(n-채널 트랜지스터들보다는)인 경우, 주입 종들이 B+일 때, 에너지는 대략 15keV 내지 대략 50keV의 범위에 있을 수 있고, 주입 종들이 BF2 +일 때, 에너지는 대략 50keV 내지 대략 180keV의 범위에 있을 수 있다.
도핑 영역들(1222)이 형성된 후에, 희생 부재들(1122)이 제거될 수 있다. 도핑 영역들(1222)의 폭들이 희생 스페이서들(1102)의 스페이서 폭들에 대해 이전에 기술된 것과 같은 폭 치수들 중 어느 것을 수 있다.
도 13은 다른 세트의 절연 스페이서들을 형성 한 후의 예시를 포함한다. 절연 스페이서들은 도핑 영역들(1222)을 커버하여, 도핑 영역들(1222)은 채널 주입을 후속적으로 실행한 후에 반대로 도핑되지 않을 것이다. 따라서, 절연 스페이서들은 희생 스페이서들(1102)의 스페이서 폭들에 대해 이전에 기술된 바와 같은 폭 치수들 중 어느 것을 가질 수 있다. 특정한 일 실시예에서, 절연 스페이서들의 폭들은 도핑 영역들(1222)의 폭들의 대략 0.8배 내지 대략 1.2배의 범위에 있다. 절연 부재들(1302)은 절연 스페이서들에 부가하여 절연 부재들(1002)과 실질적으로 동일하다. 도 13을 간략히 하기 위하여, 다른 세트의 절연 스페이서들과 절연 스페이서들(1022)의 조합이 절연 스페이서들(1304)로 예시된다. 절연 스페이서들(1304)은 주입 스크린 층(602)과 상이한 재료를 포함할 수 있다. 특정한 일 실시예에서, 절연 스페이서들(1304)은 질화물을 포함할 수 있다. 절연 부재들을 형성한 후에, 개구부들(1306)이 절연 부재들(1302)에 의해 규정된다.
도 14는 개구부들(1306) 아래에 형성된 채널 영역들(1402) 및 깊이 몸체 도핑 영역들(1404)을 포함한다. 채널 영역들(1402)은 반도체 층(206)의 주 표면(205)에 인접하게 형성되고, 깊이 몸체 도핑 영역들(1404)은 주 표면(205)으로부터 이격된다. 깊이 몸체 도핑 영역들(1404)은 드레인 영역들(624)과 채널 영역들(1402) 사이의 애벌란치 브레이크다운과 반대로 드레인 영역들(624)과 깊이 몸체 도핑 영역들(1404) 사이의 애벌란치 브레이크다운 동안 대안 경로들을 제공할 수 있다. 따라서 드레인 영역들(624)을 관련시키는 애벌란치 브레이크다운이 발생한다면, 채널 영역들(1402)에 우선하여 깊이 몸체 도핑 영역들(1404)을 통해 전류가 흐른다. 따라서, 채널 영역들(1402)은 애벌란치 브레이크다운이 발생하는 경우에 영구적으로 변경될 가능성이 적다. 깊이 몸체 도핑 영역들(1404)의 깊이들 및 농도들은 채널 영역들(1402)의 깊이들 및 농도들에 관련될 수 있다.
깊이 몸체 도핑 영역들(1404)의 깊이들이 얕은 경우, 애벌란치 브레이크다운 동안 흐르는 전류는 채널 영역들(1402)의 부분들을 포함할 수 있다. 특히, 깊이 몸체 도핑 영역들(1404)의 최상부 깊이들이 매우 깊은 경우, 애벌란치 브레이크다운은 드레인 영역들(624)과 채널 영역들(1402) 사이에서 발생하고, 따라서, 깊이 몸체 도핑 영역들(1404)은 채널 영역들(1402)을 효과적으로 보호하지 않는다. 일 실시예에서, 깊이 몸체 도핑 영역들(1404)의 피크 농도는 채널 영역들(1402)의 피크 농도들보다 적어도 대략 0.1미크론 더 깊고, 또 다른 실시예에서, 깊이 몸체 도핑 영역들(1404)의 피크 농도들은 채널 영역들(1402)의 피크 농도들보다 대략 0.9보다 크지 않게 더 깊다. 또 다른 실시예에서, 깊이 몸체 도핑 영역들(1404)의 피크 농도들은 주 표면(205)보다 아래의 대략 0.6미크론 내지 대략 1.1미크론의 범위에 있다.
일 실시예에서, 깊이 몸체 도핑 영역들(1404)은 채널 영역들(1402)에 비해 더 큰 도펀트 농도들을 갖는다. 특정한 일 실시예에서, 깊이 몸체 도핑 영역들(1404)의 피크 농도들은 채널 영역들(1402)에 대한 피크 도펀트 동도들의 대략 2배 내지 대략 10배의 범위에 있을 수 있다.
깊이 몸체 도핑 영역들(1404)의 폭들은 절연 부재들(1302) 사이의 개구부들(1306)보다 더 넓을 수 있다. 깊이 몸체 도핑 영역들(1404)은 주입에 의해 형성될 수 있고, 보호된 범위(RP) 및 스트래글(straggle; ΔRP)에 의해 특징지워질 수 있다. ΔRP는 주입 동안 도펀트의 반도체 층(206) 내에 가로 침식(lateral encroachment)에 근접하기 위해 이용될 수 있다. 따라서, 깊이 몸체 도핑 영역들(1404)의 상당한 부분들이 도핑 영역들(1222) 아래에 배치된다.
깊이 몸체 도핑 영역들(1404)은 단일 주입 또는 주입들의 조합을 이용하여 형성될 수 있다. 깊이 몸체 도핑 영역들(1404)은 매립된 절연 층(204)에 접속하거나 접촉하지 않을 수 있다. 깊이 몸체 도핑 영역들(1404)의 깊이들의 범위가 증가함에 따라, 애벌란치 브레이크다운 동안의 전류는 더 큰 영역들에 걸쳐 확산될 수 있다. 특정한 일 실시예에서, 깊이 몸체 도핑 영역들(1404)은 매립된 도전 영역(202)에 용량성 결합을 감소시키기 위해 매립된 절연 층(204)으로부터 이격될 수 있다. 또 다른 실시예에서, 깊이 몸체 도핑 영역들(1404)은 기생 전계-효과 트랜지스터를 억제하기 위하여 매립된 절연 층(204)과 접촉될 수 있고, 게이트 유전체가 매립된 절연 층(204)을 포함한다. 단일 주입을 위해 또는 (주입들의 조합의)가장 낮은 RP를 갖는 주입을 위해, 분량은 대략 5 x 1013ions/cm2 내지 대략 5 x 1014ions/cm2의 범위에 있을 수 있다.
채널 영역들(1402)은 대략 5 x 1012ions/cm2 내지 대략 5 x 1013ions/cm2 의 범위의 분량을 갖고 이온 주입에 의해 형성될 수 있다. 대략 0.05미크론 내지 대략 0.3미크론의 범위의 RP를 달성하기 위한 에너지가 선택될 수 있다.
깊이 몸체 도핑 영역들(1404)은 채널 영역들(1402) 형성 전 또는 후에 형성될 수 있다. 특정한 일 실시예에서, 깊이 몸체 도핑 영역들(1404)이 형성되고, 개구부들(1306) 내에 노출된 주입 스크린 층(602)의 부분들이 제거된다. 또 다른 주입 스크린 층(도시되지 않음)이 채널 영역들(1402)을 형성하기 전에 형성될 수 있다. 다른 주입 스크린 층은 산화물 또는 질화물이 될 수 있다. 다른 주입 스크린 층은 주입 스크린 층(602)보다 더 얇을 수 있다. 특정한 일 실시예에서, 다른 주입 스크린 층은 대략 11nm 내지 대략 50nm의 범위의 두께까지 열적 성장될 수 있다. 채널 영역들(1402)에 대한 이온들은 다른 스크린 주입층을 통해 주입될 수 있다.
도 15는 게이트 유전체 층(1502), 게이트 전극들(1522), 게이트 전극들(1522)의 노출된 표면들을 따르는 절연 층(1524), 소스 연장 영역들(1542), 및 몸체 영역들(1562)을 형성한 후의 워크피스의 예시를 포함한다. 주입 스크린 층(602) 및 다른 주입 스크린 층(들)의 노출된 부분들은 존재한다면, 에칭에 의해 제거되고, 게이트 유전체 층(1502)은 개구부들(1306)의 최하부를 따라 노출된 표면 위에 형성된다. 특정한 일 실시예에서, 게이트 유전 층(1502)은 산화물, 질화물, 산화질화물 또는 임의의 그 조합을 포함하고, 대략 5nm 내지 대략 100nm의 범위의 두께를 갖는다. 게이트 전극들(1522)은 게이트 유전 층(1502) 위에 배치된다. 게이트 전극들(1522)은 침착될 때 도전성이거나 후속적으로 도전성이 될 수 있는 재료 층을 침착함으로써 형성될 수 있다. 재료 층은 금속 함유 또는 반도체 함유 재료를 포함할 수 있다. 일 실시예에서, 층은 대략 0.1미크론 내지 대략 0.5미크론의 두께로 침착된다. 재료 층은 게이트 전극들(1522)을 형성하도록 에칭된다. 예시된 실시예에서, 게이트 전극들(1522)은 마스크를 이용하지 않고 형성되고 측벽 스페이서들의 형상들을 갖는다.
절연 층(1524)은 게이트 전극들(1522)로부터 열적 성장될 수 있거나, 워크피스 상에 침착될 수 있다. 절연 층(1524)의 두께는 대략 10nm 내지 대략 30nm의 범위에 있을 수 있다. 소스 연장 영역들(1542)은 대략 5 x 10l7atoms/cm3보다 크고 5 x 1019atoms/cm3보다 적은 도펀트 농도를 가질 수 있다. 몸체 영역들(1562)은 채널 영역들(1402) 및 깊이 몸체 도핑 영역들(1404)이 전기적으로 연결되고, 몸체 영역들(1562)을 갖지 않는 것에 비해 채널 영역들(1402)과 깊이 몸체 도핑 영역들(1404) 사이에 더 많은 저항 영역을 가질 가능성을 감소시키도록 허용한다. 몸체 영역들(1562)은 또한, 트랜지스터 구조들의 소스와 드레인 사이를 통한 펀칭될 가능성을 감소시킬 수 있다. 몸체 영역들(1562)은 채널 영역들(1402) 및 깊이 몸체 도핑 영역들(1404)과 동일한 도전형을 갖고, 적어도 대략 1 x 1018atoms/cm3의 피크 도펀트 농도를 갖는다.
도 16은 도 15의 워크피스의 특징들 사이의 위치 관계들을 도시한다. 간격(1582)은 게이트 전극(1522)과 도전 전극(1032) 사이의 간격에 대응하고, 폭(1584)은 도핑 영역(1222)의 폭에 대응한다. 도 16의 실시예에 예시된 바와 같이, 도핑 영역(1222)의 우측 에지는 절연 스페이서(1304)와 도전 전극(1032) 사이의 인터페이스 아래 지점에 가로로 연장할 수 있다. 대안적인 일 실시예에서, 도핑 영역(1222)의 우측 에지는 도전 전극(1032) 아래의 지점에 가로로 연장할 수 있다. 특정한 일 실시예에서, 도핑 영역(1222)의 우측 에지의 가로 연장은 어느 절연 층들(812 및 814) 아래에도 놓이지 않는다. 도핑 영역(1222)의 좌측 에지는 채널 영역(1402) 내의 지점에 가로로 연장할 수 있다. 폭(1584)은 간격(1582)의 대략 1.5배까지일 수 있고, 특정한 일 실시예에서, 폭(1584)은 간격(1582)의 대략 1.2배까지일 수 있다. 폭(1584)은 알려진 하한들이 없다. 일 실시예에서, 폭(1584)은 간격(1582)의 적어도 대략 0.2배일 수 있고, 또 다른 실시예에서, 폭(1584)은 간격(1582)의 적어도 대략 0.4배일 수 있다.
도 17은 절연 스페이서들(1602) 및 대량 도핑된 소스 영역들(1642)을 포함한다. 도 18은 워크피스의 특징들 사이의 위치 관계들을 더욱 양호하게 예시하기 위해 도 17의 일부의 확대도를 포함한다. 절연 스페이서들(1602)은 소스 연장 영역들(1542)의 부분들을 커버하도록 형성된다. 절연 스페이서들(1602)은 절연 층을 침착시키고 절연 층을 이방성으로 에칭함으로써 형성될 수 있다. 절연 스페이서들(1602)은 산화물, 질화물, 산화질화물, 또는 임의의 그 조합을 포함할 수 있고, 절연 스페이서들(1602)의 베이스들의 대략 50nm 내지 대략 200nm의 범위의 폭들을 가질 수 있다. 대량 도핑된 소스 영역들(1642)은 저항 접촉부들이 후속적으로 만들어지게 허용하고, 적어도 대략 l x 1019atoms/cm3의 도펀트 농도를 갖는다. 대량 도핑된 소스 영역들(1642)은 이온 주입을 이용하여 형성될 수 있다. 대량 도핑된 소스 영역들(1642)은 채널 영역들(1402)에 비해 반대인 도전형과, 드레인 영역들(624) 및 매립된 도전 영역(202)과 동일한 도전형을 갖는다.
도 19는 스페이서들(1702), 개구부들(1704), 및 대량 도핑된 몸체 접촉 영역들(1722)을 포함한다. 도 20은 워크피스의 특징들 사이의 위치 관계들을 더욱 양호하게 예시하기 위해 도 19의 일부의 확대도를 포함한다. 도 17에 비해, 도 19 및 도 20은 도 17의 중심 근처의 수직-배향된 도전 영역(542)을 예시하지 않는다. 일 실시예에서, 수직-배향된 도전 영역(542)은 트랜지스터들의 더욱 조밀한 레이아웃을 허용하기 위해 서로에 비교되어 오프셋될 수 있다. 예를 들면, 도 19 및 도 20의 중간 근처의 대량 도핑된 소스 영역들(1642)을 접촉하는 대응하는 수직-배향된 도전 영역(542)은 더 뒤에 위치될 수 있고, 도 19 및 도 20의 평면을 따라 놓이지 않는다. 하이-측 트랜지스터 구조들의 대량 도핑된 소스 영역들(1642)은 대량 도핑된 소스 영역의 형태일 수 있고, 로우-측 트랜지스터 구조들(도 19 및 도 20에 도시되지 않음)의 대량 도핑된 소스 영역들(1642)은 상이한 대량 도핑된 단일 소스 영역의 형태일 수 있다. 따라서, 수직-배향된 도전 영역(542)은 동일한 트랜지스터 구조의 대응하는 게이트 전극(1522) 사이에 대량 도핑된 소스 영역(1642)의 모든 부분을 통해 연장할 필요가 없다.
도 19 및 도 20에서, 스페이서들(1702)은 대량 도핑된 몸체 접촉 영역들(1722)이 형성될 부분들을 규정하도록 형성된다. 스페이서들(1702)은 절연 층을 침착시키고 절연 층을 이방성으로 에칭함으로써 형성될 수 있다. 절연 스페이서들(1702)은 산화물, 질화물, 산화질화물, 또는 임의의 그 조합을 포함할 수 있다. 특정한 일 실시예에서, 스페이서들(1702)은 대량 도핑된 몸체 접촉 영역들을 형성한 후에 제거되는 희생 스페이서들일 수 있다. 따라서, 스페이서들(1702)은 절연 재료일 필요가 없다. 개구부들(1704)은 서로 마주보는 스페이서들(1702)의 측면들에 의해 부분적으로 규정된다.
개구부들(1704)의 최하부들을 따라, 게이트 유전체 층(1502) 및 대량 도핑된 소스 영역들(1642)의 부분들이 에칭된다. 대량 도핑된 몸체 접촉 영역들(1722)이 그 후에 개구부들(1704)의 최하부를 따라 형성된다. 대량 도핑된 몸체 접촉 영역들(1722)은 채널 영역들(1402) 및 깊이 몸체 도핑 영역들(1404)과 동일한 도전형을 갖고, 저항 접촉들이 후속 형성되도록 허용하기 위해 적어도 대략 l x 1019atoms/cm3의 도펀트 농도를 갖는다.
몸체 영역들(1562) 및 대량 도핑된 몸체 접촉 영역들(1722)은 수직-배향된 도전 영역들(542)과 후속 형성된 금속 규화물 영역들에 양호한 전기적 접촉이 이루어지는 것(수직-배향된 도전 영역들(542)이 금속-함유 재료를 포함할 때)을 보장하도록 돕는다. 또 다른 실시예에서, 몸체 영역들(1562)이 형성될 수 있고, 대량 도핑된 몸체 접촉 영역들(1722)이 형성되지 않는다. 또 다른 실시예에서, 대량 도핑된 몸체 접촉 영역들(1722)이 형성되고, 몸체 영역들(1562)이 형성되지 않는다. 본 명세서를 판독한 후에, 당업자들은 그들이 필요하거나 원하는 전기적 성능을 결정할 수 있고, 몸체 영역들(1562), 대량 도핑된 몸체 접촉 영역들(1722), 또는 몸체 영역들(1562)과 대량 도핑된 몸체 접촉 영역들(1722)의 조합들이 구현되어야 하는지의 여부를 결정할 수 있을 것이다.
도 21은 도전 부재들(1822 및 1824)을 포함한다. 일 실시예에서, 스페이서들(1702)의 일부 또는 전부가 제거되어, 더 많은 대량 도핑된 소스 영역들(1642)을 노출시킨다. 도전 부재들(1822)은 게이트 전극들(1522) 위에 형성되고, 더 양호한 접촉 및 더 낮은 저항을 허용한다. 도전 부재들(1824)은 대량 도핑된 소스 영역들(1642), 대량 도핑된 몸체 접촉 영역들(1722), 및 존재한다면 수직-배향된 도전 영역들(542)을 서로 전기적으로 접속한다. 특정한 일 실시예에서, Ti, Ta, W, Co, Pt 등과 같은 내화 금속이 워크피스 위에 침착될 수 있고, 실질적으로 단결정 또는 다결정 실리콘과 같은 노출된 실리콘과 선택적으로 반응하여, 금속 규화물을 형성한다. 절연 재료들 위에 놓은 내화 금속의 반응되지 않은 부분들이 제거되고, 따라서, 도전 부재들(1822 및 1824)을 남겨둔다. 이 공정 지점에서, 하이-측 및 로우-측 전력 트랜지스터들(12 및 14)에 대한 트랜지스터 구조들이 형성된다.
도 22 및 도 23은 제 1 레벨의 상호접속부들이 형성된 후의 하이-측 전력 트랜지스터(12)(도 22) 및 로우-측 전력 트랜지스터 내의 트랜지스터 구조들의 예시들을 포함한다. 레벨간 유전체(ILD) 층(1902)이 형성되고, 산화물, 질화물, 산화질화물, 또는 임의의 그 조합을 포함할 수 있다. ILD 층(1902)은 실질적으로 일정하거나 변하는 조성물(예를 들면, 반도체 층(206)으로부터 더욱 높은 인 함량)을 갖는 단일 막 또는 복수의 개별 막들을 포함할 수 있다. 에치-정지 막, 반사방지 막, 또는 조합들이 공정을 돕기 위해 ILD 층(1902) 내에 또는 그 위에서 이용될 수 있다. ILD 층(1902)은 후속 공정 동작들 동안(예를 들면, 리소그래피, 후속 연마 등) 공정 마진을 개선하기 위해 평탄화될 수 있다.
실시예에서, 도 22 및 도 23에 도시된 바와 같이, ILD 층(1902)은 접촉 개구부들을 규정하도록 패터닝되고, 도전 플러그들(1922, 1924, 1926, 1928, 1932, 1934 및 1938)이 접촉 개구부들 내에 형성된다. 도전 플러그들(1922 및 1932)은 하이-측 및 로우-측 트랜지스터들 각각 내의 도전 전극들(1032)을 접촉한다. 도전 플러그들(1924 및 1934)은 도핑된 소스 영역들(1642) 및 대량 도핑된 몸체 접촉 영역들(1722)을 접촉하는 도전 부재들(1824)을 접촉한다. 도전 플러그들(1924 및 1934)은 하이-측 및 로우-측 트랜지스터들 각각 내에 있다. 도전 플러그들(1926)은 하이-측 트랜지스터(12) 내의 드레인 영역들(624)을 접촉한다. 도전 플러그들은 로우-측 트랜지스터(14) 내의 드레인 영역들(624)을 접촉하지 않음을 유념한다. 도전 플러그들(1928 및 1938)은 하이-측 및 로우-측 트랜지스터들 각각 내의 게이트 전극들(1522) 위에 배치되는 도전 부재들(1822)을 접촉한다.
많은 다른 도전 플러그들이 형성되고, 이러한 다른 도전 플러그들은 다른 보이는 곳들에서 볼 수 있다. 도 22 및 도 23에 도시되지 않았지만, 하이-측 트랜지스터(12) 내의 실질적으로 모든 도전 전극들(1032)은 도전 플러그들(1922)에 전기적으로 접속되고, 로우-측 트랜지스터(14) 내의 실질적으로 모든 도전 전극들(1032)은 도전 플러그들(1932)에 전기적으로 접속된다. 하이-측 트랜지스터(12) 내의 실질적으로 모든 도전 부재들(1824)은 도전 플러그들(1924) 또는 수직-배향된 도전 영역들(542)에 전기적으로 접속되고, 로우-측 트랜지스터(14) 내의 실질적으로 모든 도전 부재들(1824)은 도전 플러그들(1934)에 전기적으로 접속된다. 하이-측 트랜지스터(12) 내의 실질적으로 모든 도전 부재들(1822)은 도전 플러그들(1928)에 전기적으로 접속되고, 로우-측 트랜지스터(14) 내의 실질적으로 모든 도전 부재들(1828)은 도전 플러그들(1938)에 전기적으로 접속된다. 따라서, 하이-측 트랜지스터(12) 내의 실질적으로 모든 게이트 전극들(1522)은 도전 플러그들(1928)에 전기적으로 접속되고, 로우-측 트랜지스터(14) 내의 실질적으로 모든 게이트 전극들(1522)은 도전 플러그들(1938)에 전기적으로 접속된다. 하이-측 트랜지스터(12) 내의 실질적으로 모든 드레인 영역들(624)은 도전 플러그들(1926)에 전기적으로 접속되고, 로우-측 트랜지스터(14) 내의 실질적으로 모든 수평-배향된 도핑 영역들(622)은 수직-배향된 도전 영역들(542)에 전기적으로 접속된다.
다른 레벨간 유전체(ILD)층(2002)이 형성되고 산화물, 질화물, 산화질화물, 또는 임의의 그 조합을 포함할 수 있다. ILD 층(2002)은 ILD 층(1902)에 대해 이전에 기술된 바와 같은 조성물들 중 어느 것을 포함할 수 있다. ILD 층(2002)은 ILD 층(1902)에 비해 실질적으로 동일한 조성물 또는 상이한 조성물을 가질 수 있다. ILD 층(2002)은 접촉 개구부들을 규정하도록 패터닝된다.
상호접속부들(2022, 2026, 2032 및 2038)은 ILD 층(2002) 내의 접촉 개구부들 내에서 적어도 부분적으로 연장하도록 형성된다. 상호접속부들(2022)은 하이-측 트랜지스터(12)의 도전 전극(1032) 및 전극 부재들(1824)을 전기적으로 접속한다. 상호접속부들(2032)은 로우-측 트랜지스터(14) 내의 도전 전극(1032), 전극 부재들(1824), 및 VS 단자(도 1)를 전기적으로 접속한다. 상호접속부들(2026)(도 22에 도시된 것 중 하나)은 하이-측 트랜지스터(12) 내의 드레인 영역들(624) 및 VD 단자(도 1)를 전기적으로 접속한다. 상호접속부들(2038)(도 23에 도시된 것 중 하나)은 로우-측 트랜지스터(14) 내의 게이트 전극들 및 제어 유닛(16)(도 1)을 전기적으로 접속한다. 도시되지 않았지만, 다른 상호접속부들이 하이-측 트랜지스터들(12) 내의 게이트 전극들(1522) 및 제어 유닛(16)을 전기적으로 접속한다.
도시되지 않았지만, 전자 디바이스를 형성하기 위해 필요하거나 원할 때, 부가의 또는 소수의 층들 또는 특징부들이 이용될 수 있다. 필드 분리 영역들이 도시되지 않았지만 로우-측 트랜지스터들로부터 하이-측 트랜지스터들의 부분들을 전기적으로 분리하도록 돕기 위해 이용될 수 있다. 또 다른 실시예에서, 더 많은 절연 및 상호접속 레벨들이 이용될 수 있다. 패시베이션 층(passivation layer)이 상호접속 레벨들 내 또는 워크피스 위에 형성될 수 있다. 이 명세서를 판독한 후에, 당업자들은 특정 애플리케이션을 위해 층들 및 특징부들을 결정할 수 있을 것이다.
전자 디바이스는 도 22 및 도 23에 도시된 바와 같은 트랜지스터 구조들과 실질적으로 동일한 많은 다른 트랜지스터 구조들을 포함할 수 있다. 도 22의 트랜지스터 구조들은 하이-측 트랜지스터(12)를 형성하기 위해 서로 병렬로 접속될 수 있고, 도 23의 트랜지스터 구조들은 로우-측 트랜지스터(14)를 형성하기 위해 서로 병렬로 접속될 수 있다. 이러한 구성은 전자 디바이스의 정규 동작 동안 이용되는 비교적 높은 전류 흐름을 지원할 수 있는 전자 디바이스의 충분히 효과적인 채널 폭을 제공할 수 있다. 특정한 일 실시예에서, 각각의 전력 트랜지스터는 대략 30V의 최대 소스-드레인 전압차 및 대략 20V의 최대 소스-게이트 전압차를 가지도록 설계될 수 있다. 정규 동작 동안, 소스-드레인 전압차는 대략 20V보다 크지 않고, 소스-게이트 전압차는 대략 9V보다 크지 않다.
또 다른 실시예에서, 하나 이상의 바이폴라 트랜지스터들이 전계-효과 트랜지스터들 대신 이용될 수 있다. 이 실시예에서, 전류 운반 전극들은 소스 영역들 및 드레인 영역들 대신 이미터 영역들 및 콜렉터 영역들을 포함할 수 있고, 제어 전극들은 게이트 전극들 대신 베이스 영역들을 포함할 수 있다. 하이-측 바이폴라 트랜지스터의 이미터는 로우-측 바이폴라 트랜지스터의 콜렉터에 전기적으로 접속될 수 있다. 매립된 콜렉터가 이용되는 경우, 매립된 콜렉터는 매립된 도전 영역(202)에 적당히 분리된 접속이 이루어지게 허용하도록 패터닝될 수 있다.
본 명세서에 기술된 실시예들은 대략 1 x 1019 atoms/cm3보다 적은 피크 도펀트 농도를 갖는 영역들을 포함할 수 있다. 금속-함유 재료와 저항 접촉이 필요하거나 원한다면, 그러한 도핑 영역의 일부는 적어도 대략 1 x 1019 atoms/cm3의 피크 도펀트 농도를 가지도록 국부적으로 도핑될 수 있다. 비-제한적인 예에서, 매립된 도전 영역(202)은 대략 1 x 1019 atoms/cm3보다 적은 피크 도펀트 농도를 가질 수 있다. 수직 도전 구조들(422)이 W 또는 WSi를 포함하는 경우, 수직 도전 구조들(422)의 근처의 매립된 도전 영역(202)의 부분들은 매립된 도전 영역(202)과 수직 도전 구조들(422) 사이의 저항 접촉들을 형성하는 것을 돕기 위해 적어도 대략 1 x 1019 atoms/cm3이 되도록 피크 도펀트 농도를 국부적으로 증가시키기 위해 주입될 수 있다. 다른 실시예에서, 도전형들이 반대일 수 있다. 본 명세서에 기술된 바와 같이, n-채널 트랜지스터 구조들이 예시된다. 대안적인 일 실시예에서 p-채널 트랜지스터 구조들이 형성될 수 있다.
매립된 절연 층(204)은 매립된 절연 층(204)을 포함하지 않고 매립된 도전 영역(202)과 반도체 층(206) 사이에 형성될 pn 접합에 의존하는 트랜지스터 구조들에 비해 바람직하지 않은 기생 영향들을 감소시키기 위해 이용될 수 있다. 특히, 매립된 절연 층(204)은 더욱 양호한 분리를 제공할 수 있고, 접합 브레이크다운과 관련될 필요 없이 반도체(206)의 도핑 농도를 변하게 할 수 있다. 트랜지스터 구조들이 더욱 소형이 됨에 따라, 반도체 층(206)의 도펀트 농도는 증가될 수 있다. 또한, 깊은 몸체 도핑 영역들(1404)로부터의 도펀트는 주 표면(205)에 반대인 반도체 층(206)의 표면으로 연장할 수 있거나 근접할 수 있다. 매립된 절연 층(204)의 존재는 반도체 층(206)의 최하부의 접합 브레이크다운이 매립된 절연 층(204)의 존재에 의해 제거되므로, 배경 도핑 농도 또는 깊은 몸체 도핑 영역들(1404)로부터든 간에, 반도체 층(206) 내에 더 높은 도핑 농도를 허용할 수 있다. 더 많은 설계 범위 외에도, 매립된 절연 층(204)은 반도체 층(206) 및 그 층 내에 도핑 영역들을 형성할 때 공정 복잡도들을 감소시킬 수 있다.
많은 상이한 양태들 및 실시예들이 가능하다. 이들 양태들 및 실시예들의 일부는 하기에 기술된다. 본 명세서를 판독한 후에, 당업자들은 이들 양태들 및 실시예들이 예시적일 뿐이며 본 발명의 범위를 제한하지 않음을 알 것이다.
일반적인 기술 또는 예들에서 상기에 기술된 모든 액티비티들(activities)이 필요한 것은 아니고, 특정 액티비티의 일부는 필요하지 않을 수 있고, 하나 이상의 다른 활동들이 기술된 액티비티들에 부가하여 실행될 수 있음을 유념한다. 또한, 활동들이 나열된 순서는 반드시 이들이 실행되는 순서인 것은 아니다.
명료성을 위해 개별적인 실시예들의 맥락에서 본 명세서에서 기술된 어떤 특징들은 또한 단일 실시예에서 조합하여 제공될 수도 있다. 반대로, 간략성을 위해 단일 실시예의 맥락에서 기술된 다양한 특징들은 또한 개별적으로 또는 임의의 하위조합으로 제공될 수도 있다. 또한, 범위들 내에 규정된 값들의 참조는 그 범위 내의 각각 및 모든 값을 포함한다.
이점들, 다른 장점들, 및 문제들에 대한 솔루션들이 특정한 일 실시예들에 대해 상기에 기술되었다. 그러나, 이점들, 다른 장점들, 및 문제들에 대한 솔루션들, 및 임의의 이점, 장점 또는 솔루션이 발생시키거나 더욱 표명되게 하는 임의의 특징(들)은 임의의 또는 모든 특허청구범위들의 중요하거나, 필요하거나, 또는 본질적인 특징으로서 해석되어서는 안된다.
본 명세서에 기술된 실시예들의 명세 및 예시들은 다양한 실시예들의 구조의 일반적인 이해를 제공하기 위한 것이다. 명세 및 예시들은 본 명세서에 기술된 구조들 또는 방법들을 이용하는 장치 및 시스템들의 모든 소자들 및 특징들의 철저하고 포괄적인 기술의 역할을 하기 위한 것이 아니다. 개별적인 실시예들은 또한, 단일 실시예에서 조합하여 제공될 수 있고, 반대로, 간략성을 위해 단일 실시예의 맥락에서 기술된 다양한 특징들은 또한 개별적으로 또는 임의의 하위조합으로 제공될 수도 있다. 또한, 범위들 내에 규정된 값들의 참조는 그 범위 내의 각각 및 모든 값을 포함한다. 많은 또 다른 실시예들은 이 명세서를 판독한 후에만 당업자들에게 명백해질 수 있다. 다른 실시예들은 구조적 대체, 논리적 대체, 또는 다른 변경이 개시내용의 범위를 벗어나지 않고 이루어질 수 있도록 개시내용으로부터 이용되고 도출될 수 있다. 따라서, 개시내용은 제한적이기보다는 예시적인 것으로 간주되어야 한다.
10: 전자 디바이스 12, 14: 트랜지스터
16: 제어 유닛 162, 164: 제어 단자
200: 워크피스 202: 매립된 도전 영역
204: 매립된 절연 층 206: 반도체 층
302: 패드 층 304: 정지 층
322: 트랜치들
324, 1022, 1702: 절연 스페이서들 402: 트렌치 연장부들
422: 수직 도전 구조들 424: 공극들
522, 1922, 1924, 1926, 1928, 1932, 1934, 1938: 도전 플러그들
542: 수직-배향된 도전 영역들
622: 수평-배향된 도핑 영역들
812, 814, 1012, 1014, 1524: 절연 층 902: 도전 층
1032: 도전 전극들 1042, 1704: 개구부들
1102: 희생 스페이서들 1122: 희생 부재들
1502: 게이트 유전 층 1522: 게이트 전극들
1902, 2002: ILD 층

Claims (17)

  1. 전자 디바이스(electronic device)에 있어서:
    매립된 도전 영역(buried conductive region);
    상기 매립된 도전 영역 위의 매립된 절연층;
    상기 매립된 절연층 위에 배치된 반도체층으로서, 주 표면 및 대향 표면을 갖고, 상기 매립된 도전 영역은 상기 주 표면보다 상기 대향 표면에 더 가깝게 배치되는, 상기 반도체층;
    제 1 트랜지스터의 제 1 전류-운반 전극(first current-carrying electrode)으로서, 상기 제 1 표면을 따라 배치되고 상기 매립된 도전 영역으로부터 이격되는, 상기 제 1 전류-운반 전극; 및
    상기 매립된 절연층을 통해 연장하는 제 1 수직 도전 구조로서, 상기 제 1 전류-운반 전극 및 상기 매립된 도전 영역에 전기적으로 접속되고, 상기 제 1 수직 도전 구조는 상기 매립된 절연층에 인접하게 배치된 공극(void)을 규정하고, 실질적으로 모든 상기 공극은 상기 주 표면의 높이(elevation)로부터 이격되는 높이에 배치되는, 상기 제 1 수직 도전 구조를 포함하는, 전자 디바이스.
  2. 제 1 항에 있어서,
    제 2 트랜지스터의 제 2 전류-운반 전극으로서, 상기 제 1 표면을 따라 배치되고 상기 매립된 도전 영역으로부터 이격되는, 상기 제 2 전류-운반 전극; 및
    상기 매립된 절연층을 통해 연장하는 제 2 수직 도전 구조로서, 상기 제 2 전류-운반 전극 및 상기 매립된 도전 영역에 전기적으로 접속되는, 상기 제 2 수직 도전 구조를 더 포함하는, 전자 디바이스.
  3. 제 2 항에 있어서,
    상기 제 1 전류-운반 전극은 상기 제 1 트랜지스터의 드레인 영역이고, 상기 제 2 전류-운반 전극은 상기 제 2 트랜지스터의 소스 영역인, 전자 디바이스.
  4. 전자 디바이스를 형성하는 공정에 있어서:
    매립된 도전 영역 위에 있는 매립된 절연층 위의 반도체층을 포함하는 기판을 제공하는 단계로서, 상기 반도체층은 주 표면 및 대향 표면을 갖고, 상기 매립된 도전 영역은 상기 주 표면보다 상기 대향 표면에 더 가깝게 배치되는, 상기 기판 제공 단계;
    상기 반도체층 내에서 상기 반도체층의 주 표면을 따라 제 1 도핑 영역을 형성하는 단계로서, 상기 제 1 도핑 영역은 제 1 트랜지스터의 제 1 전류-운반 전극의 일부인, 상기 제 1 도핑 영역 형성 단계;
    상기 반도체층 및 상기 매립된 절연층의 적어도 일부를 통해 연장하는 제 1 수직 도전 구조를 형성하는 단계로서, 완성된 디바이스에서, 상기 매립된 도전 영역, 상기 제 1 수직 도전 구조, 및 상기 제 1 도핑 영역이 서로 전기적으로 접속되는, 상기 제 1 수직 도전 구조 형성 단계;
    상기 반도체층 내에서 및 상기 반도체 층의 주 표면을 따라 제 2 도핑 영역을 형성하는 단계로서, 상기 제 2 도핑 영역은 제 2 트랜지스터의 제 2 전류-운반 전극의 일부인, 상기 제 2 도핑 영역 형성 단계; 및
    상기 반도체층 및 상기 매립된 절연층의 적어도 일부를 통해 연장하는 제 2 수직 도전 구조를 형성하는 단계로서, 완성된 디바이스에서, 상기 매립된 도전 영역, 상기 제 2 수직 도전 구조, 및 상기 제 2 도핑 영역은 서로 전기적으로 접속되는, 상기 제 2 수직 도전 구조 형성 단계를 포함하는, 전자 디바이스 형성 공정.
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