JPS61226949A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置及びその製造方法に関し、特に入力
保護回路の改良に係る。

〔発明の技術的背景〕

従来の入力保護回路の一例を第３図に示す。第３図に示
す如く、入力ピンは多結晶シリコンからなる抵抗配線ｌ
に接続きれ、次にアルミフィールドトランジスタ２のゲ
ート及びドレインに接続され、更に内部回路に接続され
る。

このような入力保護回路の具体的な構造は第４図に示す
ようなものである。第４図において、Ｐ型シリコン基板
１１の表面にはフィールド酸化膜１２が形成されている
。フィールド酸化膜１２に囲まれた素子領域にはＮ＋型
ソース、ドレイン領域１３．１４が形成されている。

また、一部のフィールド酸化膜１２の上部には多結晶シ
リコンからなり、入力保護回路を構成する抵抗配線１５
が形成されている。

また、全面には層間絶縁膜１６が堆積されており、所定
位置にコンタクトホールが開孔されている。この層間絶
縁膜１６上には入力ピンと抵抗配線１５とを接続するＡ
立配線１７、抵抗配線１５とアルミフィールドトランジ
スタのドレイン領域１４とを接続し、ゲート電極となり
、更に内部回路と接続されるＡ文配線１８及びソース領
域１３と基板の一部１１′とを接続し、更にアース電極
に接続されるＡＭ配線１９が形成されている。

」二重入力保護回路において、入力ピンからマイナス電
圧が印加された場合には、ドレイン領域１４一基板１１
間のＮ”Ｐ接合が順バイアスされるため、電子は基板１
１中でホールと再結合したり、アース電極へ流れ出した
りして消失する。

一方、入力ピンからプラス電圧が印加された場合には、
トランジスタ２がオン状態となり、ホールがトランジス
タを通してアース電極へ流れてしまう。

上述したような従来の入力保護回路では、アルミフィー
ルドトランジスタ２のチャネル幅を広くしたり、Ｎ十拡
散層の接合深さを深くする等の対策により、入力保護耐
圧をかなりの程度まで向−１ニさせることが可能である
。

〔背景技術の問題点〕

しかし、」二連したように従来の入力保護回路のトラン
ジスタ部分を改良した場合、最終的に破壊が発生するの
は、抵抗配線１５と基板１１との間の領域（第４図中Ｘ
で表示）であることが判明した。この原因を調べると、
電流がフィールド酸化膜１２を介して基板１１ヘパスす
ることによるものであることがわかった。これを更に、
詳細に説明するために、Ｘの部分を含む等価回路につい
て考察する。この部分の等価回路は、単純には酸化膜と
ＰＮ接合の直列構造と考えられ、第５図で示される。な
お、酸化膜の膜厚は第４図中Ｔで示すフィールド酸化膜
の膜厚となる。

第５図に示す等価回路について、入力ピンにプラス電圧
又はマイナス電圧を印加した場合にフィールド酸化膜に
より形成されるコンデンサに印加される電圧をみつもる
と以下にようになる。

なお、フィールド酸化＠１２の容量をＣ８、基板１１−
ソース領域１３間の接合容量を０２とする。

まず、入力ピンにマイナス電圧が印加された場合には、
ＰＮ＋接合は逆バイアスとなり、空乏層がのびて容量Ｃ
２は小さくなる。

一方、入力ピンにプラス電圧が印加された場合には、Ｐ
Ｎ＋接合は順バイアスとなり、容量Ｃ２が大Ｓくなる。

この場合、入力ピンに印加される電圧をＶ＾としてフィ
ールド酸化膜１２を構成要素とするコンデンサＣ１にか
かる電圧ＶＢを計算すると、 となる。この０式から明らかなように、容量０２が小さ
い場合、すなわち入力ピンにマイナス電圧が印加されて
いる場合には、フィールド酸化膜１２には小さな電圧し
かかからず問題は生じない。ところが、入力ピンにプラ
ス電圧が印加されると０２が大きくなり、フィールド酸
化［１２には大きな電圧がかかって問題が生じることに
なる。つまり、入力ピンにプラス電圧を印加して入力保
護耐圧を評価すると、抵抗配線１５と基板ｌｌとの間の
領域で破壊現象が発生することが説明できる。

また、フィールド酸化膜を選択酸化法により形成した場
合、いわゆるバーズビークが発生するため、素子の微細
化に対して障害となる。そこで、微細化を進めるために
は、バーズビークを抑えるためにフィールド酸化膜の膜
厚を薄くする必要がある。しかも、フィールド酸化膜は
基板表面に形成された例えばゲート酸化膜をエツチング
する際に同時にエツチングされるため、その膜厚はます
ます薄くなる。この結果、フィールド酸化膜１２のＸ領
域で電界強度が大きくなり、Ｘ領域での破壊が発生し易
くなるため、入力保護回路部の耐圧が劣化する。

〔発明の目的〕

本発明は上記事情を考慮してなされたものであり、入力
保護回路の耐圧を向上させた半導体装置及びそのような
半導体装置を簡便に製造し得る方法を提供しようとする
ものである。

〔発明の概要〕

本願筒１の発明の半導体装置は、フィールド酸化膜と導
電層との間に保護膜を設け、少なくとも入力保護回路を
構成する導電層と入力端子との初段のコンタクト部の下
方に前記保護膜が存在するようにしたことを特徴とする
ものである。

また、本願筒２の発明の半導体装置の製造方法は、半導
体基板表面にフィールド酸化膜を形成する工程と、任意
の酸化膜をエツチングする工程より以前に前記フィール
ド酸化膜上に保護膜を形成する工程と、該保護膜の上部
に入力保護回路を構成する導電層を形成する工程と、全
面に層間絶縁膜を堆積した後、前記導電層」二部で、か
つ保護膜の」一方の部分を選択的にエツチングしてコン
タクトホールを開孔する工程と、全面に配線材料を堆積
した後、前記導体層を入力端子に接続する配線を形成す
る工程とにより本願筒１の発明の半導体装置を製造する
ものである。

こうした本願発明によれば、フィールド酸化膜上に設け
られた保護膜によりフィールド酸化膜の膜厚が減少する
のを防止することができ、入力保護回路を構成する導電
層と入力端子との初段のコンタクｉ・部の下部のフィー
ルド酸化膜の耐圧を向−■ニすることができるので、入
力保護回路全体の耐圧を向−ヒすることができる。

〔発明の実施例〕

以下、本発明の実施例を第１図（ａ）〜（ｄ）及び第２
図を参照し、製造方法を併記して説明する。

なお、図示しないが、内部回路として例えばダイナミッ
クＲＡＭのメモリセルな形成するものとして説明する。

まず、Ｐ型シリコン基板２１表面に膜厚１０００人のバ
ッファ酸化［２２を形成した後、全面に膜厚１０００人
のシリコン窒化膜２３を堆積する。次に、写真蝕刻法に
より素子領域となる部分にレジストパターン２４を形成
する（第１図（ａ）図示）。

次いで、レジストパターン２４をマスクとして露出した
シリコン窒化膜２３をエツチングする。

つづいて、レジストパターン２４を除去した後、残存し
ているシリコン窒化膜２３をマスクとして露出している
バッファ酸化膜２２をエツチングし、更に基板２１の一
部をエツチングする。つづいて、残存しているシリコン
窒化膜２３をマスクとして選択酸化を行ない、フィール
ド酸化膜２５を形成した後、残存しているシリコン窒化
膜２３及びバッファ酸化Ｍ２２を除去する。つづいて、
熱酸化を行ない露出している基板２１表面にキャパシタ
の絶縁膜として用いられる膜厚５００人の第１の熱酸化
膜２６を形成する。つづいて、全面にキャパシタ電極と
して用いられる膜厚４０００人の第１層多結晶シリコン
膜を堆積した後、不純物を拡散して低抵抗イヒする。つ
づいて、第１層多結晶シリコン膜をパターニングしてフ
ィールド酸化膜２５上に多結晶シリコン膜パターン（保
護Ｊｌｌｉ）２７を形成する（同図（ｂ）図示）。

次いで、全面にキャパシタ電極４二の層間絶縁膜となる
膜厚約２０００人のＣＶＤ酸化膜２８を堆積した後、パ
ターニングして前記多結晶シリコン膜パターン２７を覆
うようにＣＶＤ酸化膜２８を残存させる。この際、第１
の熱酸化１１１２６も除去される。つづいて、熱酸化を
行ない、露出している基板２１表面にトランスファトラ
ンジスタのゲート酸化膜となる図示しない第２の熱酸化
膜を形成する。つづいて、全面にトランスファゲートと
して用いられる第２層多結晶シリコン膜を堆積した後、
不純物を拡散して低抵抗化する。つづいて、第２層多結
晶シリコン膜をパターニングして多結晶シリコン膜パタ
ーン２７を覆うｃｖｎＨ化膜２８上に入力保護回路用の
抵抗配線２９を形成する。つづいて、露出している第２
の熱酸化膜を除去した後、基板２１の所定領域を覆う図
示しないレジストパターンを形成し、このレジストパタ
ーン、ゲート電極及びフィールド酸化膜２５をマスクと
してヒ素をイオン注入する。つづいて、レジストパター
ンを除去した後、９００℃でアニールしてアルミフィー
ルドトランジスタのＮ＋型ソース、ドレイン領域３０．
３１を形成する（同図（Ｃ）図示）。

次いで、全面に層間絶縁膜となるＣＶＤ酸化膜３２を堆
積する。つづいて、ＣＶＤ酸化膜３２及びＣＶＤ酸化膜
２８の所定部分を選択的にエツチングしてコンタクトホ
ールを開孔する。この際、抵抗配線２９」二に設けられ
る入力端子との初段のコンタクト部は多結晶シリコン膜
パターン２７のに方に位置するようにコンタクトホール
を開孔する。つづいて、全面にＡｌｌを蒸着した後、パ
ターニングして入力ピンと保護膜である多結晶シリコン
膜パターン２７及び抵抗配線２９とを接続するＡｆＬ配
線３３、抵抗配線２９とアルミフィールドトランジスタ
のドレイン領域３１とを接続し、ゲート電極となり、更
に内部回路と接続されるＡｎ配線３４及びソース領域３
０と基板の一部２１′とを接続し、更にアース電極に接
続されるＡＪＩ配線３５を形成する。以上のようにして
入力保護回路が形成される（同図（ｄ）図示）。

なお、このようにして形成された入力保護回路において
、抵抗配線２９と基板２１との間の領域を含む等価回路
は第２図に示すようなものである。

しかして本願発明によれば、第２図（ｂ）の工程で多結
晶シリコン膜パターン２７を設けることにより、第１の
熱酸化膜２６等の任意の酸化膜をエツチングする際に、
フィールド酸化Ｍ２５の膜厚が減少するのを防止するこ
とができる。このため、入力端子と抵抗配線２９との初
段のコンタクト部の下方のフィールド酸化膜２５は厚い
膜厚を維持することができる。したがって、この領域の
フィールド酸化膜２５での電界強度を小さくすることが
でき、破壊現象を防止して入力保護耐圧を向上すること
ができる。

なお、上記実施例では、フィールド酸化膜上に形成する
保護膜を多結晶シリコン膜パターンとしたが、例えばＣ
ＶＤ酸化膜等の絶縁膜としてもよい。また、−上記実施
例では保護膜となる多結晶シリコン膜パターン上にＣＶ
Ｄ酸化膜を形成し、その上に抵抗配線を形成したが、多
結晶シリコン膜パターン上に直接抵抗配線を形成しても
よい。

更に、上記実施例では入力ピンからの配線の初段のコン
タクトを多結晶シリコン膜パターン及び抵抗配線の両者
でとったが、多結晶シリコン膜パターンはフローティン
グ状態としてもよい。

〔発明の効果〕

以上詳述した如く本発明によれば、入力保護回路の耐圧
を向」ニさせた半導体装置及びそのような半導体装置を
簡便に製造し得る方法を提供できるものである。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の実施例における入力保
護回路を得るために製造工程を示す断面図、第２図は同
人力保護回路の一部の等価回路図、第３図は入力保護回
路の回路図、第４図は従来の入力保護回路の断面図、第
５図は同人力保護回路の一部の等価回路図である。 ２１・・・Ｐ型シリコン基板、２２・・・バッファ酸化
膜、２３・・・シリコン窒化膜、２４・・・レジストパ
ターン、２５・・・フィールド酸化膜、２６・・・第１
の熱酸化膜、２７・・・多結晶シリコン膜パターン（保
護ＩＩＩ）、２８・・・ＣＶＤ酸化膜、２９・・・抵抗
配線、３０．３１・・・Ｎ十型ソース、ドレイン領域、
３２−ＣＶ　Ｄ酸化膜、３３．３４．３５　・Ａ　ｌ配
線。 出願人代理人　弁理士　鈴江　武彦 Ｌｆｌ　　　　　　　。 （Ｎ　　　　　　　（’Ｊ ℃　　　　　　　　　　り 一〕　　　　　　　　　　　　へ Ｎ　　　　　　　　　　　　　　　　　　　　　　　　
−入りピン

Claims (4)

【特許請求の範囲】
1. （１）フィールド酸化膜上に設けられた、入力保護回路
   を構成する導電層上に外部信号の入力端子との初段のコ
   ンタクト部が存在する半導体装置において、前記フィー
   ルド酸化膜と導電層との間に保護膜を設け、少なくとも
   導電層と入力端子との初段のコンタクト部の下方に前記
   保護膜が存在するようにしたことを特徴とする半導体装
   置。
2. （２）保護膜が多結晶シリコン膜であることを特徴とす
   る特許請求の範囲第１項記載の半導体装置。
3. （３）導電層と保護膜となる多結晶シリコン膜とが等電
   位となるように接続されたことを特徴とする特許請求の
   範囲第２項記載の半導体装置。
4. （４）半導体基板表面にフィールド酸化膜を形成する工
   程と、任意の酸化膜をエッチングする工程より以前に前
   記フィールド酸化膜上に保護膜を形成する工程と、該保
   護膜の上部に入力保護回路を構成する導電層を形成する
   工程と、全面に層間絶縁膜を堆積した後、前記導電層上
   部で、かつ保護膜の上方の部分を選択的にエッチングし
   てコンタクトホールを開孔する工程と、全面に配線材料
   を堆積した後、前記導体層を入力端子に接続する配線を
   形成する工程とを具備したことを特徴とする半導体装置
   の製造方法。