JPH01134975A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01134975A JPH01134975A JP29250487A JP29250487A JPH01134975A JP H01134975 A JPH01134975 A JP H01134975A JP 29250487 A JP29250487 A JP 29250487A JP 29250487 A JP29250487 A JP 29250487A JP H01134975 A JPH01134975 A JP H01134975A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 20
- 230000000694 effects Effects 0.000 abstract description 17
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003334 potential effect Effects 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
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- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
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- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はＧａＡｓ基板等に形成されるユニポーラ型集積
回路に関わり、 サイドゲート効果の抑止を目的とし、 ユニポーラ型の各素子を、その下に在る真性半導体層部
分までメサ型に分離すると共に、更にその下に設けられ
ている低抵抗率の第１の半導体層にオーミック電極を形
成し、該電極に例えばグラウンド電位のような定電圧を
印加することによって、素子相互間の電位的影響を抑止
するよう構成する。
回路に関わり、 サイドゲート効果の抑止を目的とし、 ユニポーラ型の各素子を、その下に在る真性半導体層部
分までメサ型に分離すると共に、更にその下に設けられ
ている低抵抗率の第１の半導体層にオーミック電極を形
成し、該電極に例えばグラウンド電位のような定電圧を
印加することによって、素子相互間の電位的影響を抑止
するよう構成する。
本発明はユニポーラ型集積回路に関わり、特にＧａＡｓ
等の化合物半導体基板に形成される集積回路に関わる。
等の化合物半導体基板に形成される集積回路に関わる。
ショットキバリヤ型のゲートを有する通常のＦＥＴやヘ
テロ接合ＦＥＴで構成される！ｌ積回路では、隣接素子
に印加される電圧の影響を受け、ＦＥＴの闇値電圧が変
動することが起こる。より具体的に言うと、例えば一つ
のＦＥＴがソース電圧０■、ドレイン電圧＋ＩＶで動作
している時に隣炭素子のソース或いはドレインに一２■
が印加されたとすると、はじめの素子の闇値電圧が＋側
に変動する。
テロ接合ＦＥＴで構成される！ｌ積回路では、隣接素子
に印加される電圧の影響を受け、ＦＥＴの闇値電圧が変
動することが起こる。より具体的に言うと、例えば一つ
のＦＥＴがソース電圧０■、ドレイン電圧＋ＩＶで動作
している時に隣炭素子のソース或いはドレインに一２■
が印加されたとすると、はじめの素子の闇値電圧が＋側
に変動する。
これはサイドゲート効果あるいはバンクゲート効果と呼
ばれるものであるが、回路の動作中にトランジスタの闇
値が変動したのでは所定の機能を損なうことになるので
、何らかの手段によってこれを抑止しなければならない
。
ばれるものであるが、回路の動作中にトランジスタの闇
値が変動したのでは所定の機能を損なうことになるので
、何らかの手段によってこれを抑止しなければならない
。
サイドゲート効果を抑制する技術の一例が、１ＢｆｉＥ
Ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ １ｅｔｔｅｒｓ、
νｏ１．ＥＤＬ−６，ｐｐ、 １６９−１７１に掲載さ
れている。この論文では、第４図に示すように、素子間
の分Ｍ６Ｕ域上にショットキバリヤ接合電極９′を設け
、該電極に高い負電圧を印加することを行っている。そ
れによって、隣接素子に印加される電圧に影響されるこ
となく、素子を一定の闇値で動作させるのである。図で
、１は半絶縁性ＧａＡ’ｓ基板、２は真性ＧａＡｓ層、
７はゲート電極、８はソース／ドレイン（Ｓ／Ｄ）電極
である。
Ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ １ｅｔｔｅｒｓ、
νｏ１．ＥＤＬ−６，ｐｐ、 １６９−１７１に掲載さ
れている。この論文では、第４図に示すように、素子間
の分Ｍ６Ｕ域上にショットキバリヤ接合電極９′を設け
、該電極に高い負電圧を印加することを行っている。そ
れによって、隣接素子に印加される電圧に影響されるこ
となく、素子を一定の闇値で動作させるのである。図で
、１は半絶縁性ＧａＡ’ｓ基板、２は真性ＧａＡｓ層、
７はゲート電極、８はソース／ドレイン（Ｓ／Ｄ）電極
である。
かかる処理はサイトゲ−１・効果の抑制に有効ではある
が、サイドゲート効果を完全に抑制するためにシシソト
キ電極に印加する電圧は、−１０Ｖといった大きな値に
なることがあり、通常の電源電圧の他にこのような高圧
電源が要求されるのでは、４Ｊ、積回路が使用し辛いも
のになる。
が、サイドゲート効果を完全に抑制するためにシシソト
キ電極に印加する電圧は、−１０Ｖといった大きな値に
なることがあり、通常の電源電圧の他にこのような高圧
電源が要求されるのでは、４Ｊ、積回路が使用し辛いも
のになる。
本発明の目的は、かかる高圧Ｔ、ＴＡを必要としないサ
イドゲート効果抑制技ｉネｉを提供することである。
イドゲート効果抑制技ｉネｉを提供することである。
上記目的を達成するため、本発明の集積回路では、
低抵抗率の第１の半導体層上に真性の第２の半導体層を
介してユニポーラ型の素子が形成されており、 前記真性の第２の半導体層は選択された前記ユニポーラ
型素子どうしの間で不連続であり、該不連続領域に露出
した前記第１の半導体層表面の少なくも一部に非整流性
或いは弱整流性の電極が形成されており、 動作時には、該電極には定電位或いは略定電位の電圧が
印加される。
介してユニポーラ型の素子が形成されており、 前記真性の第２の半導体層は選択された前記ユニポーラ
型素子どうしの間で不連続であり、該不連続領域に露出
した前記第１の半導体層表面の少なくも一部に非整流性
或いは弱整流性の電極が形成されており、 動作時には、該電極には定電位或いは略定電位の電圧が
印加される。
上記の構成は換言すれば、
ユニポーラ型の各素子を、その下に在る真性半導体層部
分までメサ型に分離すると共に、更にその下に設けられ
ている低抵抗率の第１の半導体層にオーミック電極を形
成し、該電極に例えばグラウンド電位のような定電圧を
印加することによって、素子相互間の電位的影響を抑止
するということになる。
分までメサ型に分離すると共に、更にその下に設けられ
ている低抵抗率の第１の半導体層にオーミック電極を形
成し、該電極に例えばグラウンド電位のような定電圧を
印加することによって、素子相互間の電位的影響を抑止
するということになる。
基板全域にわたって真性半導体層の下に設けられた低抵
抗層がグラウンド電位のような安定した電位に固定され
るので、他素子への電圧印加によって自素子内の電位分
布が変化することがなくなる。即ちサイドゲート効果が
抑制される。これは低抵抗層によるシールド効果と見る
こともできる。
抗層がグラウンド電位のような安定した電位に固定され
るので、他素子への電圧印加によって自素子内の電位分
布が変化することがなくなる。即ちサイドゲート効果が
抑制される。これは低抵抗層によるシールド効果と見る
こともできる。
第１図は本発明のＲ積回路装置の構造を模式的に示す断
面図である。同図に於いて、１は半導体絶縁性のＧａΔ
ｓ７Ｊ板であり、真性ＧａＡｓのパフ２フ層２と低抵抗
のｎ型Ｇ ａ Ａ ｓ ｒ！Ｊ３がＣ；ａＡｓ基板の略
全面に形成されている。−例をあげると、バッファ層２
の厚さは５０００人、ｎ型ＧａＡｓ層３は２０００人で
、Ｓｔが２ ＸＩＯ”ｃｍ−’のン二度にドーフ。
面図である。同図に於いて、１は半導体絶縁性のＧａΔ
ｓ７Ｊ板であり、真性ＧａＡｓのパフ２フ層２と低抵抗
のｎ型Ｇ ａ Ａ ｓ ｒ！Ｊ３がＣ；ａＡｓ基板の略
全面に形成されている。−例をあげると、バッファ層２
の厚さは５０００人、ｎ型ＧａＡｓ層３は２０００人で
、Ｓｔが２ ＸＩＯ”ｃｍ−’のン二度にドーフ。
されている。
各素子領域は前記低抵抗ｎ型ＧａΔＳ層３の上のメサＥ
ＩＴ域であり、素子かへテロ接合ＦＥＴの場合、該領域
の夫々に於いて、ハソファ層兼チャネル層である真性Ｇ
ａＡｓ層４、電子供給層であるｎ型Ａ Ｉ Ｇ ａ Ａ
ｓ ｆｆＪ ５が積層され、該ｎ型ＡＩＧａＡｓＪｉ
上にｎ型ＧａＡｓであるキャンプ層６とＡ！のゲートＴ
ｉ Ｐｉ７、ソース／ドレインの電極８が設けられてい
る。
ＩＴ域であり、素子かへテロ接合ＦＥＴの場合、該領域
の夫々に於いて、ハソファ層兼チャネル層である真性Ｇ
ａＡｓ層４、電子供給層であるｎ型Ａ Ｉ Ｇ ａ Ａ
ｓ ｆｆＪ ５が積層され、該ｎ型ＡＩＧａＡｓＪｉ
上にｎ型ＧａＡｓであるキャンプ層６とＡ！のゲートＴ
ｉ Ｐｉ７、ソース／ドレインの電極８が設けられてい
る。
これ等の構成窒素の厚さや不純物濃度は周知のへテロ接
合ＦＥＴと同じであり、−例を示せば、１−ＧａＡｓ層
４は３０００人、ｎ−ＡｆＧａＡｓ層５は３５０人で、
２×１Ｏ１ｓｃｆｆｌ−３のＳｉドープ、ｎ−ＧａＡｓ
層６は５００人である。
合ＦＥＴと同じであり、−例を示せば、１−ＧａＡｓ層
４は３０００人、ｎ−ＡｆＧａＡｓ層５は３５０人で、
２×１Ｏ１ｓｃｆｆｌ−３のＳｉドープ、ｎ−ＧａＡｓ
層６は５００人である。
前記メサ領域間の低抵抗ｎ型ＧａＡｓＮ上に、例えばＡ
ｕ Ｇ ｅ ／ Ａ ｕからなるオーミックコンタク
ト電極である素子間電極９が形成されており、動作状態
では該電極は内部配線１１によってグラウンド側電源に
接続され、低抵抗ｎ型ＧａＡｓ層全体をグラウンド電位
に固定する。１０は絶縁層である。
ｕ Ｇ ｅ ／ Ａ ｕからなるオーミックコンタク
ト電極である素子間電極９が形成されており、動作状態
では該電極は内部配線１１によってグラウンド側電源に
接続され、低抵抗ｎ型ＧａＡｓ層全体をグラウンド電位
に固定する。１０は絶縁層である。
第２図にこのような構造を実現する製造工程の一例を示
す。以下、同図を参照しながら工程を説明する。
す。以下、同図を参照しながら工程を説明する。
＋８１図に示されるように、半導体絶縁性基板１上にバ
ッファ層２、低抵抗１１３、をエピタキシャル成長させ
、更に１−ＧａＡｓ層４、ｎ−ＡｊＧａＡｓ層５、ｎ
ＧａＡｓ層６も順次エピタキシャル成長させる。各層
の厚さは上に記した通りであｔｂ１図に示される如く、
メサエッチングを施し、各素？−ＳＵ域を分離すると共
に素子間領域に低抵抗層３を露出させる。このメサエッ
チングは素子領域間の１−ＧａＡｓ層が完全に除去され
るよう十分に施すことが必要である。
ッファ層２、低抵抗１１３、をエピタキシャル成長させ
、更に１−ＧａＡｓ層４、ｎ−ＡｊＧａＡｓ層５、ｎ
ＧａＡｓ層６も順次エピタキシャル成長させる。各層
の厚さは上に記した通りであｔｂ１図に示される如く、
メサエッチングを施し、各素？−ＳＵ域を分離すると共
に素子間領域に低抵抗層３を露出させる。このメサエッ
チングは素子領域間の１−ＧａＡｓ層が完全に除去され
るよう十分に施すことが必要である。
続いて＋０１図に示されるように、デー１電極７、Ｓ／
Ｄ電極８、素子間電極９が形成される。Ｓ／Ｄ電極と素
子間電極を同時に形成して工程を省略することも出来る
。この後、表面に絶縁膜を被覆し内部配線を形成すれば
、第１図に示された本発明の集積回路が得られる。
Ｄ電極８、素子間電極９が形成される。Ｓ／Ｄ電極と素
子間電極を同時に形成して工程を省略することも出来る
。この後、表面に絶縁膜を被覆し内部配線を形成すれば
、第１図に示された本発明の集積回路が得られる。
第３図（ａｌ 、 （ｂｌは本発明の別な実施例の構造
を模式的に示す平面図及び断面図であり、平面図（ａ）
のＸ−Ｘ断面が（ｂｌ図に示される。この実施例では、
負電圧が印加されるのは特定の素子だけであることに着
目して、負電圧が印加される素子を囲むように低抵抗層
を露出し、包囲型の電極９を設けている。
を模式的に示す平面図及び断面図であり、平面図（ａ）
のＸ−Ｘ断面が（ｂｌ図に示される。この実施例では、
負電圧が印加されるのは特定の素子だけであることに着
目して、負電圧が印加される素子を囲むように低抵抗層
を露出し、包囲型の電極９を設けている。
このように構成すれば、層３の抵抗率が若干高めであっ
ても、サイドゲート効果抑制に最も有用な部分の抵抗率
は十分に低くなり、効率良く目的を達成することが出来
る。
ても、サイドゲート効果抑制に最も有用な部分の抵抗率
は十分に低くなり、効率良く目的を達成することが出来
る。
以上説明したように、本発明の集積回路装置では素子間
領域の電位が安定しているので、該領域を通じて素子相
互間に電位の変動が伝わることがなく、サイトゲ−１・
効果が極めて効果的に抑制される。また、集積回路の素
子はへテロ接合ＦＥＴに限らず、ＭＥＳＦＥＴであって
も同様の効果がある。
領域の電位が安定しているので、該領域を通じて素子相
互間に電位の変動が伝わることがなく、サイトゲ−１・
効果が極めて効果的に抑制される。また、集積回路の素
子はへテロ接合ＦＥＴに限らず、ＭＥＳＦＥＴであって
も同様の効果がある。
第１図は本発明実施例の構造を模式的に示す断面図、
第２図は実施例装置の製造工程を模式的に示す断面図、
第３図は別な実施例の構造を模式的に示す断面図はびキ
？ＦＤ口 第４図は公知のサイドゲート効果抑制構造を示す図 であって、 図に於いて １は半導体絶縁性ＧａＡｓ基板、 ２はバッファ層・ ３は低抵抗ＧａＡｓ、 ４はｉ Ｇ ａ Ａ ３ ％ ５はｎ−Ａ／Ｇａ７１．ｓ。 ６はｎ−Ｃ；ａＡｓ。 ７はゲート電極、 ８はＳ／Ｄ電極、 １０は絶縁層、 １１は内部配線 である。 本発明実施例の構造を模式的（示す断面図第１図 別な実施例の構造を模式的に示す軍面図夏び゛、ｆＴｆ
１図第３図 公知のサイドゲート効果抑制構造を示す図第４図
？ＦＤ口 第４図は公知のサイドゲート効果抑制構造を示す図 であって、 図に於いて １は半導体絶縁性ＧａＡｓ基板、 ２はバッファ層・ ３は低抵抗ＧａＡｓ、 ４はｉ Ｇ ａ Ａ ３ ％ ５はｎ−Ａ／Ｇａ７１．ｓ。 ６はｎ−Ｃ；ａＡｓ。 ７はゲート電極、 ８はＳ／Ｄ電極、 １０は絶縁層、 １１は内部配線 である。 本発明実施例の構造を模式的（示す断面図第１図 別な実施例の構造を模式的に示す軍面図夏び゛、ｆＴｆ
１図第３図 公知のサイドゲート効果抑制構造を示す図第４図
Claims (1)
- 【特許請求の範囲】 低抵抗率の第１の半導体層上に真性の第２の半導体層
を介してユニポーラ型の素子が形成されており、 前記真性の第２の半導体層は選択された前記ユニポーラ
型素子どうしの間で不連続であり、該不連続領域に露出
した前記第１の半導体層表面の少なくも一部に非整流性
或いは弱整流性の電極が形成されており、 該電極には定電位或いはほゞ定電位の電圧が印加されて
いることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292504A JP2569626B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292504A JP2569626B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01134975A true JPH01134975A (ja) | 1989-05-26 |
| JP2569626B2 JP2569626B2 (ja) | 1997-01-08 |
Family
ID=17782671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292504A Expired - Lifetime JP2569626B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569626B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125472A (ja) * | 1989-10-09 | 1991-05-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1987
- 1987-11-19 JP JP62292504A patent/JP2569626B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125472A (ja) * | 1989-10-09 | 1991-05-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569626B2 (ja) | 1997-01-08 |
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