DE102004036961B3 - Verfahren zum Verbinden eines Halbleiterchips mit einem Substrat - Google Patents
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Abstract
Die
Erfindung betrifft ein Verfahren zum Verbinden mindestens eines
Halbleiterchips (2) mit einem Substrat (1). Hierbei werden auf die
Bereiche des Substrats (1), auf die der Halbleiterchip (2) montiert werden
soll, eine metallische Schicht (3) aufgebracht und die Seite des
Halbleiterchips (2), die auf das Substrat (1) montiert werden soll,
mit einer metallischen Schicht (4) versehen. Weiterhin wird eine
Metallfolie (7) zwischen Halbleiterchip (2) und Substrat (1) eingebracht,
wobei die metallischen Schichten (3, 4) auf dem Substrat (1) und
auf dem Halbleiterchip (2) sowie die Metallfolie (7) das gleiche
Metall enthalten. Nach dem Positionieren des Halbleiterchips (2)
auf dem Substrat (1) und dem Einbringen der Metallfolie (7) wird über einen
Transducer (5) mechanische Energie in Form von Ultraschall in den
Halbleiterchip (2) eingekoppelt und es entsteht eine feste mechanische
Verbindung (6) zwischen dem Substrat (1) und dem Halbleiterchip
(2).
Description
- Die Erfindung betrifft ein Verfahren zum Verbinden eines Halbleiterchips mit einem Substrat.
- Da beim Betrieb von Halbleiterchips, insbesondere von optoelektronischen Halbleiterchips wie z.B. LEDs, Laserdioden oder Laserbarren oft hohe Temperaturen entstehen, werden solche Halbleiterchips zur Wärmeabfuhr meist auf eine Wärmesenke montiert. Die Verbindung zwischen Halbleiterchip und dieser Wärmesenke sollte von daher neben hoher mechanischer Stabilität, eine möglichst gute Wärmeleitfähigkeit besitzen. Als Wärmesenke kann hierbei ein Substrat aus einem geeigneten Material dienen.
- Außerdem werden Halbleiterchips über diese Verbindung häufig gleichzeitig elektrisch kontaktiert. Dies erfordert eine möglichst gute elektrische Leitfähigkeit der Verbindung.
- Aus Kostenaspekten ist zudem ein Verbindungsprozess wünschenswert, der möglichst geringe Taktzeiten bei der Produktion ermöglicht.
- Herkömmliche Verbindungstechnologien zur Montage von Halbleiterchips auf einem Substrat sind Kleben oder Löten.
- Generell ist sowohl die Wärmeleitfähigkeit als auch die elektrische Leitfähigkeit von Klebstoffen auf Grund ihrer polymeren Natur gering gegenüber metallischen Fügematerialien, wie z.B. Loten. Klebstoffe, die höhere Wärmeleitfähigkeit und elektrische Leitfähigkeit besitzen, enthalten meistens Füllstoffe, die die Verarbeitung erschweren können.
- In der Druckschrift
DE 102 21 857 A1 ist ein Verfahren zum Verbinden eines Halbleiterchips mit einem Kunststoffgehäusekörper mit Hilfe von Weichlöten beschrieben. Durch die Verwendung eines niedrig schmelzenden Lots, das mit einer Schichtdicke kleiner als 10 μm aufgebracht wird, lässt sich der Lötvorgang weitestgehend ohne thermische Schädigungen des Kunststoffgehäusekörpers durchführen. - Nach dem Löten können beim Abkühlen des Verbundes aus Substrat, Lot und Halbleiterchip mechanische Spannungen in dem Halbleiterchip induziert werden, falls Substrat, Lot und Halbleiterchip unterschiedliche thermische Ausdehnungskoeffizienten besitzen. Dies kann die mechanische Stabilität der Verbindung einschränken.
- Mechanische Spannungen, die beim Abkühlen des Verbundes aus Substrat, Lot und Halbleiterchip in dem Halbleiterchip auf Grund unterschiedlicher thermischer Ausdehnungskoeffizienten der Materialen entstehen, steigen in der Regel mit der Größe der Verbindungsfläche. Dies hat zur Folge, dass dieses Problem insbesondere beim Löten größerer Halbleiterchips, wie z.B. bei Laserbarren, auf ein Substrat auftreten kann.
- Zur Verbindung von Halbleiterchips mit einem Substrat kann weiterhin Ultraschall eingesetzt werden, wie beispielsweise aus den Druckschriften
US 6,461,890 B1 ,US 3,255,511 ,US 5,965,946 ,US 4,513,905 ,US 5,930,666 ,DE 197 47 846 A1 ,DE 31 10 080 A1 ,DD 222 451 A1 DD 242 907 A1 - Weiterhin ist es aus der Druckschrift
DD 242 907 A1 - Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Verbindung eines Halbleiterchips mit einem Substrat anzugeben, das zu einer Verbindung mit guter mechanischer Stabilität führt. Es ist zudem wünschenswert, dass die entstehende Verbindung auch gute elektrische und thermische Leitfähigkeiten besitzt und die zu verbindenden Teile beim Verbindungsprozess möglichst geringen thermischen Belastungen ausgesetzt sind. Schließlich sollte das Verfahren geringe Montagetaktzeiten ermöglichen.
- Diese Aufgabe wird durch ein Verfahren gemäß Patentanspruch 1 gelöst. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens sind in den abhängigen Ansprüchen 2 bis 14 angegeben. Die Merkmale des Oberbegriffs des Anspruchs 1 sind aus der
DE 31 10 080 A1 bekannt. - Ein erfindungsgemäßes Verfahren zum Verbinden mindestens eines Halbleiterchips mit einem Substrat umfasst die Schritte:
- – Aufbringen einer metallischen Schicht auf dem Halbleiterchip, auf Bereiche, die mit dem Substrat verbunden werden sollen,
- – Aufbringen einer metallischen Schicht auf dem Substrat, auf Bereiche, die mit dem Halbleiterchip verbunden werden sollen,
- – Einbringen einer Metallfolie zwischen Halbleiterchip und Substrat, wobei die metallischen Schichten auf dem Halbleiterchip und dem Substrat und die Metallfolie das gleiche Metall enthalten,
- – Positionieren des Halbleiterchips auf dem Substrat, so dass zumindest Teile der metallischen Schichten des Halbleiterchips und des Substrates die Metallfolie berühren, und
- – Einbringen von Ultraschall in den Halbleiterchip, so dass eine feste mechanische Verbindung zwischen dem Halbleiterchip und dem Substrat entsteht.
- Durch das Einbringen des Ultraschalls bilden sich zwei feste mechanische Verbindungen an beiden Seiten der Folie aus. Eine feste mechanische Verbindung wird zwischen Folie und Halbleiterchip ausgebildet, die andere zwischen Folie und Substrat.
- Dieses Verfahren bietet den Vorteil, dass der zu montierende Halbleiterchip einer geringen Temperaturbelastung ausgesetzt wird, da die Energie lokal begrenzt eingebracht wird, die nötig ist, um die feste mechanische Verbindung zwischen dem Halbleiterchip und dem Substrat auszubilden. Zudem können mit dem Verfahren geringe Verarbeitungszeiten von einigen 10 ms erreicht werden.
- Das Verfahren bietet weiterhin den Vorteil, dass die Metallisierung auf den zu verbindenden Flächen sehr dünn sein kann, da zusätzliches Material zur Bildung der Verbindung durch die metallische Folie zur Verfügung gestellt wird.
- Da die Schichten auf dem Halbleiterchip beziehungsweise auf dem Substrat das gleiche Metall enthalten, kann besonders einfach eine einheitliche Verbindung, mit hoher mechanischer Stabilität, sowie guter elektrischer und thermischer Leitfähigkeit ausgebildet werden.
- Aufgrund der geringen Temperaturbelastung des Halbleiterchips bei dem erfindungsgemäßen Verfahren werden nur geringe mechanische Spannungen in diesen eingebracht. Daher eignet sich das erfindungsgemäße Verfahren insbesondere für die Montage relativ großer Halbleiterchips. Insbesondere eignet es sich aus diesem Grund auch besonders für die Verbindung von Halbleiterchips, die auf III/V-Verbindungshalbleitern basieren, mit Materialen mit einem deutlich anderen thermischen Ausdehnungskoeffizienten, wie z.B. Kupfer.
- Unter einem auf III/V-Verbindungshalbleiter basierenden Halbleiterchip ist insbesondere ein Halbleiterchip verstanden der hauptsächlich Elemente aus der 3. Und 5. Hauptgruppe des Periodensystems enthält.
- Vorzugsweise umfasst ein solcher III/V-Verbindungshalbleiter AlnGamInl-n-mAs, wobei 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 und n + m ≤ 1. Dabei muss dieses Material nicht zwingend eine mathematisch exakte Zusammensetzung nach obiger Formel aufweisen. Vielmehr kann es ein oder mehrere Dotierstoffe sowie zusätzliche Bestandteile aufweisen, die die physikalischen Eigenschaften des Materials im Wesentlichen nicht ändern. Der Einfachheit halber beinhaltet obige Formel jedoch nur die wesentlichen Bestandteile des Kristallgitters (Al, Ga, In, As), auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt sein können.
- In einer bevorzugten Ausführungsform des Verfahrens wird der Halbleiterchip vor dem Einbringen von Ultraschall auf dem Substrat angedrückt. Hierdurch wird ein fester Kontakt zwischen den zu verbindenden Teilen hergestellt, so dass sie zum einen nicht verrutschen können und zum anderen die in den Halbleiterchip eingebrachte Energie auf diese besser übertragen werden kann.
- Bevorzugt enthalten die Schichten auf dem Halbleiterchip, auf dem Substrat und die Metallfolie mindestens ein Metall aus der Gruppe, die durch Nickel, Aluminium, Blei, Kupfer, Zinn, Silber und Gold gebildet wird.
- Besonders gut geeignet für die metallischen Schichten auf dem Substrat und auf dem Halbleiterchip, bzw. für die Metallfolie ist Gold auf Grund seiner hohen elektrischen und thermischen Leitfähigkeit, sowie des relativ niedrigen Schmelzpunktes. Weiterhin ist dieses Material besonders gut geeignet, eine feste mechanische Verbindung bei dem erfindungsgemäßen Verfahren auszubilden.
- Weiterhin besitzt die metallische Schicht auf dem Substrat bevorzugt eine größere Dicke, als die metallische Schicht auf dem Halbleiterchip. Hierbei wird das Material, das zur Ausbildung der mechanischen Verbindung zwischen Substrat und Halbleiterchip benötigt wird, überwiegend auf dem Substrat aufgebracht, was aus fertigungstechnischer Sicht Vorteile verspricht.
- Die Dicke der Folie ist zweckmäßigerweise größer als die Dicke der metallischen Schichten auf dem Substrat und/oder die Dicke der metallischen Schicht auf dem Halbleiterchip. Besonders bevorzugt hat die Dicke der Folie einen Wert zwischen 5 und 20 μm.
- In weiteren bevorzugten Ausführungsformen des erfindungsgemäßen Verfahrens werden die metallischen Schichten auf dem Halbleiterchip beziehungsweise auf dem Substrat mit Hilfe eines galvanischen Verfahrens aufgebracht. Hierdurch können auch Schichtdicken von einigen μm erzielt werden.
- Das Zeitintervall, während dem Ultraschall in den Halbleiterchip eingebracht wird, ist bevorzugt kleiner als eine Sekunde, vorzugsweise kleiner als 100 ms. Hierdurch können geringen Montagetaktzeiten erreicht werden.
- Besonders bevorzugt können mehrere Halbleiterchips nacheinander mit dem erfindungsgemäßen Verfahren auf ein Substrat aufgebracht werden, da hierbei sowohl dass Substrat als auch die bereits montierten Halbleiterchips nur geringen thermischen Belastungen ausgesetzt sind. Dies trägt insbesondere zur mechanischen Stabilität und Zuverlässigkeit der Verbindungen zwischen Substrat und Halbleiterchips bei.
- Werden mehrere Halbeleiterchip nacheinander auf ein Substrat aufgebracht, ist es sinnvoll, mehrere Bereiche des Substrates auf die ein Halbleiterchip aufgebracht werden soll, in einem Schritt mit der metallischen Schicht zu versehen.
- Weiterhin enthält das Substrat in einer bevorzugten Ausführungsform des Verfahrens Kupfer und/oder Wolfram, da diese Materialien eine gute Wärmeleitfähigkeit besitzen. Von daher kann ein Substrat, das Kupfer enthält, bevorzugt als Wärmesenke dienen. Werkstoffe aus Wolfram und Kupfer, wie z.B. Sinterwerkstoffe, sind besonders als Wärmesenke geeignet, da durch Variation des Wolframanteils der thermische Ausdehnungskoeffizient an den des Halbleiterchips angepasst werden kann.
- Das erfindungsgemäße Verfahren eignet sich insbesondere für die Montage von Halbleiterlaserdiodenchips und Halbleiterlaserdiodenbarren auf ein Substrat, da diese durch eine hohe Wärmeentwicklung während des Betriebes gekennzeichnet sind. Um diese Wärme vom Chip wegzutransportieren, ist deshalb eine Verbindung zwischen Chip und Substrat mit sehr guter Wärmeleitfähigkeit von großem Vorteil.
- Halbleiterlaserdiodenbarren weisen darüber hinaus häufig relativ große geometrische Abmessungen auf, was zu besonders hohen mechanischen Spannungen beim Abkühlen auf Grund unterschiedlicher Ausdehnungskoeffizienten von Substrat und Halbleiterchip führen kann.
- Weitere Merkmale, Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich aus dem im Folgenden in Verbindung mit den
2a bis2d beschriebenen Ausführungsbeispiel. - Es zeigen:
-
1a ,1b ,1c und1d , schematische Darstellungen verschiedener Schritte der Montage eines Halbleiterchips auf ein Substrat gemäß dem Stand der Technik, und -
2a ,2b ,2c und2d , schematische Darstellungen verschiedener Verfahrensschrittes der Montage eines Halbleiterchips auf ein Substrat gemäß dem erfindungsgemäßen Verfahrens. - In dem Ausführungsbeispiel und den Figuren sind gleiche oder gleich wirkende Bestandteile jeweils mit den gleichen Bezugszeichen versehen. Die dargestellten Elemente der Figuren, insbesondere die Dicken von dargestellten Schichten, sind nicht als maßstabsgerecht anzusehen. Vielmehr können sie zum besseren Verständnis teilweise übertrieben groß dargestellt sein.
- Wie in
1a dargestellt, werden auf einem Substrat1 die Bereiche, auf die ein Halbleiterchip2 montiert werden soll, mit einer Metallschicht3 versehen. Ebenfalls werden die Stellen des Halbleiterchips2 , die auf das Substrat1 montiert werden soll, mit einer Metallschicht4 versehen. Anschließend wird, wie in1b , gezeigt, der Halbleiter2 auf dem metallisierten Substrat1 positioniert, so dass sich die metallischen Schichten3 und4 zumindest teilweise berühren. Dann wird mit Hilfe eines Transducers5 Energie in Form von Ultraschall in den Halbleiterchip2 eingekoppelt (1c ) und es bildet sich eine feste mechanische Verbindung6 zwischen dem Halbleiterchip2 und dem Substrat1 aus (1d ). Der Ultraschall wird in den Abbildungen schematisch durch einen gewellten Pfeil dargestellt. Die Frequenz des Ultraschalls kann beispielsweise zwischen 50 und 150 kHz liegen. Zum Ausbilden einer festen mechanischen Verbindung6 zwischen dem Halbleiterchip2 und dem Substrat1 muss der Ultraschall typischerweise über einen Zeitraum im Bereich von 1 sec bis 10 ms eingekoppelt werden. Zweckmäßigerweise sind die geometrischen Abmessungen des Transducers5 hierbei an die des Halbleiterchips2 angepasst. Damit der Halbleiterchip2 bei dem Ausbilden der Verbindung6 nicht gegen das Substrat3 verrutscht, kann dieser zusätzlich vor dem Ausbilden der Verbindung6 auf dem Substrat1 angedrückt werden. - Das Ausbilden der festen mechanischen Verbindung
6 zwischen Halbleiterchip2 und Substrat1 durch das Einbringen von Ultraschall kann beispielsweise dadurch erfolgen, dass durch die in den Halbleiterchip2 eingebrachte mechanische Energie die metallische Schicht4 des Halbleiterchips2 auf der Metallisierung3 des Substrates1 reibt. Hierdurch wird lokal Wärme in der Metallschicht4 auf dem Halbleiterchip2 und der teilflächigen Metallschicht3 auf dem Substrat1 erzeugt, wodurch diese eine feste mechanische Verbindung6 ausbilden können. - Wichtige Eigenschaften der Verbindung
6 , wie beispielsweise ihre thermische und elektrische Leitfähigkeit werden durch die Beschaffenheit der Verbindung6 maßgeblich beeinflusst. Die Beschaffenheit der mechanischen Verbindung6 hängt insbesondere von den Materialien ab, aus denen sie gebildet wird und somit von den metallischen Schichten3 und4 auf Substrat1 und Halbleiterchip2 . - Vorzugsweise bestehen die auf die zu verbindenden Flächen des Halbleiterchips
2 und des Substrats1 aufgebrachten Schichten3 und4 aus den gleichen Metallen, da so besonders einfach eine feste mechanische Verbindung6 zwischen den Schichten3 und4 ausgebildet werden kann. - Die Schichten
3 und4 auf dem Substrat1 und auf dem Halbleiterchip2 können Nickel, Aluminium, Blei, Kupfer, Zinn, Silber und Gold enthalten. Sie können mit Hilfe galvanischer Verfahren aufgebracht werden und einige μm dick sein. Zudem kann die Dicke der metallischen Schicht3 auf dem Substrat1 dicker sein, als die Dicke der metallischen Schicht4 auf dem Halbleiterchip2 . Es ist auch möglich, nur das Substrat1 oder nur den Halbleiterchip2 mit einer metallischen Schicht zu versehen. - Besonders eignet sich Gold als Material für die, eine Verbindung
6 ausbildenden metallischen Schichten3 und4 , da dieses Material hohe elektrische und thermische Leitfähigkeiten besitzt. So ist die Wärmeleitfähigkeit von Gold mit 300 W/mK wesentlich höher als die bisher eingesetzter Lote, die unter 80 W/mK liegt. - Typischerweise besitzt der zu montierende Halbleiterchip
2 Abmessungen von 0.2 × 0.2 mm bis 1 × 1 mm. Es können beispielweise aber auch Laserdiodenbarren mit einer Länge von 10 mm mit Hilfe des erfindungsgemäßen Verfahrens montiert werden. - Nach der Montage eines Halbleiterchips
2 auf dem Substrat1 gemäß dem erfindungsgemäßen Verfahren kann ein weiterer Halbleiterchip2 an einer anderen Stelle des Substrates1 mit demselben Verfahren montiert werden. Hierbei muss das Substrat1 nicht mehrmals erwärmt und wieder abgekühlt werden wie zum Beispiel beim Löten. - Für den Fall, dass mehrere Halbleiterchips
2 hintereinander auf dasselbe Substrat1 montiert werden sollen, kann es zweckmäßig sein, alle Stellen des Substrats1 , auf die ein Halbleiterchip2 montiert werden soll, gleichzeitig mit einer Metallschicht3 zu versehen. - Ebenso kann es für den Fall, dass mehrere Halbleiterchips
2 auf ein Substrat1 montiert werden sollen zweckmäßig sein, mehrere Halbleiterchips2 in einem Schritt mit metallischen Schichten4 zu versehen. Dies kann beispielsweise durch Sputtern oder Bedampfen erfolgen. -
2a zeigt äquivalent zu1a das Aufbringen einer metallischen Schicht3 auf das Substrat1 . - Wie in
2b gezeigt, wird vor dem Ausbilden der Verbindung zwischen die metallische Schicht3 auf dem Substrat1 und die metallische Schicht4 auf dem Halbleiterchip2 eine zusätzliche Metallfolie7 eingebracht. Die Dicke der Folie kann hierbei größer sein, als eine oder beide Dicken der metallischen Schichten3 und4 auf dem Substrat1 bzw. auf dem Halbleiterchip2 . Beispielsweise beträgt die Dicke der Folie zwischen 5 und 20 μm. - Anschließend wird wieder über einen Transducer
5 mechanische Energie in Form von Ultraschall in den Halbleiterchip2 eingebracht (2b ) und eine feste mechanische Verbindung6 zwischen dem Halbleiterchip2 und dem Substrat1 ausgebildet. Der montierte Halbleiterchip2 ist in äquivalent zu1d in2d schematisch dargestellt. - Das Ausbilden der mechanisch festen Verbindung kann dadurch erfolgen, dass der Halbleiterchip
2 durch den eingekoppelten Ultraschall bewegt wird, so dass er mit seiner metallischen Schicht4 auf der Folie7 reibt, die wiederum auf der Metallisierung3 des Substrates1 reibt. Dies erzeugt lokal Wärme in den metallischen Schichten4 und3 sowie in der metallischen Folie7 , wodurch eine Festkörperverbindung6 zwischen der Schicht4 auf dem Halbleiterchip2 , der Folie7 und der Schicht3 auf dem Substrat1 ausgebildet wird. - Bei dieser Ausführungsform des erfindungsgemäßen Verfahrens kann es sinnvoll sein, den Halbleiterchip
2 vor dem Ausbilden der mechanischen Verbindung6 auf dem Substrat1 anzudrücken, damit der Halbleiterchip2 , die Folie7 und das Substrat1 nicht gegeneinander verrutschen. - Wieder werden wichtige Eigenschaften der Verbindung
6 durch die Beschaffenheit der Verbindung6 maßgeblich beeinflusst, die wieder insbesondere von den Materialien abhängt, aus denen sie gebildet wird und somit von der metallischen Schichten3 auf dem Substrat, der metallischen Schicht4 auf dem Halbleiterchip2 und der metallischen Folie. - Die Metallschichten
3 und4 dem Substrat1 und auf dem Halbleiterchip2 können Nickel, Aluminium, Blei, Kupfer, Zinn, Silber und Gold enthalten. Ebenso kann die Metallfolie aus einem dieser Materialien bestehen. - Zweckmäßigerweise bestehen die Metallschichten
3 und4 auf dem Substrat1 und dem zu montierenden Halbleiterchip2 , sowie die Folie7 wieder aus den gleichen Materialien. Besonders bevorzugt wird, Gold auf Grund seiner guten thermischen und elektrischen Wärmeleitfähigkeiten verwendet. - Das Substrat kann aus einem Material mit guter Wärmeleitfähigkeit, wie z.B. Kupfer gefertigt sein und so eine Wärmesenke darstellen. Es ist aber auch denkbar, dass das Substrat mit einem Wärmespreizer versehen ist, wie z.B. mit Strukturen aus einem gut wärmeleitfähigen Material.
- Die Wärmesenke oder der Wärmespreizer können auch eine Legierung mit guter Wärmeleitfähigkeit enthalten, deren thermischer Ausdehnungskoeffizient an den des Materials des Halbleiterchips
2 angepasst ist, wie z.B. CuW. - Das hier beschriebenen Montageverfahren ist durch Taktzeiten unter 1 sec gekennzeichnet, was deutlich unter typischen Taktzeiten beim Löten (<30 sec) liegt.
- Mit Hilfe des erfindungsgemäßen Verfahrens kann der Halbleiterchip
2 direkt spannungsarm auf ein Substrat aus Kupfer montiert werden. Die Verbindungsqualität sollte ähnlich wie bei einer Hartlotverbindung zum Beispiel mit AuSn auf einer ausdehnungsangepassten Wärmesenke (z.B. CuW) sein. - Das erfindungsgemäße Verfahren eignet sich zwar besonders zur Montage von Halbleiterlaserdioden und Halbleiterlaserdiodenbarren auf ein Substrat, sind aber nicht hierauf beschränkt. Selbstverständlich können die Vorteile der Verfahren auch zur Montage anderer Halbleiterchips, wie z.B. Leuchtdioden oder Fotodioden, genutzt werden.
- Der Vollständigkeit halber sei darauf hingewiesen, dass die Erfindung selbstverständlich nicht auf das Ausführungsbeispiel eingeschränkt ist, sondern dass alle Ausführungsformen in den Bereich der Erfindung fallen, denen deren im allgemeinen Teil erläutertes grundsätzliches Prinzip zugrunde liegt. Gleichzeitig sei darauf hingewiesen, dass die verschiedenen Elemente der unterschiedlichen Ausführungsbeispiele untereinander kombiniert werden können.
Claims (14)
- Verfahren zum Verbinden mindestens eines Halbleiterchips (
2 ) mit einem Substrat (1 ) mit den Schritten: – Aufbringen einer metallischen Schicht (4 ) auf dem Halbleiterchip (2 ) auf Bereiche, die mit dem Substrat verbunden werden sollen, – Aufbringen einer metallischen Schicht (3 ) auf dem Substrat (1 ) auf Bereiche, die mit dem Halbleiterchip (2 ) verbunden werden sollen, – Einbringen einer Metallfolie (7 ) zwischen Halbleiterchip (2 ) und Substrat (3 ), – Positionieren des Halbleiterchips (2 ) auf dem Substrat (1 ), sodass zumindest Teile der metallischen Schichten (3 ,4 ) des Halbleiterchips (2 ) und des Substrates (1 ) die Metallfolie (7 ) berühren, wobei die Schicht (4 ) auf dem Halbleiterchip (2 ), die Metallfolie (7 ) und die Schicht (3 ) auf dem Substrat (1 ) das gleiche Metall enthalten, dadurch gekennzeichnet, dass Ultraschall in den Halbleiterchip (2 ) eingebracht wird und eine feste mechanische Verbindung (6 ) zwischen dem Halbleiterchip (2 ) und dem Substrat (1 ) entsteht. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Halbleiterchip (
2 ) vor dem Einbringen von Ultraschall auf dem Substrat (3 ) angedrückt wird. - Verfahren nach einem der obigen Ansprüche, dadurch gekennzeichnet, dass die metallische Schicht (
4 ) auf dem Halbleiterchip (2 ), die metallische Schicht (3 ) auf dem Substrat (1 ) und die Metall folie (7 ) mindestens ein Metall aus der Gruppe enthalten, die durch Nickel, Aluminium, Blei, Kupfer, Zinn, Silber und Gold gebildet wird. - Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die metallische Schicht (
4 ) auf dem Halbleiterchip (2 ), die metallische Schicht (3 ) auf dem Substrat (1 ) und die Metallfolie (7 ) Gold enthalten. - Verfahren nach einem der obigen Ansprüche, dadurch gekennzeichnet, dass die Dicke der metallischen Schicht (
3 ) auf dem Substrat (1 ) größer ist als die Dicke der metallischen Schicht (4 ) auf dem Halbleiterchip (2 ). - Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Dicke der Metallfolie (
7 ) größer ist als die Dicke der metallischen Schicht (3 ) auf dem Substrat (1 ) und/oder der Dicke der metallischen Schicht (4 ) auf dem Halbleiterchip (2 ). - Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Dicke der Metallfolie (
7 ) zwischen 5 und 20 μm beträgt. - Verfahren nach einem der obigen Ansprüche, dadurch gekennzeichnet, dass die metallische Schicht (
4 ) auf dem Halbleiterchip (2 ) mit Hilfe eines galvanischen Verfahrens aufgebracht wird. - Verfahren nach einem der obigen Ansprüche, dadurch gekennzeichnet, dass die metallische Schicht (
3 ) auf dem Substrat (1 ) mit Hilfe eines galvanischen Verfahrens aufgebracht wird. - Verfahren nach einem der obigen Ansprüche, dadurch gekennzeichnet, dass das Zeitintervall während dem Ultraschall in den Halbleiterchip (
2 ) eingebracht wird, kleiner ist als 1 sec und vorzugsweise kleiner ist als 100 ms. - Verfahren nach einem der obigen Ansprüche, dadurch gekennzeichnet, dass mehrere Halbleiterchips (
2 ) nacheinander auf das Substrat (1 ) aufgebracht werden. - Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass mehrere Bereiche des Substrates (
1 ) auf die Halbleiterchips (2 ) aufgebracht werden soll, in einem Verfahrensschritt mit der metallischen Schicht (3 ) versehen werden. - Verfahren nach einem der obigen Ansprüche, dadurch gekennzeichnet, dass das Substrat (
1 ) Kupfer und/oder Wolfram enthält. - Verfahren nach einem der obigen Ansprüche, dadurch gekennzeichnet, dass es sich bei dem Halbleiterchip (
2 ) um einen Halbleiterlaserdiodenchip oder Halbleiterlaserdiodenbarren handelt.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116429317A (zh) * | 2023-06-09 | 2023-07-14 | 季华实验室 | 电容薄膜真空计传感器及其制作方法和电容薄膜真空计 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3255511A (en) * | 1962-06-08 | 1966-06-14 | Signetics Corp | Semiconductor device assembly method |
DE3110080A1 (de) * | 1981-03-16 | 1982-09-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum verbinden eines halbleiterkoerpers mit einem metallischen systemtraeger und danach hergestellte halbleiteranordnung |
US4513905A (en) * | 1983-07-29 | 1985-04-30 | The Perkin-Elmer Corporation | Integrated circuit metallization technique |
DD222451A1 (de) * | 1984-03-07 | 1985-05-15 | Univ Berlin Humboldt | Verfahren zur herstellung degradationsarmer loetverbindungen fuer inp |
DD242907A1 (de) * | 1985-11-20 | 1987-02-11 | Seghers A Mikroelektronik Veb | Verfahren zur montage von halbleiterelementen auf leitende traeger |
DE19747846A1 (de) * | 1997-10-30 | 1999-05-06 | Daimler Benz Ag | Bauelement und Verfahren zum Herstellen des Bauelements |
US5930666A (en) * | 1997-10-09 | 1999-07-27 | Astralux, Incorporated | Method and apparatus for packaging high temperature solid state electronic devices |
US5965946A (en) * | 1996-03-27 | 1999-10-12 | Nec Corporation | Package having Au layer semiconductor device having Au layer |
US6461890B1 (en) * | 1996-12-27 | 2002-10-08 | Rohm Co., Ltd. | Structure of semiconductor chip suitable for chip-on-board system and methods of fabricating and mounting the same |
-
2004
- 2004-07-30 DE DE102004036961A patent/DE102004036961B3/de not_active Expired - Fee Related
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3255511A (en) * | 1962-06-08 | 1966-06-14 | Signetics Corp | Semiconductor device assembly method |
DE3110080A1 (de) * | 1981-03-16 | 1982-09-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum verbinden eines halbleiterkoerpers mit einem metallischen systemtraeger und danach hergestellte halbleiteranordnung |
US4513905A (en) * | 1983-07-29 | 1985-04-30 | The Perkin-Elmer Corporation | Integrated circuit metallization technique |
DD222451A1 (de) * | 1984-03-07 | 1985-05-15 | Univ Berlin Humboldt | Verfahren zur herstellung degradationsarmer loetverbindungen fuer inp |
DD242907A1 (de) * | 1985-11-20 | 1987-02-11 | Seghers A Mikroelektronik Veb | Verfahren zur montage von halbleiterelementen auf leitende traeger |
US5965946A (en) * | 1996-03-27 | 1999-10-12 | Nec Corporation | Package having Au layer semiconductor device having Au layer |
US6461890B1 (en) * | 1996-12-27 | 2002-10-08 | Rohm Co., Ltd. | Structure of semiconductor chip suitable for chip-on-board system and methods of fabricating and mounting the same |
US5930666A (en) * | 1997-10-09 | 1999-07-27 | Astralux, Incorporated | Method and apparatus for packaging high temperature solid state electronic devices |
DE19747846A1 (de) * | 1997-10-30 | 1999-05-06 | Daimler Benz Ag | Bauelement und Verfahren zum Herstellen des Bauelements |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116429317A (zh) * | 2023-06-09 | 2023-07-14 | 季华实验室 | 电容薄膜真空计传感器及其制作方法和电容薄膜真空计 |
CN116429317B (zh) * | 2023-06-09 | 2023-08-15 | 季华实验室 | 电容薄膜真空计传感器及其制作方法和电容薄膜真空计 |
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